半導体記憶装置の製造方法、及び半導体記憶装置
【課題】信頼性に優れた半導体記憶装置、及びその製造方法を提供する。
【解決手段】凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、素子分離領域１２の、凹凸部を有する半導体基板１０の凸部である能動領域１８の長手方向と直行する方向にゲート電極配線溝２２を設ける工程と、ゲート電極配線溝２２を埋めるようにゲート電極材からなる層３６を形成する工程と、ゲート電極材からなる層３６をパターニングしてゲート電極１４を形成する工程と、素子分離領域１２をエッチングすることにより能動領域１８を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。
【解決手段】凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、素子分離領域１２の、凹凸部を有する半導体基板１０の凸部である能動領域１８の長手方向と直行する方向にゲート電極配線溝２２を設ける工程と、ゲート電極配線溝２２を埋めるようにゲート電極材からなる層３６を形成する工程と、ゲート電極材からなる層３６をパターニングしてゲート電極１４を形成する工程と、素子分離領域１２をエッチングすることにより能動領域１８を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体記憶装置に関し、特に、例えば、半導体不揮発性メモリへ利用可能な半導体記憶装置の製造方法、及び半導体記憶装置に関する。
【背景技術】
【０００２】
現在、半導体不揮発メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
【０００３】
その一つに、ゲート電極を挟み込むように電荷蓄積層を設けた半導体不揮発メモリが提案されている（例えば、特許文献１参照）。このような半導体不揮発メモリは、電荷蓄積層に電子を蓄積させることにより、メモリとして機能させている。即ち、電荷蓄積層における電子の有無により、メモリ（トランジスタ）の電流量を変化させて、”０”、”１”のデータとして読み取りメモリの機能を有する。
【０００４】
一方、近年、半導体不揮発性メモリも含め半導体記憶装置は、用いられる素子の微細化が著しく、３次元構造ＭＩＳ型半導体記憶装置の一種で、フィン型電界効果トランジスタが提案されており（例えば、特許文献２〜特許文献４参照）、図１１のように、酸化膜９０、窒化膜９２、及び酸化膜９４の三層で構成される電荷蓄積層９６がゲート電極８８の底部に設けられている半導体記憶装置２００のような構造も提案されるようになってきている（例えば、特許文献５参照）。
【特許文献１】特開２００６−２４６８０公報
【特許文献２】特開２００３−１６３３５６公報
【特許文献３】特開２００４−２１４４１３公報
【特許文献４】米国特許第６４１３８０２号公報
【特許文献５】特開２００４−１７２５５９公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のような電荷蓄積層を有する半導体不揮発性メモリの微細化が進むと、ゲート寸法が縮小されゲート電極幅も小さくなる。すると、チャネル長が短くなり短チャネル効果が発生し、ゲートを閉じていてもソース領域とドレイン領域との間でリーク電流が流れてしまう（以下、適宜、「パンチスルー」と称する）。
また、通常、ゲート電極は、ゲート電極材の堆積、ゲート電極のパターニング、の順で形成される。しかし、ゲート寸法が縮小されると、ゲート電極形成の際、ゲート電極間にゲート電極材のエッチング残りが発生し、隣接するゲート電極間でショートを引き起こす可能性があり、さらなる改善が望まれている。
【０００６】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、信頼性に優れた半導体記憶装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【０００８】
即ち、請求項１に記載の半導体記憶装置の製造方法は、ゲート電極と、電荷蓄積層と、を有する半導体記憶装置の製造方法において、凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程と、前記素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程と、前記ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程と、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、前記素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程と、前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、
前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、を含むことを特徴とする。
さらに、本発明の半導体記憶装置の製造方法において、電荷蓄積層形成工程は、ゲート電極形成工程後に行うことが好適である。
【０００９】
請求項１、及び請求項２に記載の半導体記憶装置の製造方法によると、ゲート電極のゲート電極配線溝に埋め込まれた部分を露出させるために素子分離領域をエッチングすることにより、ゲート電極間にゲート電極材のエッチングの残部が存在せず、ゲート電極間の短絡要因（ショート）を抑制することができる。
また、電荷蓄積層形成工程をゲート電極形成工程後に行うことで、電荷蓄積層がゲート電極の側壁部に形成されることになるので、電荷蓄積層の容積を増加させることができるため、ゲート電極の短絡要因を抑えることができることに加え、蓄積することができる電荷の量が減少することなく、半導体記憶装置の小型化にも対応することができる。
【００１０】
請求項３に記載の半導体記憶装置は、凹凸部を有する半導体基板と、前記凹凸部を有する半導体基板の凸部からなる能動領域の少なくとも両側面を覆うゲート電極と、前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方を覆う電荷蓄積層と、前記電荷蓄積層の少なくとも一部を覆うように形成されたサイドウォールと、前記能動領域の、ゲート電極で覆われた領域に形成されたチャネル領域と、前記チャネル領域を挟むように、前記能動領域中に形成されたソース領域及びドレイン領域と、前記能動領域中の前記チャネル領域と前記ソース領域との間、又は前記チャネル領域と前記ドレイン領域との間の少なくとも一方に形成されたエクステンション領域と、を有することを特徴とする。
【００１１】
請求項３に記載の半導体装置によると、サイドウォールを形成することにより、ソース領域とドレイン領域との距離を最適化し、パンチスルーを抑えることができる。
【発明の効果】
【００１２】
本発明によれば、信頼性に優れた半導体記憶装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体記憶装置の製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
【００１４】
＜半導体記憶装置の製造方法＞
本発明の半導体記憶装置の製造方法は、ゲート電極と、電荷蓄積層と、を有する半導体記憶装置の製造方法において、凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程と、前記素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程と、前記ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程と、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、前記素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程と、前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、を含むことを特徴とする。
以下に、各工程の説明を、図９に示す本発明の半導体装置１００のＡ−Ａ断面側から見た図１〜図７に基づいて説明する。
【００１５】
〔凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程〕
本発明の半導体記憶装置の製造方法は、図１に示すように、凹凸部を有する半導体基板の１０凹部に素子分離領域１２を形成する素子分離領域形成工程を含む。
［凹凸部を有する半導体基板］
本発明における凹凸部を有する半導体基板１０は、後述する能動領域１８を形成するための凸部を有する。また、凹部には、後述する素子分離領域１２が形成される。なお、後述する素子分離領域１２を形成する前に、予めゲート絶縁膜（不図示）を凹凸部を有する半導体基板１０の凸部表面に形成する。
凹凸部を有する半導体基板１０としては、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板）、又はＳｉ基板を用いることができる。
【００１６】
［素子分離領域］
本発明における素子分離領域１２は、本工程では、公知の方法により凹部を埋め、後述する能動領域１８の、少なくとも上面と面一となるような高さまで堆積する。
素子分離領域１２としては、絶縁性を有するものであれば特に限定されないが、ＳＴＩ（ＳｉＯ２）等を用いることができる。
【００１７】
〔素子分離領域の、凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程〕
本発明の半導体記憶装置の製造方法は、図２に示すように、素子分離領域１２の、凹凸部を有する半導体基板１０の凸部の長手方向と直行する方向にゲート電極配線溝２２を設けるゲート電極配線溝形成工程を含む。
このゲート電極配線溝２２は、後述するゲート電極１４を埋め込むためのものであり、半導体記憶装置の仕様により自由に設定できる。ゲート電極配線溝２２の深さ、及び幅については、図３で詳述する。
ゲート電極配線溝２２は、フォトエッチング等の公知の技術により形成される。
【００１８】
〔ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程〕
本発明の半導体記憶装置の製造方法は、図３に示すように、前記ゲート電極配線溝２２を埋めるようにゲート電極材からなる層３６を形成するゲート電極材層形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
前記ゲート電極材からなる層３６は、後述するゲート電極１４のパターニングを容易にし、尚且つ後述するゲート電極のエッチング残りが発生しないようにするため前述したゲート電極配線溝２２に埋め込まれている。
ゲート電極材からなる層３６の膜厚３８は、ゲート電極配線溝２２を隙間なく埋める観点から、ゲート電極配線溝２２の幅４０の１／２以上が好ましい。ここで、ゲート電極材からなる層３６の膜厚３８とは、凹凸部を有する半導体装置１０の凸部の上面からゲート電極材からなる層３６の上面までの高さを表す。
ゲート電極配線溝２２の深さ４２は、後述するゲート電極１４の高さとゲート電極１４を形成するために形成されるマスク材（不図示）との合計の高さより小さいことが好ましい。
ゲート電極材からなる層３６は、例えば、ＣＤＶにより形成することができる。
【００１９】
本発明の半導体記憶装置の製造方法では、後述するゲート電極１４をパターニングするため、マスク材（不図示）をゲート電極材からなる層３６の表面上に形成する。ここで、ゲート電極材からなる層３６の膜厚３８と前記マスク材の膜厚との合計は、後述するサイドウォール３４を形成するため、後述する能動領域１８の高さ４６の１倍より大きいことが好ましい。また、前記マスク材を堆積せず、ゲート電極１４のみの場合においても、ゲート電極材からなる層３６の膜厚３８は、後述する能動領域１８の高さ４６の１倍より大きいことが好ましい。
【００２０】
本発明における前記ゲート絶縁材としては、公知の材料を用いることができ、例えば、酸化膜、酸窒化膜、希土類を添加した酸化膜が挙げられる。
【００２１】
〔ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程〕
本発明の半導体記憶装置の製造方法は、図４に示すように、前述したゲート電極材からなる層３６をパターニングしてゲート電極１４を形成するゲート電極形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
ゲート電極１４は、公知のフォトエッチングにより素子分離領域１２の表面までエッチングすることにより形成される。
また、ゲート電極１４の幅は、前述したゲート電極配線溝２２の幅４０と同一である。
【００２２】
〔素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程〕
本発明の半導体記憶装置の製造方法は、図５に示すように、素子分離領域１２をエッチングすることにより能動領域１８を形成する能動領域形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
素子分離領域１２を従来のフォトエッチングによりエッチングすることにより、能動領域１８を形成する。エッチングした後の素子分離領域１２の表面から能動領域１８の表面までの高さ（以下、適宜、「能動領域の高さ」と称する）は、半導体記憶装置の仕様により適宜変更することができるが、前述したゲート電極１４の形成時におけるゲート電極材のエッチング残りを除去する観点から、前述したゲート電極配線溝２２の深さ４２に対して、（能動領域の高さ）／（ゲート電極配線溝の深さ）が１以下であることが好ましい。
【００２３】
続いて、前記素子分離領域１２のエッチングを行った後、短チャネル効果によるパンチスルーを抑制するため、素子分離領域１２中のゲート電極１４で覆われていない領域に、公知のインプラ技術により不純物を注入し、図１０（Ａ）に示すエクステンション領域５０、及び５２を形成する。
前記不純物としては、例えば、Ｐ、Ａｓ、Ｂ等が挙げられる。
【００２４】
〔ゲート電極の側面であり、凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程〕
本発明の半導体記憶装置の製造方法は、図６で示すように、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する電荷蓄積層形成工程を含む。
電荷蓄積層１６は、ゲート電極１４、能動領域１８の側面部、能動領域１８の上面、及び素子分離領域１２の表面上に形成される。
電荷蓄積層１６は、公知の技術により、まず、例えばＳｉＯ２からなるボトム酸化膜３０を形成し、ボトム酸化膜３０の表面上に例えばＳｉＮからなる窒化シリコン膜２８を形成した後、窒化シリコン膜２８の表面上に例えばＳｉＯ２からなるトップ酸化膜２６と、を含む積層構造（ＯＮＯ：Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）で構成されている。
電荷蓄積層１６の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、ボトム酸化膜３０の膜厚を０．００６５μｍ以上とし、トップ酸化膜２６を０．００６５μｍとすることが好ましい。
また、ボトム酸化膜３０は公知の酸化技術により膜を形成し、窒化シリコン膜２８はＣＤＶにより膜を形成し、トップ酸化膜２６は酸化、もしくはＣＤＶにより形成することができる。
【００２５】
また、電荷蓄積層形成工程は、ゲート電極１４の形成後に行うことが好ましい。本発明の半導体記憶装置の製造方法で製造された半導体記憶装置は、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面に電荷蓄積層１６を設けているため、ゲート電極１４の形成後に電荷蓄積層１６を設けた方が製造上好ましいためである。
【００２６】
〔電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程〕
本発明の半導体記憶装置の製造方法は、図７で示すように、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成するサイドウォール形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
サイドウォール３４は、まず、サイドウォール材料である窒化膜を堆積させた後、異方性エッチングにより前記窒化膜をエッチングし、サイドウォール３４を形成する。本発明では、前述した能動領域１８の上面のゲート電極１４と前記マスク材（不図示）との合計の高さ３９（以下、適宜、「Ｘ」と称する）が、素子分離領域１２の表面から能動領域１８の上面までの高さ、つまり、前述した能動領域１８の高さ４６（以下、適宜、「Ｙ」と称する）より高いため、サイドウォール３４は電荷蓄積層１６の表面にのみ形成される。つまり、サイドウォール３４の素子分離領域１２の表面からの高さは、Ｘ−Ｙとなる。従って、本発明の半導体記憶装置はサイドウォール３４を有しているので、ＸはＹより大きい関係となる。
また、サイドウォール３４をエッチングする際、能動領域１８の側壁部、上面部、及びゲート電極１４の上面部に形成された電荷蓄積層も、エッチングされ、電荷蓄積層１６は、ゲート電極１４の側壁部にのみ形成される。
サイドウォール３４の材質は、例えば、二酸化シリコン、窒化シリコン、多結晶シリコンが挙げられる。
【００２７】
このような工程を経て製造された半導体記憶装置は、ゲート電極１４間のエッチング残りが発生せず、ゲート電極１４間の短絡要因を抑制することができる。
図８には、本発明の製造方法で製造した半導体記憶装置の上面図（Ａ）、及び従来の製造工程で製造した半導体記憶装置の上面図（Ｂ）を示す。本発明の製造方法で製造した半導体記憶装置１００は、ゲート電極１４間にゲート電極材のエッチング残りがなく、ゲート電極間でのショートは発生しないため、信頼性の高い半導体装置を製造することができる。これに対し、従来の製造方法で製造した半導体記憶装置２００は、ゲート電極８８間に、ゲート電極材のエッチング残り９８が発生し、ゲート電極８８同士を電気的に接続した状態となるため、動作の不具合の恐れがあり信頼性に劣る。
【００２８】
＜半導体記憶装置＞
本発明の半導体記憶装置の製造方法により製造された本発明の半導体記憶装置を図９に示す。また、図１０の（Ａ）は、図９におけるＡ−Ａ断面図であり、図１０の（Ｂ）は、図９におけるＢ−Ｂ断面図である。
本発明の半導体記憶装置１００は、凹凸部を有する半導体基板１０と、前記凹凸部を有する半導体基板１０の凸部の少なくとも両側面を覆うゲート電極１４と、前記ゲート電極１４の少なくとも両側面を覆う電荷蓄積層１６と、前記電荷蓄積層１６の少なくとも一部を覆うように形成されたサイドウォール３４とを有する。さらに、図１０の（Ａ）Ａ−Ａ断面図中において、前記凹凸部を有する半導体基板１０の凸部中の、ゲート電極１４で覆われた領域に形成されたチャネル領域４８と、チャネル領域４８を挟むように、凹凸部を有する半導体基板１０の凸部中に形成されたソース領域５４及びドレイン領域５６と、前記凹凸部を有する半導体基板１０の凸部中のチャネル領域４８とソース領域５４との間、又はチャネル領域４８とドレイン領域５６との間の少なくとも一方に形成されたエクステンション領域５０、５２と、チャネル領域４８とゲート電極１４の間に形成されたゲート絶縁膜５８と、を有することを特徴とする。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
【００２９】
図９に示した半導体装置１００では、電荷蓄積層１６の窒化シリコン膜２８に電荷を蓄積（トラップ）させたり、蓄積させた電荷を電荷蓄積層１６の窒化シリコン膜２８より引き出したり（又はとラップされた電荷の反対の極を持つ電荷を注入したり）することで、電荷蓄積層１６中の電荷の有無、電荷量や極（正負）により、図１０（Ａ）に示したエクステンション領域５０、及び５２が変調されるため、図１０（Ａ）に示したソース領域５４とドレイン領域５６との間に流れるドレイン電流２０の変化が起こる。
【００３０】
具体的には、図１０において、例えば、電荷蓄積層１６で電荷を注入し、電荷を蓄積させると、に示したエクステンション領域５０、及び５２の抵抗が上昇するため電流が減少する一方で、電荷蓄積層１６に電荷が蓄積されないとエクステンション領域５０、及び５２の抵抗値が低いために十分にドレイン電流２０が流れる。このドレイン電流２０が減少した状態と電流が流れる状態とを読み取り、理論値”０”、又は”１”に対応させることで１ビットの情報を記録し、また、読み出すことができる。この電荷蓄積層１６は２つ存在するので、２ビットの情報を記録し、読み出しすることができる。
【００３１】
なお、ソース領域５４側の電荷蓄積層１６への電荷の蓄積は、ソース領域５４、及びゲート電極１４に正電圧を印加し、ドレイン領域５６を接地電圧とすることで行われる。一方、ドレイン領域５６側の電荷蓄積層１６への電荷の蓄積は、ドレイン領域５６、及びゲート電極１４に正電圧を印加し、ソース領域５４を接地電圧とすることで行われる。
【００３２】
このように、記録・読み出しの際、ソース領域５４・ドレイン領域５６間に流れるドレイン電流２０の電流地を読み取ることで行われるが、本実施形態では、チャネル領４８、ソース領域５４、及びドレイン領域５６が形成される能動領域１８が突出するように形成されており、微細化により基板面方向に沿った幅が減少しても高さ方向（基板面と直行した方向に沿った長さ）に広がりを持ってドレイン電流２０が流れる。即ち、高さ方向にチャネル幅が確保される。
【００３３】
さらに、ソース領域５４、ドレイン領域５６間に流れるドレイン電流２０は、能動領域１８の高さによって制御することができるが、能動領域１８の高さを高く設計し、ドレイン電流２０の最大値を十分確保する。例えば、後述する電荷蓄積層１６に蓄積される電荷量を制御して、ドレイン電流２０を段階的に制御しても、ドレイン電流２０の各段階での差を十分に確保することができ、読み取り判定が容易に実現され、尚且つ理論値を３つ以上（例えば、”０”、”１”、又は”２”）に対応させて多ビットの情報を記録し、また、読み出すことができる。
【００３４】
具体的には、例えば、第１電荷量で電荷が蓄積させた第１状態と、第１電荷量よりも低い第２電荷量で電荷を蓄積させた第２状態と、電荷を蓄積させない第３状態と、の３つの状態で電荷蓄積層１６の電荷量を制御する。この制御により、ソース領域５４、及びドレイン領域５６間に流れるドレイン電流２０の電流値は、電流が減少した第１状態と、第１状態よりも電流が流れる第２状態と、第１状態、及び第２状態より電流が流れる第３状態と、の３状態で変化する。この電流値の変化を読み取ることにより、前記ビット情報を読み出すことができる。
【００３５】
なお、本実施形態では、単一素子（半導体不揮発性メモリセル）の形態について説明したが、これに限らず、通常、アレイ化して適応させることができる。本実施形態では、一つの素子（電荷蓄積性メモリセル）に、多ビットの情報を記録し、またそれを読み出すことが可能となるため、不揮発性メモリとして利用される単一素子をアレイ化することで、単位面積あたりの情報記録密度を高めることができる。
また、本実施形態では、図９に示すように電荷蓄積層１６を２つ設けた形態を説明したが、一つ設けた形態であってもよい。
【００３６】
以上のように、本発明の半導体装置は、ゲート電極間の短絡要因を抑えることができ、信頼性に優れるものである。
【００３７】
なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態における半導体装置の製造方法における、凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程を表す断面斜視図である。
【図２】本発明の実施形態における半導体装置の製造方法における、素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程を表す素子分離領域側からみた断面斜視図である。
【図３】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図４】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図５】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図６】本発明の実施形態における半導体装置の製造方法における、ゲート電極の側壁部の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程を表す素子分離領域側からみた断面斜視図である。
【図７】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図８】（Ａ）は、本発明の製造方法で製造した半導体記憶装置の上面から見た図であり、（Ｂ）は、従来の製造工程で製造した半導体記憶装置の上面から見た図である。
【図９】本発明の実施形態における半導体装置の斜視図である。
【図１０】図９におけるＡ−Ａ断面図、及びＢ−Ｂ断面図である
【図１１】従来例における半導体装置の斜視図である。
【符号の説明】
【００３９】
１０、８０、 凹凸部を有する半導体基板
１２、８２ 素子分離領域
１４、８８ ゲート電極
１６、９６ 電荷蓄積層
１８、８４ 能動領域
２０、８６ ドレイン電流
２２ ゲート電極配線溝
２６、トップ酸化膜
２８、窒化シリコン膜
３０、ボトム酸化膜
３４ サイドウォール
３６ ゲート電極材からなる層
３８ ゲート電極材からなる層の膜厚
３９ 能動領域の上面のゲート電極とマスク材との合計の高さ
４０ ゲート電極配線溝の幅
４２ ゲート電極配線溝の深さ
４６ 能動領域の高さ
４８ チャネル領域
５０、５２ エクステンション領域
５４ ソース領域
５６ ドレイン領域
５８ ゲート絶縁膜
９０、９４ 酸化膜
９２ 窒化膜
１００、２００ 半導体記憶装置
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体記憶装置に関し、特に、例えば、半導体不揮発性メモリへ利用可能な半導体記憶装置の製造方法、及び半導体記憶装置に関する。
【背景技術】
【０００２】
現在、半導体不揮発メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
【０００３】
その一つに、ゲート電極を挟み込むように電荷蓄積層を設けた半導体不揮発メモリが提案されている（例えば、特許文献１参照）。このような半導体不揮発メモリは、電荷蓄積層に電子を蓄積させることにより、メモリとして機能させている。即ち、電荷蓄積層における電子の有無により、メモリ（トランジスタ）の電流量を変化させて、”０”、”１”のデータとして読み取りメモリの機能を有する。
【０００４】
一方、近年、半導体不揮発性メモリも含め半導体記憶装置は、用いられる素子の微細化が著しく、３次元構造ＭＩＳ型半導体記憶装置の一種で、フィン型電界効果トランジスタが提案されており（例えば、特許文献２〜特許文献４参照）、図１１のように、酸化膜９０、窒化膜９２、及び酸化膜９４の三層で構成される電荷蓄積層９６がゲート電極８８の底部に設けられている半導体記憶装置２００のような構造も提案されるようになってきている（例えば、特許文献５参照）。
【特許文献１】特開２００６−２４６８０公報
【特許文献２】特開２００３−１６３３５６公報
【特許文献３】特開２００４−２１４４１３公報
【特許文献４】米国特許第６４１３８０２号公報
【特許文献５】特開２００４−１７２５５９公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のような電荷蓄積層を有する半導体不揮発性メモリの微細化が進むと、ゲート寸法が縮小されゲート電極幅も小さくなる。すると、チャネル長が短くなり短チャネル効果が発生し、ゲートを閉じていてもソース領域とドレイン領域との間でリーク電流が流れてしまう（以下、適宜、「パンチスルー」と称する）。
また、通常、ゲート電極は、ゲート電極材の堆積、ゲート電極のパターニング、の順で形成される。しかし、ゲート寸法が縮小されると、ゲート電極形成の際、ゲート電極間にゲート電極材のエッチング残りが発生し、隣接するゲート電極間でショートを引き起こす可能性があり、さらなる改善が望まれている。
【０００６】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、信頼性に優れた半導体記憶装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明者は鋭意検討した結果、下記の半導体装置の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【０００８】
即ち、請求項１に記載の半導体記憶装置の製造方法は、ゲート電極と、電荷蓄積層と、を有する半導体記憶装置の製造方法において、凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程と、前記素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程と、前記ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程と、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、前記素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程と、前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、
前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、を含むことを特徴とする。
さらに、本発明の半導体記憶装置の製造方法において、電荷蓄積層形成工程は、ゲート電極形成工程後に行うことが好適である。
【０００９】
請求項１、及び請求項２に記載の半導体記憶装置の製造方法によると、ゲート電極のゲート電極配線溝に埋め込まれた部分を露出させるために素子分離領域をエッチングすることにより、ゲート電極間にゲート電極材のエッチングの残部が存在せず、ゲート電極間の短絡要因（ショート）を抑制することができる。
また、電荷蓄積層形成工程をゲート電極形成工程後に行うことで、電荷蓄積層がゲート電極の側壁部に形成されることになるので、電荷蓄積層の容積を増加させることができるため、ゲート電極の短絡要因を抑えることができることに加え、蓄積することができる電荷の量が減少することなく、半導体記憶装置の小型化にも対応することができる。
【００１０】
請求項３に記載の半導体記憶装置は、凹凸部を有する半導体基板と、前記凹凸部を有する半導体基板の凸部からなる能動領域の少なくとも両側面を覆うゲート電極と、前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方を覆う電荷蓄積層と、前記電荷蓄積層の少なくとも一部を覆うように形成されたサイドウォールと、前記能動領域の、ゲート電極で覆われた領域に形成されたチャネル領域と、前記チャネル領域を挟むように、前記能動領域中に形成されたソース領域及びドレイン領域と、前記能動領域中の前記チャネル領域と前記ソース領域との間、又は前記チャネル領域と前記ドレイン領域との間の少なくとも一方に形成されたエクステンション領域と、を有することを特徴とする。
【００１１】
請求項３に記載の半導体装置によると、サイドウォールを形成することにより、ソース領域とドレイン領域との距離を最適化し、パンチスルーを抑えることができる。
【発明の効果】
【００１２】
本発明によれば、信頼性に優れた半導体記憶装置、及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体記憶装置の製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
【００１４】
＜半導体記憶装置の製造方法＞
本発明の半導体記憶装置の製造方法は、ゲート電極と、電荷蓄積層と、を有する半導体記憶装置の製造方法において、凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程と、前記素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程と、前記ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程と、前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、前記素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程と、前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、を含むことを特徴とする。
以下に、各工程の説明を、図９に示す本発明の半導体装置１００のＡ−Ａ断面側から見た図１〜図７に基づいて説明する。
【００１５】
〔凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程〕
本発明の半導体記憶装置の製造方法は、図１に示すように、凹凸部を有する半導体基板の１０凹部に素子分離領域１２を形成する素子分離領域形成工程を含む。
［凹凸部を有する半導体基板］
本発明における凹凸部を有する半導体基板１０は、後述する能動領域１８を形成するための凸部を有する。また、凹部には、後述する素子分離領域１２が形成される。なお、後述する素子分離領域１２を形成する前に、予めゲート絶縁膜（不図示）を凹凸部を有する半導体基板１０の凸部表面に形成する。
凹凸部を有する半導体基板１０としては、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板）、又はＳｉ基板を用いることができる。
【００１６】
［素子分離領域］
本発明における素子分離領域１２は、本工程では、公知の方法により凹部を埋め、後述する能動領域１８の、少なくとも上面と面一となるような高さまで堆積する。
素子分離領域１２としては、絶縁性を有するものであれば特に限定されないが、ＳＴＩ（ＳｉＯ２）等を用いることができる。
【００１７】
〔素子分離領域の、凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程〕
本発明の半導体記憶装置の製造方法は、図２に示すように、素子分離領域１２の、凹凸部を有する半導体基板１０の凸部の長手方向と直行する方向にゲート電極配線溝２２を設けるゲート電極配線溝形成工程を含む。
このゲート電極配線溝２２は、後述するゲート電極１４を埋め込むためのものであり、半導体記憶装置の仕様により自由に設定できる。ゲート電極配線溝２２の深さ、及び幅については、図３で詳述する。
ゲート電極配線溝２２は、フォトエッチング等の公知の技術により形成される。
【００１８】
〔ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程〕
本発明の半導体記憶装置の製造方法は、図３に示すように、前記ゲート電極配線溝２２を埋めるようにゲート電極材からなる層３６を形成するゲート電極材層形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
前記ゲート電極材からなる層３６は、後述するゲート電極１４のパターニングを容易にし、尚且つ後述するゲート電極のエッチング残りが発生しないようにするため前述したゲート電極配線溝２２に埋め込まれている。
ゲート電極材からなる層３６の膜厚３８は、ゲート電極配線溝２２を隙間なく埋める観点から、ゲート電極配線溝２２の幅４０の１／２以上が好ましい。ここで、ゲート電極材からなる層３６の膜厚３８とは、凹凸部を有する半導体装置１０の凸部の上面からゲート電極材からなる層３６の上面までの高さを表す。
ゲート電極配線溝２２の深さ４２は、後述するゲート電極１４の高さとゲート電極１４を形成するために形成されるマスク材（不図示）との合計の高さより小さいことが好ましい。
ゲート電極材からなる層３６は、例えば、ＣＤＶにより形成することができる。
【００１９】
本発明の半導体記憶装置の製造方法では、後述するゲート電極１４をパターニングするため、マスク材（不図示）をゲート電極材からなる層３６の表面上に形成する。ここで、ゲート電極材からなる層３６の膜厚３８と前記マスク材の膜厚との合計は、後述するサイドウォール３４を形成するため、後述する能動領域１８の高さ４６の１倍より大きいことが好ましい。また、前記マスク材を堆積せず、ゲート電極１４のみの場合においても、ゲート電極材からなる層３６の膜厚３８は、後述する能動領域１８の高さ４６の１倍より大きいことが好ましい。
【００２０】
本発明における前記ゲート絶縁材としては、公知の材料を用いることができ、例えば、酸化膜、酸窒化膜、希土類を添加した酸化膜が挙げられる。
【００２１】
〔ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程〕
本発明の半導体記憶装置の製造方法は、図４に示すように、前述したゲート電極材からなる層３６をパターニングしてゲート電極１４を形成するゲート電極形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
ゲート電極１４は、公知のフォトエッチングにより素子分離領域１２の表面までエッチングすることにより形成される。
また、ゲート電極１４の幅は、前述したゲート電極配線溝２２の幅４０と同一である。
【００２２】
〔素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程〕
本発明の半導体記憶装置の製造方法は、図５に示すように、素子分離領域１２をエッチングすることにより能動領域１８を形成する能動領域形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
素子分離領域１２を従来のフォトエッチングによりエッチングすることにより、能動領域１８を形成する。エッチングした後の素子分離領域１２の表面から能動領域１８の表面までの高さ（以下、適宜、「能動領域の高さ」と称する）は、半導体記憶装置の仕様により適宜変更することができるが、前述したゲート電極１４の形成時におけるゲート電極材のエッチング残りを除去する観点から、前述したゲート電極配線溝２２の深さ４２に対して、（能動領域の高さ）／（ゲート電極配線溝の深さ）が１以下であることが好ましい。
【００２３】
続いて、前記素子分離領域１２のエッチングを行った後、短チャネル効果によるパンチスルーを抑制するため、素子分離領域１２中のゲート電極１４で覆われていない領域に、公知のインプラ技術により不純物を注入し、図１０（Ａ）に示すエクステンション領域５０、及び５２を形成する。
前記不純物としては、例えば、Ｐ、Ａｓ、Ｂ等が挙げられる。
【００２４】
〔ゲート電極の側面であり、凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程〕
本発明の半導体記憶装置の製造方法は、図６で示すように、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する電荷蓄積層形成工程を含む。
電荷蓄積層１６は、ゲート電極１４、能動領域１８の側面部、能動領域１８の上面、及び素子分離領域１２の表面上に形成される。
電荷蓄積層１６は、公知の技術により、まず、例えばＳｉＯ２からなるボトム酸化膜３０を形成し、ボトム酸化膜３０の表面上に例えばＳｉＮからなる窒化シリコン膜２８を形成した後、窒化シリコン膜２８の表面上に例えばＳｉＯ２からなるトップ酸化膜２６と、を含む積層構造（ＯＮＯ：Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）で構成されている。
電荷蓄積層１６の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、ボトム酸化膜３０の膜厚を０．００６５μｍ以上とし、トップ酸化膜２６を０．００６５μｍとすることが好ましい。
また、ボトム酸化膜３０は公知の酸化技術により膜を形成し、窒化シリコン膜２８はＣＤＶにより膜を形成し、トップ酸化膜２６は酸化、もしくはＣＤＶにより形成することができる。
【００２５】
また、電荷蓄積層形成工程は、ゲート電極１４の形成後に行うことが好ましい。本発明の半導体記憶装置の製造方法で製造された半導体記憶装置は、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面に電荷蓄積層１６を設けているため、ゲート電極１４の形成後に電荷蓄積層１６を設けた方が製造上好ましいためである。
【００２６】
〔電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程〕
本発明の半導体記憶装置の製造方法は、図７で示すように、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成するサイドウォール形成工程を含む。なお、（Ａ）図は、凹凸部を有する半導体基板１０の凸部の断面から見た断面斜視図であり、（Ｂ）図は、ゲート電極配線溝２２側から見た断面斜視図である。
サイドウォール３４は、まず、サイドウォール材料である窒化膜を堆積させた後、異方性エッチングにより前記窒化膜をエッチングし、サイドウォール３４を形成する。本発明では、前述した能動領域１８の上面のゲート電極１４と前記マスク材（不図示）との合計の高さ３９（以下、適宜、「Ｘ」と称する）が、素子分離領域１２の表面から能動領域１８の上面までの高さ、つまり、前述した能動領域１８の高さ４６（以下、適宜、「Ｙ」と称する）より高いため、サイドウォール３４は電荷蓄積層１６の表面にのみ形成される。つまり、サイドウォール３４の素子分離領域１２の表面からの高さは、Ｘ−Ｙとなる。従って、本発明の半導体記憶装置はサイドウォール３４を有しているので、ＸはＹより大きい関係となる。
また、サイドウォール３４をエッチングする際、能動領域１８の側壁部、上面部、及びゲート電極１４の上面部に形成された電荷蓄積層も、エッチングされ、電荷蓄積層１６は、ゲート電極１４の側壁部にのみ形成される。
サイドウォール３４の材質は、例えば、二酸化シリコン、窒化シリコン、多結晶シリコンが挙げられる。
【００２７】
このような工程を経て製造された半導体記憶装置は、ゲート電極１４間のエッチング残りが発生せず、ゲート電極１４間の短絡要因を抑制することができる。
図８には、本発明の製造方法で製造した半導体記憶装置の上面図（Ａ）、及び従来の製造工程で製造した半導体記憶装置の上面図（Ｂ）を示す。本発明の製造方法で製造した半導体記憶装置１００は、ゲート電極１４間にゲート電極材のエッチング残りがなく、ゲート電極間でのショートは発生しないため、信頼性の高い半導体装置を製造することができる。これに対し、従来の製造方法で製造した半導体記憶装置２００は、ゲート電極８８間に、ゲート電極材のエッチング残り９８が発生し、ゲート電極８８同士を電気的に接続した状態となるため、動作の不具合の恐れがあり信頼性に劣る。
【００２８】
＜半導体記憶装置＞
本発明の半導体記憶装置の製造方法により製造された本発明の半導体記憶装置を図９に示す。また、図１０の（Ａ）は、図９におけるＡ−Ａ断面図であり、図１０の（Ｂ）は、図９におけるＢ−Ｂ断面図である。
本発明の半導体記憶装置１００は、凹凸部を有する半導体基板１０と、前記凹凸部を有する半導体基板１０の凸部の少なくとも両側面を覆うゲート電極１４と、前記ゲート電極１４の少なくとも両側面を覆う電荷蓄積層１６と、前記電荷蓄積層１６の少なくとも一部を覆うように形成されたサイドウォール３４とを有する。さらに、図１０の（Ａ）Ａ−Ａ断面図中において、前記凹凸部を有する半導体基板１０の凸部中の、ゲート電極１４で覆われた領域に形成されたチャネル領域４８と、チャネル領域４８を挟むように、凹凸部を有する半導体基板１０の凸部中に形成されたソース領域５４及びドレイン領域５６と、前記凹凸部を有する半導体基板１０の凸部中のチャネル領域４８とソース領域５４との間、又はチャネル領域４８とドレイン領域５６との間の少なくとも一方に形成されたエクステンション領域５０、５２と、チャネル領域４８とゲート電極１４の間に形成されたゲート絶縁膜５８と、を有することを特徴とする。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
【００２９】
図９に示した半導体装置１００では、電荷蓄積層１６の窒化シリコン膜２８に電荷を蓄積（トラップ）させたり、蓄積させた電荷を電荷蓄積層１６の窒化シリコン膜２８より引き出したり（又はとラップされた電荷の反対の極を持つ電荷を注入したり）することで、電荷蓄積層１６中の電荷の有無、電荷量や極（正負）により、図１０（Ａ）に示したエクステンション領域５０、及び５２が変調されるため、図１０（Ａ）に示したソース領域５４とドレイン領域５６との間に流れるドレイン電流２０の変化が起こる。
【００３０】
具体的には、図１０において、例えば、電荷蓄積層１６で電荷を注入し、電荷を蓄積させると、に示したエクステンション領域５０、及び５２の抵抗が上昇するため電流が減少する一方で、電荷蓄積層１６に電荷が蓄積されないとエクステンション領域５０、及び５２の抵抗値が低いために十分にドレイン電流２０が流れる。このドレイン電流２０が減少した状態と電流が流れる状態とを読み取り、理論値”０”、又は”１”に対応させることで１ビットの情報を記録し、また、読み出すことができる。この電荷蓄積層１６は２つ存在するので、２ビットの情報を記録し、読み出しすることができる。
【００３１】
なお、ソース領域５４側の電荷蓄積層１６への電荷の蓄積は、ソース領域５４、及びゲート電極１４に正電圧を印加し、ドレイン領域５６を接地電圧とすることで行われる。一方、ドレイン領域５６側の電荷蓄積層１６への電荷の蓄積は、ドレイン領域５６、及びゲート電極１４に正電圧を印加し、ソース領域５４を接地電圧とすることで行われる。
【００３２】
このように、記録・読み出しの際、ソース領域５４・ドレイン領域５６間に流れるドレイン電流２０の電流地を読み取ることで行われるが、本実施形態では、チャネル領４８、ソース領域５４、及びドレイン領域５６が形成される能動領域１８が突出するように形成されており、微細化により基板面方向に沿った幅が減少しても高さ方向（基板面と直行した方向に沿った長さ）に広がりを持ってドレイン電流２０が流れる。即ち、高さ方向にチャネル幅が確保される。
【００３３】
さらに、ソース領域５４、ドレイン領域５６間に流れるドレイン電流２０は、能動領域１８の高さによって制御することができるが、能動領域１８の高さを高く設計し、ドレイン電流２０の最大値を十分確保する。例えば、後述する電荷蓄積層１６に蓄積される電荷量を制御して、ドレイン電流２０を段階的に制御しても、ドレイン電流２０の各段階での差を十分に確保することができ、読み取り判定が容易に実現され、尚且つ理論値を３つ以上（例えば、”０”、”１”、又は”２”）に対応させて多ビットの情報を記録し、また、読み出すことができる。
【００３４】
具体的には、例えば、第１電荷量で電荷が蓄積させた第１状態と、第１電荷量よりも低い第２電荷量で電荷を蓄積させた第２状態と、電荷を蓄積させない第３状態と、の３つの状態で電荷蓄積層１６の電荷量を制御する。この制御により、ソース領域５４、及びドレイン領域５６間に流れるドレイン電流２０の電流値は、電流が減少した第１状態と、第１状態よりも電流が流れる第２状態と、第１状態、及び第２状態より電流が流れる第３状態と、の３状態で変化する。この電流値の変化を読み取ることにより、前記ビット情報を読み出すことができる。
【００３５】
なお、本実施形態では、単一素子（半導体不揮発性メモリセル）の形態について説明したが、これに限らず、通常、アレイ化して適応させることができる。本実施形態では、一つの素子（電荷蓄積性メモリセル）に、多ビットの情報を記録し、またそれを読み出すことが可能となるため、不揮発性メモリとして利用される単一素子をアレイ化することで、単位面積あたりの情報記録密度を高めることができる。
また、本実施形態では、図９に示すように電荷蓄積層１６を２つ設けた形態を説明したが、一つ設けた形態であってもよい。
【００３６】
以上のように、本発明の半導体装置は、ゲート電極間の短絡要因を抑えることができ、信頼性に優れるものである。
【００３７】
なお、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態における半導体装置の製造方法における、凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程を表す断面斜視図である。
【図２】本発明の実施形態における半導体装置の製造方法における、素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程を表す素子分離領域側からみた断面斜視図である。
【図３】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図４】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図５】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図６】本発明の実施形態における半導体装置の製造方法における、ゲート電極の側壁部の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程を表す素子分離領域側からみた断面斜視図である。
【図７】（Ａ）は、本発明の実施形態における半導体装置の製造方法における、電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程を表す素子分離領域側からみた断面斜視図であり、（Ｂ）は、ゲート電極配線溝側からみた断面斜視図である。
【図８】（Ａ）は、本発明の製造方法で製造した半導体記憶装置の上面から見た図であり、（Ｂ）は、従来の製造工程で製造した半導体記憶装置の上面から見た図である。
【図９】本発明の実施形態における半導体装置の斜視図である。
【図１０】図９におけるＡ−Ａ断面図、及びＢ−Ｂ断面図である
【図１１】従来例における半導体装置の斜視図である。
【符号の説明】
【００３９】
１０、８０、 凹凸部を有する半導体基板
１２、８２ 素子分離領域
１４、８８ ゲート電極
１６、９６ 電荷蓄積層
１８、８４ 能動領域
２０、８６ ドレイン電流
２２ ゲート電極配線溝
２６、トップ酸化膜
２８、窒化シリコン膜
３０、ボトム酸化膜
３４ サイドウォール
３６ ゲート電極材からなる層
３８ ゲート電極材からなる層の膜厚
３９ 能動領域の上面のゲート電極とマスク材との合計の高さ
４０ ゲート電極配線溝の幅
４２ ゲート電極配線溝の深さ
４６ 能動領域の高さ
４８ チャネル領域
５０、５２ エクステンション領域
５４ ソース領域
５６ ドレイン領域
５８ ゲート絶縁膜
９０、９４ 酸化膜
９２ 窒化膜
１００、２００ 半導体記憶装置
【特許請求の範囲】
【請求項１】
ゲート電極と、電荷蓄積層と、を有する半導体記憶装置の製造方法において、
凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程と、
前記素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程と、
前記ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程と、
前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、
前記素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程と、
前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、
前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記電荷蓄積層形成工程は、前記ゲート電極形成工程後に行うことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
凹凸部を有する半導体基板と、
前記凹凸部を有する半導体基板の凸部からなる能動領域の少なくとも両側面を覆うゲート電極と、
前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方を覆う電荷蓄積層と、
前記電荷蓄積層の少なくとも一部を覆うように形成されたサイドウォールと、
前記能動領域の、ゲート電極で覆われた領域に形成されたチャネル領域と、
前記チャネル領域を挟むように、前記能動領域中に形成されたソース領域及びドレイン領域と、
前記能動領域中の前記チャネル領域と前記ソース領域との間、又は前記チャネル領域と前記ドレイン領域との間の少なくとも一方に形成されたエクステンション領域と、
を有することを特徴とする半導体記憶装置。
【請求項１】
ゲート電極と、電荷蓄積層と、を有する半導体記憶装置の製造方法において、
凹凸部を有する半導体基板の凹部に素子分離領域を形成する素子分離領域形成工程と、
前記素子分離領域の、前記凹凸部を有する半導体基板の凸部の長手方向と直行する方向にゲート電極配線溝を設けるゲート電極配線溝形成工程と、
前記ゲート電極配線溝を埋めるようにゲート電極材からなる層を形成するゲート電極材層形成工程と、
前記ゲート電極材からなる層をパターニングしてゲート電極を形成するゲート電極形成工程と、
前記素子分離領域をエッチングすることにより能動領域を形成する能動領域形成工程と、
前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方に電荷蓄積層を形成する電荷蓄積層形成工程と、
前記電荷蓄積層の少なくとも一部にサイドウォールを形成するサイドウォール形成工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記電荷蓄積層形成工程は、前記ゲート電極形成工程後に行うことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
凹凸部を有する半導体基板と、
前記凹凸部を有する半導体基板の凸部からなる能動領域の少なくとも両側面を覆うゲート電極と、
前記ゲート電極の側面であり、前記凹凸部を有する半導体基板の凸部と接する面の少なくとも一方を覆う電荷蓄積層と、
前記電荷蓄積層の少なくとも一部を覆うように形成されたサイドウォールと、
前記能動領域の、ゲート電極で覆われた領域に形成されたチャネル領域と、
前記チャネル領域を挟むように、前記能動領域中に形成されたソース領域及びドレイン領域と、
前記能動領域中の前記チャネル領域と前記ソース領域との間、又は前記チャネル領域と前記ドレイン領域との間の少なくとも一方に形成されたエクステンション領域と、
を有することを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２０５１８５（Ｐ２００８−２０５１８５Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−３９５３０（Ｐ２００７−３９５３０）
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２０日（２００７．２．２０）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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