【課題】 制御電極と電荷蓄積層との間の絶縁膜を改善することにより、優れた半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層１３と、電荷蓄積層上に形成された第２の絶縁膜２０と、第２の絶縁膜上に形成された制御電極２１とを備えた半導体装置であって、第２の絶縁膜は、下層シリコン窒化膜２０４と、下層シリコン窒化膜上に形成された下層シリコン酸化膜２０１と、下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜２０２と、中間絶縁膜上に形成された上層シリコン酸化膜２０３と、上層シリコン酸化膜上に形成された上層シリコン窒化膜２０５とを含む。 （もっと読む）

【課題】半導体装置において、絶縁膜を高品質化することにより、素子特性や信頼性の向上をはかる半導体装置及びその製造方法を提供することである。
【解決手段】不揮発性半導体装置における浮遊ゲート電極と制御ゲート電極間のインターポリ絶縁膜として、酸化アルミニウム及びシリコン窒化膜から選ばれる第３の絶縁膜と、前記第３の絶縁膜上に形成された希土類金属の酸化物及び４Ａ族金属の酸化物から選ばれる第４の絶縁膜との二層構造を用いる半導体メモリ装置。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート電極、第２の絶縁層、制御ゲート電極を設ける。浮遊ゲート電極は少なくとも二層構造とし、第１の絶縁層に接する第１の浮遊ゲート電極は、半導体基板のバンドギャップより小さいことが好ましい。また、第２の浮遊ゲート電極は、金属材料若しくは合金材料又は金属化合物材料で形成されていることが好ましい。半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲート電極の伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）

【課題】誘電膜として高い誘電率を有するジルコニウム酸化膜を備え、低いＣＥＴ、優れた漏れ電流特性及び高い信頼性を有するフラッシュメモリ素子の誘電体、フラッシュメモリ素子及びそれらの製造方法を提供すること。
【解決手段】フラッシュメモリ素子の誘電体は、フラッシュメモリ素子のフローティングゲート２０３とコントロールゲート２０７との間に介装され、同じ誘電率を有する第１誘電膜２０４及び第３誘電膜２０６と、第１誘電膜２０４と第３誘電膜２０６との間に位置し、アルミニウム酸化膜２０５Ａ、ジルコニウム酸化膜２０５Ｂの順に交互に積層され、第１誘電膜２０４及び２誘電膜２０６より高い誘電率を有する第２誘電膜２０５とを備えている。 （もっと読む）

【課題】サイドウォールを有するゲート電極を備えた半導体装置の信頼性を確保する。
【解決手段】補助ゲート電極４Ｇを覆うように半導体基板１Ｓの主面上に、モノシランと酸素を含む混合ガスを用いたＣＶＤ法によって、時間経過と共に酸素の供給量を増加しながら酸化シリコン膜を形成する。この酸化シリコン膜は、酸化シリコン膜の上層より、半導体基板側の下層にシリコンが多く含まれている。次いで、酸化シリコン膜をエッチバックし、補助ゲート電極４Ｇの側壁にサイドウォール１６を形成する。エッチバックで露出した半導体基板１Ｓの主面上にトンネル絶縁膜１５を形成する。 （もっと読む）

【課題】半導体装置の性能を向上させ、製造歩留りを向上させる。
【解決手段】メモリセル３０が複数アレイ状に配置され、Ｘ方向に並ぶメモリセル３０の選択ゲート電極８は選択ゲート線９によって接続され、メモリゲート電極１３はメモリゲート線１４によって接続される。ソース領域を介して隣接するメモリセル３０のメモリゲート電極１３にそれぞれ接続されたメモリゲート線１４同士は電気的に接続されていない。選択ゲート線９は、Ｘ方向に延在する第１の部分９ａと、一端が第１の部分９ａに接続してＹ方向に延在する第２の部分９ｂを有している。メモリゲート線１４は、選択ゲート線９の側壁上に絶縁膜を介して形成され、選択ゲート線９の第２の部分９ｂ上から素子分離領域上にかけてＸ方向に延在するコンタクト部１４ａを有し、コンタクト部１４ａ上に形成されたコンタクトホール２３ｄを埋めるプラグを介して配線に接続される。 （もっと読む）

【課題】ゲート絶縁層を介した、ソース電極とドレイン電極間とのリーク電流の発生を好適に防止または低減し得る半導体装置、かかる半導体装置を簡易に製造し得る半導体装置の製造方法、および信頼性の高い記憶装置を提供すること。
【解決手段】強誘電体メモリ１は、基板２と、基板２の一方の面側に設けられたソース電極３およびドレイン電極４と、ソース電極３とドレイン電極４との間に設けられたチャネル領域５１を備える半導体層５と、これらの各部と離間して設けられたゲート電極７と、ゲート電極７に対してソース電極３およびドレイン電極４を絶縁する機能を有し、強誘電体として機能する強誘電体ポリマーを主材料として構成された強誘電体層６とを備え、この強誘電体層６において、強誘電体ポリマーの主鎖が、基板２に対してほぼ平行、かつチャネル長方向とほぼ垂直な方向に沿って揃っている。 （もっと読む）

【課題】
本発明の課題は、メモリセルに高誘電体材料である希土類酸化物、希土類窒化物、または希土類酸窒化物の電極間絶縁膜を用いた場合、電極間絶縁膜の後工程の熱処理による膜質劣化を抑制して、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。
【解決手段】
本発明は、トンネル絶縁膜２、Ｓｉ系半導体材料の浮遊ゲート電極３、希土類酸化物、希土類窒化物、または希土類酸窒化物の電極間絶縁膜１２、制御ゲート電極１３を具備する不揮発性半導体メモリ装置のメモリセルにおいて、浮遊ゲート電極３と電極間絶縁膜１２との間に金属シリサイド膜１０を具備する。 （もっと読む）

【課題】本発明は、開発コストや開発期間の増大を抑えつつ、従来よりも高温下における書込特性の優れた半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、アドレスデコーダ２を構成する電界効果トランジスタのうち、昇圧回路１の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されており、また、メモリセルアレイ１を構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットラインＢＬ間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されている。 （もっと読む）

【課題】 素子の微細化に伴う制御ゲート電極のアスペクト比の増加を抑制できるとともに、制御ゲート電極と電荷蓄積層との間のリーク電流の増大を抑制できる不揮発性半導体メモリを含む半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板２と、半導体基板２上に設けられた第１の絶縁膜３と、第１の絶縁膜３上に設けられた電荷蓄積層４と、電荷蓄積層４上に設けられ、最上層が窒化膜である第２の絶縁膜５と、第２の絶縁膜５上に設けられ、金属シリサイドからなる単層の制御ゲート電極１３とを具備している。 （もっと読む）

【課題】低電圧回路領域のトランジスタの高機能化，高電圧回路領域のトランジスタの高耐圧化・高集積化を同時に実現する。
【解決手段】金属サリサイド膜によって形成されたワード線を備えるセルアレイ領域１２０と、周辺部に配置され，金属サリサイド膜と一部分において電気的に接触するか若しくは絶縁された主電極及び制御電極を備えるトランジスタを含む高電圧回路領域９０と、セルアレイ領域及び高電圧回路領域の周辺部に配置され，金属サリサイド膜によって形成された主電極及び制御電極を備えるトランジスタを含む低電圧回路領域８０とを備える不揮発性半導体記憶装置であり、メモリセルトランジスタは、スタックゲート型構造を備え、高電圧回路領域及び低電圧回路領域内のトランジスタは単一層からなるゲート構造若しくはスタックゲート型構造を備え、金属サリサイド膜と電気的に接触した配線領域と、電気的に絶縁された抵抗素子領域とを備える。 （もっと読む）

【課題】第1ポリシリコン膜間のインターフェランスを改善することができ、インターフェランスを改善することにより、セル間のしきい値電圧の分布を改善するフラッシュメモリ素子の製造方法の提供。
【解決手段】半導体基板１１の上部の所定の領域にトンネル酸化膜１２及び第1ポリシリコン膜１３を形成し、上記半導体基板１１の所定の領域に素子分離膜１４を形成する段階;全体構造の上部に第2ポリシリコン膜１５を形成した後、ポリシリコンエッチングチャンバで上記素子分離膜１４と一部重畳するように上記第2ポリシリコン膜１５をパターニングし、これにより上記素子分離膜１４が一部エッチングされる段階;酸化膜エッチングチャンバでポリマーが発生する条件で上記素子分離膜１４を所定の深さのV字状にエッチングする段階;及び全体構造の上部に誘電体膜１７及び第3ポリシリコン膜１８を形成した後、パターニングする段階を含む製造方法。 （もっと読む）

【課題】隣接するゲート間における電気的ショート等の装置の誤動作を防ぐことが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板１１上において、素子分離領域２２により分離された素子領域２１上に、ゲート絶縁膜１２を介して形成された浮遊ゲート電極１３と、浮遊ゲート電極１３の上面から側面の途中までを覆うように形成されたゲート間絶縁膜３１と、浮遊ゲート電極１３上にゲート間絶縁膜３１を介して形成された制御ゲート電極３２とを備え、浮遊ゲート電極１３の上面から、側面におけるゲート間絶縁膜３１で覆われている部分までが、半導体基板１１の表面に垂直な方向から傾斜したテーパ状の形状を有し、ゲート間絶縁膜３１で覆われていない部分が、半導体基板１１の表面に垂直な形状を有することを特徴とする。 （もっと読む）

【課題】ゲートエッチングの際にポリシリコン膜の残留を防止するためのフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１００上に、トンネル酸化膜１０２、およびドープされたポリシリコン膜１０６と非晶質ポリシリコン膜１０８で積層された第１ポリシリコン膜１０４を形成した後、前記第１ポリシリコン膜１０４とトンネル酸化膜１０２と半導体基板１００の一部をエッチングしてトレンチを形成する段階と、前記トレンチ内の表面に側壁酸化膜を形成し、前記トレンチが埋め込まれるように全体構造上に酸化膜１２０を形成した後、熱処理工程を行って前記第１ポリシリコン膜がネガティブなプロファイルを持つようにする段階と、前記酸化膜１２０が前記トレンチ内にのみ形成されるように研磨して素子分離膜を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。 （もっと読む）

【課題】メモリセルのカップリング比の増大とリーク電流の低減を図る。
【解決手段】本発明の例に関わる不揮発性半導体記憶装置は、半導体基板内に配置されるソース・ドレイン拡散層と、ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜T-ox.と、第１絶縁膜T-ox.上に配置され、スタックされた複数の第１導電層から構成されるフローティングゲート電極FGと、フローティングゲート電極FG上に配置される第２絶縁膜IPDと、第２絶縁膜IPD上に配置されるコントロールゲート電極CGとを備える。複数の第１導電層のうち最上層を除く１つの第１導電層を基準層とした場合に、基準層の仕事関数は、4.0eV以上であり、基準層から上の基準層を含む複数の第１導電層の仕事関数φw1, φw2, …φwnは、第２絶縁膜IPDに向かうに従って次第に大きくなる。 （もっと読む）

【課題】静電容量を確保し、且つ漏れ電流特性を改善することができる誘電膜及びその形成方法並びに半導体メモリ素子及びその製造方法を提供すること。
【解決手段】誘電膜（５０）は、少なくとも２５の比誘電率を有する第１誘電膜（１０）と、第１誘電膜（１０）よりも結晶化率が低い物質を用いて第１誘電膜（１０）の上に形成された第２誘電膜（２０）と、第１誘電膜（１０）と同じ物質を用いて第２誘電膜（２０）の上に形成された第３誘電膜（３０）とを備えており、半導体メモリ素子は、下部電極が形成された基板と、下部電極の上に形成された誘電膜（５０）と、誘電膜（５０）の上に形成された上部電極とを備える。 （もっと読む）

フラッシュメモリの浮遊ゲートがリセス型アクセスデバイスによって画定されるフラッシュメモリデバイス。リセス型アクセスデバイスの使用により、デバイス密度の損失がより少ないより長いチャネルが得られる。浮遊ゲートはまた、基板と、浮遊ゲートと、フラッシュセルを含む制御ゲートとの間の望ましい結合が得られるように、基板の上の任意の高さに迫り上げることもできる。 （もっと読む）

【課題】半導体膜のチャネル領域の端部におけるゲート絶縁膜の段切れや薄膜化により生じる半導体膜とゲート電極とのショートやリーク電流を抑制する半導体装置および当該半導体装置の作製方法の提供を課題とする。
【解決手段】基板上に連続して設けられた半導体膜と、半導体膜の上方にゲート絶縁膜を介して設けられた導電膜と、導電膜と重ならない半導体膜に形成されたソース領域及びドレイン領域と、導電膜の下方に位置する半導体膜であってソース領域とドレイン領域の間に形成されたチャネル領域とを有する複数の薄膜トランジスタと、導電膜と重ならない半導体膜であってソース領域及びドレイン領域と隣接して設けられた不純物領域とを有し、導電膜をチャネル領域及びチャネル領域に隣接する半導体膜上に設ける構成とする。 （もっと読む）

【課題】 ゲート電極（ワード線）の駆動能力低下を抑制しながら、メモリセルの読出し特性を向上できる技術を提供する。また、ワード線間スペース領域のリーク電流を低減させて、メモリセルの読出し特性を向上できる技術を提供する。
【解決手段】 半導体基板１上に複数の浮遊ゲート電極１３およびゲート電極１４を形成する。そして、浮遊ゲート電極１３間のワード線間スペース領域にシールド電極１８を形成する。このシールド電極１８には、０Ｖあるいは負電圧を印加する。さらに、シールド絶縁膜１６と半導体基板１の界面をゲート絶縁膜８と半導体基板１の界面より低くする。 （もっと読む）

【課題】 アモルファスシリコン膜に酸化膜を成膜したとしてもその界面を通じて流れるリーク電流を抑制できるようにする。
【解決手段】 シリコン酸化膜１５の上にアモルファスシリコン膜１６を形成すると共に、アモルファスシリコン膜１６の上にシリコン酸化膜１７を形成する。シリコン酸化膜１７は、アモルファスシリコン膜１６の上にラジカル酸素が供給されることにより形成されている。 （もっと読む）