【課題】ＮＯガスを処理ガスとして用いた酸窒化処理を行うに際して、当該酸窒化処理により所望の膜厚及び窒素濃度のシリコン酸窒化膜を得る。
【解決手段】酸窒化処理を行うに際して、処理ガスの不純物濃度を計測し、生成される酸窒化膜の膜厚又は酸窒化膜の窒素濃度が所定範囲内の値となるように、計測された不純物濃度に応じて当該酸窒化処理を行う。ここで、詳細には、処理ガス中の不純物濃度と膜厚又は窒素濃度との相関関係を予め計測し規定しておく。そして、当該相関関係に基づき、膜厚又は窒素濃度が所定範囲内の値となるように、計測された不純物濃度に応じて、具体的には酸窒化処理における処理圧力を調節設定して当該処理を行う。 （もっと読む）

【課題】ワード線間のリーク電流を低減できるようにする。
【解決手段】セルユニットＵＣの形成領域Ｒ１のＸ方向外側領域Ｒ２に各ワード線ＷＬの分断部ＷＬｃ１、ＷＬｃ２が設けられており、ダミーワード線ＤＷＬがワード線ＷＬの端部ＷＬａ、ＷＬｂ（コンタクト領域ＲＣ）脇にＹ方向に離間して浮遊状態に設けられている。 （もっと読む）

【課題】周辺トランジスタの駆動特性の劣化を抑制できる不揮発性半導体メモリを提供する。
【解決手段】不揮発性半導体メモリは、第１の領域を取り囲む有機物を含む第１の素子分離絶縁膜９と、第１の領域内に配置されるメモリセルと、第２の領域を取り囲む有機物を含む第２の素子分離絶縁膜９と、第２の領域内に配置される周辺トランジスタＨＶＴｒと、第２の素子分離絶縁膜９の側面に沿って、半導体基板１内に設けられる不純物層７と、素子分離絶縁膜９の底面に沿って、ｐ型の第１の不純物層８とを備える。素子分離絶縁膜９の側面に沿って不純物層７を設けることで、有機物に起因する固定電荷トラップの影響を緩和でき、不揮発性半導体メモリに用いられる周辺トランジスタ、例えばイントリンシック領域内に設けられるｎチャネル型の高耐圧系ＭＩＳトランジスタの逆ナローチャネル効果を抑制できる。 （もっと読む）

【課題】電極間絶縁膜に生じるシームなどの埋込み欠陥の露出を抑制できるようにしてゲート電極間ショートを防止できるようにする。
【解決手段】多結晶シリコン層６ｂを種として選択成長された選択成長部６ｃがシリコン酸化膜８、９上に突出して張り出して形成される。その後、多結晶シリコン層６ｂ、６ｃをシリサイド化することで、金属反応領域を拡大することができ、制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化することができる。 （もっと読む）

【課題】書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタを提供する。
【解決手段】第１導電型の半導体基板３１の表層部に、第２導電型のソース領域３２とドレイン領域３３が形成され、トンネル酸化膜４１を介して、半導体基板３１上でドレイン領域３３に部分的に重なるようにして、浮遊ゲート電極５１が設けられてなる書き換え可能な不揮発性メモリトランジスタ１００であって、ソース領域３２とドレイン領域３３を最短距離で結ぶ断面において、ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌが、０．１５μｍ以上、０．５μｍ以下、である不揮発性メモリトランジスタ１００とする。 （もっと読む）

【課題】 不揮発性メモリデバイスの漏れ電流を維持するか又は減少させつつ、デバイス寸法の減少を可能にする電子デバイス及び電子デバイスを形成する方法の提供。
【解決手段】 一実施形態において、不揮発性メモリデバイスを製造する方法は、基板上にフローティングゲート多結晶層を堆積させるステップと、フローティングゲート多結晶層上に酸化シリコン層を形成するステップと、酸化シリコン層上に第一酸窒化シリコン層を堆積させるステップと、第一酸窒化シリコン層上に高ｋ誘電物質を堆積させるステップと、高ｋ誘電物質上に第二酸窒化シリコンを堆積させるステップと、第二酸窒化シリコン層上に制御ゲート多結晶層を形成するステップとを含む。一実施形態において、高ｋ誘電物質層は、酸窒化シリコンハフニウムを含む。 （もっと読む）

【課題】コンタクト抵抗の増加やリーク電流の発生のないビット線コンタクト構造を有する不揮発性半導体記憶装置を提供することにある。
【解決手段】基板１００表面にビット線１０９、基板１００上のビット線１０９間に電荷捕獲機能を有するゲート絶縁膜１０４、ゲート絶縁膜１０４上にビット線１０９に直交するワード線１１４、ワード線１１４間にワード線間埋め込み絶縁膜１１５が形成されている。ビット線コンタクト形成領域において、ワード線間埋め込み絶縁膜１１５に開口部が形成され、この開口部側面に側壁膜１１７が形成されており、ワード線１１４間に形成されたビット線コンタクト１２１は、開口部側面に形成された側壁膜１１７に対して自己整合的に形成されてビット線１０９と接続している。 （もっと読む）

【課題】コンタクトプラグ間にブリッジが発生するのを防止し、ビット線不良の防止に有効なフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１００上に形成された第１及び第２の層間絶縁膜１０４，１１４をエッチングして、セル領域の接合領域を露出させる第１及び第２のコンタクトホール１０６，１１６を形成する。このコンタクトホールの内部に第１及び第２の層間絶縁膜の界面よりも低くコンタクトプラグ１１０，１１８ａを形成する。コンタクトプラグ上部のコンタクトホールの側壁にスペーサ１２０ａを形成する。それによって、例えば導電性残留物層１１２及び第１及び第２の層間絶縁膜界面に発生したオープンパスのためにドレインコンタクトプラグ間で連結するブリッジを防止する。また、ドレインコンタクトプラグと接続されるビット線にて漏洩電流を誘発するなどの不良を防止し、工程の歩留まり及び素子の信頼性を向上させる。 （もっと読む）

【課題】高電界領域でリーク電流が少ない高誘電率材料を提案する。
【解決手段】本発明の例に係る不揮発性半導体メモリ装置は、第１導電型の半導体領域１１と、半導体領域１１内で互いに離間して配置される第２導電型のソース・ドレイン領域１２と、ソース・ドレイン領域１２間のチャネル領域上に配置されるトンネル絶縁膜１３と、トンネル絶縁膜１３上に配置される浮遊ゲート電極１４と、浮遊ゲート電極１４上に配置される電極間絶縁膜１５と、電極間絶縁膜１５上に配置される制御ゲート電極１６，１７とを備え、電極間絶縁膜１５は、ランタノイド系金属Ｌｎ、アルミニウムＡｌ、及び、酸素Ｏを含み、ランタノイド系金属とアルミニウムの組成比Ｌｎ／（Ａｌ＋Ｌｎ）は、０．３３から０．３９までの範囲内の値をとる。 （もっと読む）

【課題】補助パターンでダミーコンタクトが形成されてもゲート電極ＳＧとの間で短絡不良が発生するのを防止できるＮＡＮＤ型フラッシュメモリ装置等の半導体記憶装置を提供する。
【解決手段】ビット線コンタクト４ａ（ＣＢ）の形成時にマスクパターンに補助パターン４ｂ、４ｃを形成する場合に、メモリセル領域ＭＡから延長して形成される補助パターン４ｂの端部に位置する補助パターン４ｃの対応領域について、ビット線コンタクト４ａ（ＣＢ）を形成する領域のスペーサを除去するのと同時にその部分のスペーサを除去する。ゲート電極ＳＬＧ−ＳＬＧの間のパターンニングに余裕を持たせることができ（オフセットを確保することができ）、解像した補助パターン４ｃの部分でダミーコンタクトホールが形成された場合でも、両脇のゲート電極ＳＬＧとの間で短絡不良が発生するのを防止することが出来る。 （もっと読む）

【課題】高電圧転送時におけるトランジスタの閾値電圧を低減する。
【解決手段】半導体装置は、素子分離絶縁層２２により囲まれた素子領域ＡＡを有する半導体基板２１と、素子領域ＡＡ上にゲート絶縁膜２５を介して設けられたゲート電極２６と、素子領域ＡＡ内にゲート電極２６を挟むように離間して設けられたソース領域２３及びドレイン領域２４とを有するトランジスタＴＲと、素子分離絶縁層２２上にトランジスタＴＲを挟むように設けられ、かつチャネル長方向に延在する第１及び第２の補助配線層２９、３０と、トランジスタＴＲがオン状態である間、第１及び第２の補助配線層２９、３０をゲート電圧と同じ極性の電圧に設定する制御回路１９とを具備する。 （もっと読む）

【課題】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置に関し、第１のゲート電極と第２のゲート電極との間のリーク電流を抑制する。
【解決手段】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置であって、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート電極のワード線方向の第１エッジ部上における膜厚と、前記第１のゲート電極のワード線方向の第２エッジ部上における膜厚とがそれぞれ、前記第１のゲート電極の上面上における膜厚、前記第１のゲート電極のワード線方向の第１側面上における膜厚、前記第１のゲート電極のワード線方向の第２側面上における膜厚、前記第１のゲート電極のビット線方向の第１エッジ部上における膜厚、及び前記第１のゲート電極のビット線方向の第２エッジ部上における膜厚よりも厚い半導体装置。 （もっと読む）

【課題】 フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法を提供する。
【解決手段】 半導体基板１上の一部領域に第１絶縁膜６を形成し、第１絶縁膜６の形成領域と非形成領域の間で上面の高さ位置を異ならせた後、ゲート酸化膜７と第１ゲート電極膜８を、第１絶縁膜６の成膜表面の高さ位置より低くなるように前記非形成領域に形成する。そして第２絶縁膜９を堆積後、第１ゲート電極膜８の一部上面が露出するように第２絶縁膜９に対してエッチバックを施す。その後露出された第１ゲート電極膜８に対してエッチバックを施し、第１ゲート電極膜の一部領域に凹部領域１５を形成する。その後、第２絶縁膜９及び第１絶縁膜６をエッチングし、凹部領域１５を完全には充填しない範囲内の膜厚で全面に第３絶縁膜１０を堆積し、第２ゲート電極膜１１を堆積する。 （もっと読む）

【課題】制御ゲート線間のショートを抑制できる。
【解決手段】本発明の例に関わる半導体メモリ装置は、メモリセルアレイ領域１００及びこのメモリセルアレイ領域１００に隣接した引き出し配線領域１５０を有する半導体基板１と、メモリセルアレイ領域１００に設けられたメモリセルＭＣと、引き出し配線領域１５０に設けられたコンタクトプラグＣＰと、引き出し配線領域１５０内からメモリセルアレイ領域１００内にわたり設けられ、コンタクトプラグＣＰとメモリセルＭＣとを接続する制御ゲート線ＣＧＬとを具備し、メモリセルアレイ領域１００内に設けられる制御ゲート線ＣＧＬは、金属シリサイド６Ａを含み、引き出し配線領域内に設けられる制御ゲート線ＣＧＬは、引き出し配線領域内のいずれか一部分で、金属シリサイドを含まない。 （もっと読む）

【課題】ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小する。
【解決手段】メモリゲート電極１１Ａに、局所的に電界が集中するコーナー部１１ｃｎを設け、メモリゲート電極１１Ａ中の電荷をＦＮトンネル動作によりゲート絶縁膜２ａ中の電荷蓄積部に注入する消去方式を用いる。ＦＮトンネルにより消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。また、書込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。両者の効果を併せてメモリモジュールの面積を大幅に低減し製造コストを低減できる。また、書込み消去の注入電荷中心が一致するため書換え耐性が向上する。 （もっと読む）

【課題】スイッチングトランジスタおよび不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際において、効率的に、その製造をする。
【解決手段】第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。ここでは、第１ゲート絶縁膜の側の面よりも、第２ゲート絶縁膜の側の面において、凹凸が大きくなるように、半導体層３２１を形成する。そして、その半導体層３２１に対面するように、順次、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを積層することによって、第２ゲート絶縁膜３３１を形成する。 （もっと読む）

【課題】 電極間絶縁膜のリーク電流や絶縁耐圧に関する問題を防止することが可能な半導体装置を提供する。
【解決手段】 素子形成領域１１を有する半導体基板１０と、素子形成領域上に形成されたトンネル絶縁膜１２と、トンネル絶縁膜上に形成された浮遊ゲート電極１８と、素子形成領域の側面、トンネル絶縁膜の側面及び浮遊ゲート電極の下部分の側面を覆う素子分離絶縁膜１６と、浮遊ゲート電極の上部分の上面及び側面を覆う電極間絶縁膜２０と、電極間絶縁膜上に形成された制御ゲート電極とを備え、浮遊ゲート電極の上部分の上面及び側面に平行な方向から見て、浮遊ゲート電極の上コーナー部は丸められている。 （もっと読む）

【課題】データ保有時間、動作速度及び信頼性を一層改善できる非揮発性メモリ素子及び製造方法を提供する。
【解決手段】半導体基板上に金属シリケート層を含むトンネル層を形成する工程と、前記金属シリケート層上に電荷トラップ層を形成する工程と、前記電荷トラップ層上に電荷ブロック層を形成する工程と、前記電荷ブロック層上にゲート層を形成する工程とを含んで非揮発性メモリ素子製造方法を構成する。 （もっと読む）

【課題】データ消去動作によりメモリセルにホールトラップやゲート酸化膜の欠陥を生じさせにくく、素子特性の変動を抑制して動作の安定化を図った不揮発性半導体記憶素子を提供する。
【解決手段】単層のポリシリコン層を有する断面構造を有する不揮発性半導体記憶素子は、互いに絶縁分離されるメモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃを含む。メモリセル部ａ及びデータ消去部ｂはＭＯＳトランジスタで構成され、コントロールゲート部ｃは、ＭＯＳキャパシタで構成される。これら３つの部位は、前記単一のポリシリコン層で構成される共通のフローティングゲートを有する。フローティングゲート６ｃの電位を制御してメモリセルａをオンにすることにより、フローティングゲート６ａにデータを書き込み、フローティングゲート６ｃの電位を制御してデータ消去部ｂをオンにすることにより、フローティングゲート６ｂを通じてデータを消去する。 （もっと読む）

【課題】ウエハ全域において、ＥＦＨ（Ｅｆｆｅｃｔｉｖｅ Ｆｉｅｌｄ ｏｘｉｄｅ Ｈｅｉｇｈｔ）の不均一性を最小化し、しきい値電圧均一性を確保可能な不揮発性メモリ素子の製造方法を提供すること。
【解決手段】基板２００上に、ゲート絶縁膜２０１、第１ゲート導電膜２０２、第１犠牲膜２０４及び第２犠牲膜２０６を形成するステップと、第１犠牲膜及び第２犠牲膜、第１ゲート導電膜、ゲート絶縁膜、及び基板をエッチングし、トレンチを形成するステップと、トレンチが埋め込まれるように、第１絶縁膜を形成するステップと、第２犠牲膜を停止膜として第１絶縁膜を研磨するステップと、第２犠牲膜を除去するステップと、第１絶縁膜をトレンチの内部で一定の深さに後退させるステップと、トレンチ内の空間が埋め込まれるように、第２絶縁膜を形成するステップと、第１犠牲膜を研磨停止膜として第２絶縁膜を研磨するステップとを含む。 （もっと読む）