不揮発性半導体記憶装置およびその製造方法
【課題】２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａに第１ゲート絶縁膜１４を介して形成された第１ゲート電極１５、第２ゲート絶縁膜１６、第２ゲート電極１７を有するセルトランジスタと、第１ゲート電極１５側へ突出した状態に埋め込まれた第１絶縁分離層１２とを備えたメモリセルを形成する工程と、第２領域１１ｂに第１ゲート絶縁膜１４を介して形成され、高さＬ２が第１ゲート電極１５の高さＬ３より大きい第１導電膜２０と、高さＬ４が第２ゲート電極１７の高さＬ５と等しい第２導電膜２１とを有するゲート電極を備えたトランジスタと、高さＬ６が第１絶縁分離層１２の高さＬ１より大きく第１導電膜２０側へ突出した状態に埋め込まれた第２絶縁分離層１３を形成する工程と、を具備する。
【解決手段】半導体基板１１の第１領域１１ａに第１ゲート絶縁膜１４を介して形成された第１ゲート電極１５、第２ゲート絶縁膜１６、第２ゲート電極１７を有するセルトランジスタと、第１ゲート電極１５側へ突出した状態に埋め込まれた第１絶縁分離層１２とを備えたメモリセルを形成する工程と、第２領域１１ｂに第１ゲート絶縁膜１４を介して形成され、高さＬ２が第１ゲート電極１５の高さＬ３より大きい第１導電膜２０と、高さＬ４が第２ゲート電極１７の高さＬ５と等しい第２導電膜２１とを有するゲート電極を備えたトランジスタと、高さＬ６が第１絶縁分離層１２の高さＬ１より大きく第１導電膜２０側へ突出した状態に埋め込まれた第２絶縁分離層１３を形成する工程と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、浮遊ゲート電極と制御ゲート電極とを有するセルトランジスタを備え、電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read only Memory）が知られている。
ＥＥＰＲＯＭは、メモリセルが形成されるメモリセル領域と、メモリセルへのデータの書き込みおよび読み出しを行う周辺回路が形成される周辺回路領域とを有している。
【０００３】
メモリセル領域に形成されるセルトランジスタと、周辺回路領域に形成される周辺回路トランジスタとは、一般に構造や電源電圧などの動作条件が異なるので、同時に形成することが難しいという問題がある（例えば、特許文献１参照。）。
【０００４】
特許文献１に開示された不揮発性半導体記憶装置の製造方法は、半導体基板の第１および第２の素子領域に第１絶縁膜と第１ポリシリコン膜を形成し、第２の素子領域の第１絶縁膜および第１ポリシリコン膜を除去し、この除去された領域に第２絶縁膜を介して第２ポリシリコン膜を形成している。
【０００５】
これにより、第１の素子領域では第１ポリシリコン膜によって第１のゲート電極が構成され、第２の素子領域では第２ポリシリコン膜によって第２のゲート電極が構成され、同一半導体基板上に、２種類のゲート絶縁膜やゲート電極が形成されている。
【０００６】
然しながら、特許文献１に開示された不揮発性半導体記憶装置の製造方法は、ゲート電極を形成するための製造工程数が増加するという問題がある。
【特許文献１】特開平１１−７４３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置の製造方法は、半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルを形成する工程と、前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、且つ前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを形成する工程と、を具備することを特徴としている。
【０００９】
本発明の一態様の不揮発性半導体記憶装置は、半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルと、前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、且つ前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを備えた周辺回路と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例に係る不揮発性半導体記憶装置について図１乃至図１１を用いて説明する。図１は不揮発性半導体記憶装置を示す断面図で、図１（ａ）はメモリセルをビット線方向に沿って切断した断面図、図１（ｂ）はメモリセルをワード線方向に沿って切断した断面図、図１（ｃ）は周辺回路をビット線方向に沿って切断した断面図、図１（ｄ）は周辺回路をワード線方向に沿って切断した断面図、図２は不揮発性半導体記憶装置を示す回路図、図３は不揮発性半導体記憶装置を示す平面図、図４乃至図１０は不揮発性半導体記憶装置の製造工程を順に示す断面図、図１１は本実施例の効果を比較例と対比して示す図で、図１１（ａ）〜図１１（ｄ）の右側は本実施例を示す図、図１１（ａ）〜図１１（ｄ）の左側は比較例を示す図である。
【００１３】
本実施例は、不揮発性半導体記憶装置が複数のメモリトランジスタをそれらのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。
【００１４】
始めに、図２および図３を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。
図２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧｎ.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ１.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリセルを構成している。
【００１５】
同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。
【００１６】
図３に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、メモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。
【００１７】
また、選択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）の制御ゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。
【００１８】
図１に示すように、本実施例の不揮発性半導体記憶装置１０は、半導体基板１１、例えばＰ型シリコン基板（Ｐ型ウェル）の主面に設けられたメモリセル領域（第１領域）１１ａおよび周辺回路領域（第２領域）１１ｂを有し、メモリセル領域１１ａにはメモリセル１０ａが形成され、周辺回路領域１１ｂには、メモリセル１０ａへのデータの書き込みおよび読み出しを行う周辺回路１０ｂが形成されている。
【００１９】
メモリセル１０ａは、第１絶縁分離層（ＳＴＩ：Shallow Trench Isolation）１２で電気的に分離されたセルトランジスタを具備している。
周辺回路１０ｂは、第２絶縁分離層（ＳＴＩ）１３で電気的に分離された周辺回路トランジスタを具備している。
【００２０】
セルトランジスタは、メモリセル領域１１ａにトンネル酸化膜（第１ゲート絶縁膜）１４を介して形成された浮遊ゲート電極（第１ゲート電極）１５と、浮遊ゲート電極１５上にＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜（第２ゲート絶縁膜）１６を介して形成され、２つの導電膜１７ａ、１７ｂを有する制御ゲート電極（第２ゲート電極）１７と、浮遊ゲート電極１５を挟むように形成され、半導体基板１１と逆導電型の不純物拡散層１８、１９とを具備している。
【００２１】
第１絶縁分離層１２は、メモリセル領域１１ａに浮遊ゲート電極１５側へ半導体基板１１からの高さＬ１まで突出した状態に埋め込まれている。
不純物拡散層１８、１９は、セルトランジスタのソース、およびドレインとなる不純物拡散層である。
【００２２】
周辺回路トランジスタは、周辺回路領域１１ｂにトンネル酸化膜１４を介して形成され、半導体基板１１からの高さＬ２が浮遊ゲート電極１５の半導体基板１１からの高さＬ３より大きい第１導電膜２０と、第１導電膜２０上に形成され、且つ半導体基板１１からの高さＬ４が制御ゲート電極１７の半導体基板１１からの高さＬ５と等しい第２導電膜２１と、第１導電膜２０を挟むように形成され、半導体基板１１と逆導電型の不純物拡散層２２、２３とを具備している。
【００２３】
第２絶縁分離層１３は、周辺回路領域１１ｂに半導体基板１１からの高さＬ６が第１絶縁分離層１２の半導体基板１１からの高さＬ１より大きく、第１導電膜２０側へ突出した状態に埋め込まれている。
不純物拡散層２２、２３は、周辺回路トランジスタのソース、およびドレインとなる不純物拡散層である。
【００２４】
制御ゲート電極１７および第２導電膜２１上には、ゲート電極の低抵抗化を目的に、シリサイド膜、例えばタングステンシリサイト膜２４が形成されている。
タングステンシリサイド膜２４上に、絶縁膜２５、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００２５】
第１導電膜２０は、浮遊ゲート電極１５と同じ膜であり、例えばアモルファスシリコンである。
第２導電膜２１は、制御ゲート電極１７と同じ膜であり、例えばアモルファスシリコンである。
【００２６】
浮遊ゲート電極１５、制御ゲート電極１７、第１導電膜２０、第２導電膜２１およびタングステンシリサイド膜２４のビット線方向の側壁には、加工ダメージを回復させるなどの目的で熱酸化法によるシリコン酸化膜（図示せず）が形成されている。
【００２７】
本明細書では、以後、半導体基板１１からの高さＬ１〜Ｌ６を、単に高さＬ１〜Ｌ６とも称する。
【００２８】
第１導電膜２０の高さＬ２は浮遊ゲート電極１５の高さＬ３より大きい。しかし、制御ゲート電極１７が導電膜１７ａと導電膜１７ｂの２層に構成されているので、導電膜１７ａと導電膜１７ｂの膜厚を調整することにより、第２導電膜２１の高さＬ４と制御ゲート電極１７の高さＬ５とを等しくできる。
その結果、メモリセル領域１１ａと周辺回路領域１１ｂとの高さを等しくし、平坦化することが可能である。
【００２９】
更に、第２絶縁分離層１３の高さＬ６は、第１絶縁分離層１２の高さＬ１より大きいので、周辺回路トランジスタの電気的耐圧が高くなり、周辺回路トランジスタをセルトランジスタより高い電源電圧で動作させることが可能である。
【００３０】
次に、不揮発性半導体記憶装置１０の製造方法について、図４乃至図１１を用いて説明する。
【００３１】
図４に示すように、周知のプロセスにより、半導体基板１１のメモリセル領域１１ａおよび周辺回路領域１１ｂに、第１ゲート絶縁膜となるトンネル酸化膜１４と、浮遊ゲート電極１５および第１導電膜２０となる膜厚がＬ２のアモルファスシリコン膜３１と、メモリセル領域１１ａおよび周辺回路領域１１ｂに、アモルファスシリコン膜３１の表面近傍の高さＬ６まで突出した状態に埋め込まれた第１絶縁分離層１２および第２絶縁分離層１３とを形成する。
【００３２】
具体的には、Ｐ型シリコン基板（Ｐ型ウエル）上に熱酸化法により、例えば厚さ４〜２０ｎｍ程度のシリコン酸化膜を形成する。
次に、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することによりオキシナイトライド膜に置換する。
このオキシナイトライド膜が、第１ゲート絶縁膜として働き、一般に、トンネル酸化膜１４と称される。
【００３３】
次に、トンネル酸化膜１４上に、ＣＶＤ（Chemical Vapor Deposition）法により、膜厚がＬ２のアモルファスシリコン膜３１、シリコン窒化膜（図示せず）およびシリコン酸化膜（図示せず）を順次形成する。
このアモルファスシリコン膜３１が、浮遊ゲート電極１３および第１導電膜２０となる第１ゲート電極材料膜である。
【００３４】
次に、ストライプ状の開口を有するレジスト膜（図示せず）を用いて、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）によりシリコン酸化膜をエッチングし、このシリコン酸化膜をマスクとして、フッ素系ガスを用いたＲＩＥ法によりシリコン窒化膜をエッチングする。
【００３５】
次に、このシリコン窒化膜およびシリコン酸化膜をマスクとして、ＲＩＥ法により、アモルファスシリコン膜３１、トンネル酸化膜１４をエッチングする。
アモルファスシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／Ｃｌ２ガスを用いてＲＩＥ法により行う。
【００３６】
次に、アモルファスシリコン膜３１をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、半導体基板１１を異方性エッチングし、素子分離溝（図示せず）を形成する。
【００３７】
これにより、ストライプ状のパターンを有する素子領域（図示せず）が形成される。第１ゲート電極材料膜のアモルファスシリコン膜３１も、素子領域と同じストライプ状のパターンに加工されるが、この段階では、まだＮＡＮＤセル内のメモリトランジスタ毎に分離されていない。
【００３８】
次に、素子分離溝の内側を熱酸化してシリコン酸化膜形成した後に、素子分離溝を含むアモルファスシリコン膜３１上に絶縁膜（図示せず）をＣＶＤ法により形成し、ＣＭＰ（Chemical Mechanical Polishing）法により余分な絶縁膜を除去して、素子分離溝に絶縁膜を埋め込み、第１絶縁分離層１２および第２絶縁分離層１３を形成する。
【００３９】
次に、図５に示すように、周辺回路領域１１ｂの全面にレジスト膜３２を形成し、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３を被覆する。
【００４０】
次に、図６に示すように、レジスト膜３２をマスクとして、メモリセル領域１１ａのアモルファスシリコン膜３１および第１絶縁分離層１２を、一部ＲＩＥ法により異方性エッチングする。
エッチング条件は、アモルファスシリコン膜３１のエッチング速度が第１絶縁分離層１２のエッチング速度より小さくなるように、例えば選択比で１０程度に調整して行う。
【００４１】
これにより、アモルファスシリコン膜３１の表面近傍の高さＬ６まで突出した状態に埋め込まれていた第１絶縁分離層１２がより深くエッチングされて、高さＬ１まで突出した状態に埋め込まれた第１絶縁分離層１２となる。
同時に、膜厚Ｌ２のアモルファスシリコン膜３１がより浅くエッチングされて、高さＬ３の浮遊ゲート電極１５になる。
【００４２】
一方、レジスト膜３２で被覆された、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離膜１３は、そのまま保存される。
これにより、高さＬ２が浮遊ゲート電極１５の高さＬ３より大きい第１導電膜２０が得られる。
高さＬ６が第１絶縁分離層１２の高さＬ１より大きく第１導電膜２０へ突出した状態に埋め込まれた第２絶縁分離層１３が得られる。
【００４３】
第１絶縁分離層１２を高さＬ６から高さＬ１まで落とし込むことにより、浮遊ゲート電極１５の露出面積が増加するので、トンネル酸化膜１４の静電容量ＣａとＯＮＯ膜１６の静電容量Ｃｂにより定まるカップリング比ＣＲ＝Ｃｂ／（Ｃａ＋Ｃｂ）が高くなり、メモリセルへのデータの書き込み特性が向上する。
【００４４】
但し、第１絶縁分離層１２の高さＬ１は、カップリング比ＣＲと、半導体基板１１と制御ゲート電極１７との電気的耐圧との関係に応じて適宜定められ、高さＬ１を小さくしてカップリング比ＣＲを大きくするほど、電気的耐圧が低下する。
【００４５】
一方、第２絶縁分離層１３の高さＬ６は変わらず、高さＬ１より大きいので、半導体基板１１と第１および第２導電膜２０、２１との電気的耐圧を高く維持することができる。
【００４６】
次に、図７に示すように、メモリセル領域１１ａの浮遊ゲート電極１５および第１絶縁分離層１２上、周辺回路領域１１ｂの第１導電膜２０および第２絶縁分離層１３上に、ＣＶＤ法により、例えば厚さ１５ｎｍ程度のＯＮＯ膜１６を形成する。
【００４７】
次に、ＯＮＯ膜１６上に、ＣＶＤ法により、アモルファスシリコン膜３３を形成する。このアモルファスシリコン膜３３が、制御ゲート電極１７の導電膜１７ａとなる第２ゲート電極材料膜である。
アモルファスシリコン膜３３の膜厚は、半導体基板１１からの高さがＬ２になるように、高さＬ２から、高さＬ３およびＯＮＯ膜１６の厚さを差し引いた程度、例えば厚さ２５ｎｍ程度が適当である。
【００４８】
次に、図８に示すように、メモリセル領域１１ａの全面にレジスト膜３４を形成し、メモリセル領域１１ａのアモルファスシリコン膜３３を被覆する。
次に、周辺回路領域１１ｂのアモルファスシリコン膜３３およびＯＮＯ膜１６を、ＲＩＥ法によりエッチングし、第１導電膜２０を露出させる。
【００４９】
これにより、メモリセル領域１１ａのアモルファスシリコン膜３３の半導体基板１１からの高さが、周辺回路領域１１ｂの第１導電膜２０の高さＬ２と等しくなり、メモリセル領域１１ａと周辺回路領域１１ｂが平坦化される。
【００５０】
次に、図９に示すように、ＣＶＤ法により、メモリセル領域１１ａおよび周辺回路領域１１ｂにアモルファスシリコン膜３５を形成する。
アモルファスシリコン膜３５が、制御ゲート電極１７の導電膜１７ｂおよび、第２導電膜２１になる第２ゲート電極材料膜である。
【００５１】
メモリセル領域１１ａの制御ゲート電極１７の高さＬ５は、周辺回路領域１１ｂの第２導電膜２１の高さＬ４に等しく、メモリセル領域１１ａと周辺回路領域１１ｂの平坦化が維持されている。
【００５２】
次に、メモリセル領域１１ａおよび周辺回路領域１１ｂのアモルファスシリコン膜３５上に、ＣＶＤ法によりタングステンシリコン膜２４を形成する。
次に、メモリセル領域１１ａおよび周辺回路領域１１ｂのタングステンシリコン膜２４上に、ＣＶＤ法により絶縁膜２５を形成する。
【００５３】
次に、図１０に示すように、メモリセル領域１１ａにセルトランジスタのゲート電極パターン、および周辺回路領域１１ｂに周辺回路トランジスタのゲート電極パターン、即ち素子分離領域に対して略直角な方向にストライプ状の開口を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、ＲＩＥ法により絶縁膜２５をエッチングする。
【００５４】
次に、ゲート電極パターンが転写された絶縁膜２５をマスクとして、ＲＩＥ法によりタングステンシリコン膜２４、アモルファスシリコン膜３５、アモルファスシリコン膜３３、ＯＮＯ膜１６、アモルファスシリコン膜３１を順次異方性エッチングする。
【００５５】
これにより、メモリセル領域１１ａでは、制御ゲート電極１７を分離形成し、浮遊ゲート電極１５をＮＡＮＤセル内のメモリトランジスタ毎に分離する。
同時に、周辺回路領域１１ｂでは、第１導電膜２０と第２導電膜２１とが積層されたゲート電極が分離形成される。
【００５６】
次に、ＲＩＥエッチングによるダメージを回復させゲート絶縁膜の耐圧を向上させるなどの目的で、浮遊ゲート電極１５、制御ゲート電極１７、第１導電膜２０および第２導電膜２１の側壁に、熱酸化法によりシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜は、後酸化膜とも呼ばれている。
【００５７】
次に、メモリセル領域１１ａにおいて、素子領域１１ａに、浮遊ゲート電極１５および制御ゲート電極１７と自己整合的にｎ型不純物、例えば砒素（Ａｓ）をイオン注入し、活性化熱処理して、浮遊ゲート電極１３および制御ゲート電極１７を挟むように、半導体基板１１と逆導電型のｎ型不純物拡散層１８、１９を形成する。
同時に、周辺回路領域１１ｂにおいて、第１導電膜２０および第２導電膜２１と自己整合的にｎ型不純物をイオン注入し、活性化熱処理して、第１導電膜２０および第２導電膜２１を挟むように、半導体基板１１と逆導電型のｎ型不純物拡散層２２、２３を形成する。
【００５８】
これにより、図１に示す、メモリセル領域１１ａに浮遊ゲート電極１３と制御ゲート電極１７とを有するセルトランジスタと第１絶縁分離層１２とが形成され、周辺回路領域１１ｂに第１導電膜２０と第２導電膜２１とを有するゲート電極を備えた周辺回路トランジスタと第２絶縁分離層１３とが形成された不揮発性半導体記憶装置１０が得られる。
【００５９】
図１１は、本実施例の効果を比較例と対比して示す図で、図１１（ａ）〜図１１（ｄ）の右側は本実施例を示す図、図１１（ａ）〜図１１（ｄ）の左側は比較例を示す図である。比較例とは、図５に示すレジスト膜３２を用いないで、不揮発性半導体記憶装置を製造した場合を意味している。
【００６０】
図１１に示すように、比較例では、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３は、メモリセル領域１１ａのアモルファスシリコン膜３１および第１絶縁分離層１２と同様に、エッチバックされる。
【００６１】
その結果、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３上に形成されたＯＮＯ膜１６およびアモルファスシリコン膜３３をエッチングすると、第２導電膜２１の高さＬ４が、制御電極の高さＬ５より小さくなり、メモリセル領域１１ａと周辺回路領域１１ｂの平坦性が維持されなくなる。
【００６２】
従って、セルトランジスタのゲート電極の高さＬ５が、周辺回路トランジスタのゲート電極の高さＬ４より大きいので、ゲート電極を同時にＲＩＥ加工すると、周辺回路トランジスタのゲート電極が先にエッチングされ、セルトランジスタのゲート電極が下部まで完全にエッチングされないままエッチングが終了するので、セルトランジスタのゲート電極がテーパ状になり、裾引き４１が生じる。
そのため、隣接する浮遊ゲート電極間が短絡するなどして、不揮発性半導体記憶装置４０の信頼性が乏しくなる。
【００６３】
一方、本実施例では、メモリセル領域１１ａと周辺回路領域１１ｂの平坦性が維持されており、セルトランジスタのゲート電極の高さＬ５が、周辺回路トランジスタのゲート電極の高さＬ４と等しいので、ゲート電極を同時にＲＩＥ加工しても、セルトランジスタのゲート電極および周辺回路トランジスタのゲート電極のエッチングは、ほぼ同時に終了する。
従って、セルトランジスタのゲート電極の下部に裾引きが生じることがなく、信頼性の高い不揮発性半導体記憶装置１０が得られる。
【００６４】
以上説明したように、本実施例によれば、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３をレジスト膜３２で被覆し、メモリセル領域１１ａの第１絶縁分離層１２をエッチバックすると同時に、選択比を設けて予め厚く形成したアモルファスシリコン膜３１をエッチバックしている。
【００６５】
その結果、メモリセル領域１１ａと周辺回路領域１１ｂの平坦性が維持され、セルトランジスタのゲート電極と周辺回路トランジスタのゲート電極の高さが等しくなり、セルトランジスタのゲート電極および周辺回路トランジスタのゲート電極を同時に形成することができる。
従って、２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方法が得られる。
【００６６】
ここでは、第１ゲート電極材料膜３１および第２ゲート電極材料膜３３、３５が、アモルファスシリコンである場合について説明したが、ポリシリコンであっても構わない。
【００６７】
シリサイド膜２４が、タングステンシリサイド膜である場合について説明したが、Ｔｉ、Ｎｉ、Ｃｏ、Ｔａ、Ｍｏなどのシリサイド膜であっても構わない。
【００６８】
第２ゲート絶縁膜１６が、ＯＮＯ膜である場合について説明したが、酸化アルミニウム（Ａｌ２Ｏ３）膜または単層のシリコン酸化膜であっても構わない。
【００６９】
また、不揮発性半導体記憶装置１０がＮＡＮＤ型のＥＥＰＲＯＭである場合について説明したが、ＮＯＲ型のＥＥＰＲＯＭであっても構わない。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はメモリセルをビット線方向に沿って切断した断面図、図１（ｂ）はメモリセルをワード線方向に沿って切断した断面図、図１（ｃ）は周辺回路をビット線方向に沿って切断した断面図、図１（ｄ）は周辺回路をワード線方向に沿って切断した断面図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置を示す回路図。
【図３】本発明の実施例に係る不揮発性半導体記憶装置を示す平面図。
【図４】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図８】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図９】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１０】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１１】本発明の実施例に係る効果を比較例と対比して示す図で、図１１（ａ）〜図１１（ｄ）の右側が本実施例を示す図、図１１（ａ）〜図１１（ｄ）の左側が比較例を示す図。
【符号の説明】
【００７１】
１０ 不揮発性半導体装置
１０ａ メモリセル
１０ｂ 周辺回路
１１ 半導体基板
１１ａ メモリセル領域
１１ｂ 周辺回路領域
１２ 第１絶縁分離層（ＳＴＩ）
１３ 第２絶縁分離層（ＳＴＩ）
１４ トンネル酸化膜（第１ゲート絶縁膜）
１５ 浮遊ゲート電極（第１ゲート電極）
１６ ＯＮＯ膜（第２ゲート絶縁膜）
１７ 制御ゲート電極（第２ゲート電極）
１７ａ、１７ｂ 導電膜
１８、１９、２２、２３ 不純物拡散層
２０ 第１導電膜
２１ 第２導電膜
２４ タングステンシリサイド膜
２５ 絶縁膜
３１ アモルファスシリコン膜（第１ゲート電極材料膜）
３３、３５ アモルファスシリコン膜（第２ゲート電極材料膜）
３２、３４ レジスト膜
４１ 裾引き
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として、浮遊ゲート電極と制御ゲート電極とを有するセルトランジスタを備え、電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read only Memory）が知られている。
ＥＥＰＲＯＭは、メモリセルが形成されるメモリセル領域と、メモリセルへのデータの書き込みおよび読み出しを行う周辺回路が形成される周辺回路領域とを有している。
【０００３】
メモリセル領域に形成されるセルトランジスタと、周辺回路領域に形成される周辺回路トランジスタとは、一般に構造や電源電圧などの動作条件が異なるので、同時に形成することが難しいという問題がある（例えば、特許文献１参照。）。
【０００４】
特許文献１に開示された不揮発性半導体記憶装置の製造方法は、半導体基板の第１および第２の素子領域に第１絶縁膜と第１ポリシリコン膜を形成し、第２の素子領域の第１絶縁膜および第１ポリシリコン膜を除去し、この除去された領域に第２絶縁膜を介して第２ポリシリコン膜を形成している。
【０００５】
これにより、第１の素子領域では第１ポリシリコン膜によって第１のゲート電極が構成され、第２の素子領域では第２ポリシリコン膜によって第２のゲート電極が構成され、同一半導体基板上に、２種類のゲート絶縁膜やゲート電極が形成されている。
【０００６】
然しながら、特許文献１に開示された不揮発性半導体記憶装置の製造方法は、ゲート電極を形成するための製造工程数が増加するという問題がある。
【特許文献１】特開平１１−７４３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置の製造方法は、半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルを形成する工程と、前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、且つ前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを形成する工程と、を具備することを特徴としている。
【０００９】
本発明の一態様の不揮発性半導体記憶装置は、半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルと、前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、且つ前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを備えた周辺回路と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例に係る不揮発性半導体記憶装置について図１乃至図１１を用いて説明する。図１は不揮発性半導体記憶装置を示す断面図で、図１（ａ）はメモリセルをビット線方向に沿って切断した断面図、図１（ｂ）はメモリセルをワード線方向に沿って切断した断面図、図１（ｃ）は周辺回路をビット線方向に沿って切断した断面図、図１（ｄ）は周辺回路をワード線方向に沿って切断した断面図、図２は不揮発性半導体記憶装置を示す回路図、図３は不揮発性半導体記憶装置を示す平面図、図４乃至図１０は不揮発性半導体記憶装置の製造工程を順に示す断面図、図１１は本実施例の効果を比較例と対比して示す図で、図１１（ａ）〜図１１（ｄ）の右側は本実施例を示す図、図１１（ａ）〜図１１（ｄ）の左側は比較例を示す図である。
【００１３】
本実施例は、不揮発性半導体記憶装置が複数のメモリトランジスタをそれらのソース、ドレイン拡散層を隣接するもの同士で共用する形で直列接続してＮＡＮＤセルを構成するＮＡＮＤ型ＥＥＰＲＯＭの場合の例である。
【００１４】
始めに、図２および図３を用いて、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。
図２に示すように、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイは、浮遊ゲート電極と制御ゲート電極が積層されたＮチャネルＭＯＳトランジスタからなる複数個のメモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…ＣＧｎ.1が直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＳＧ１.1を介してビット線コンタクトによりビット線ＢＬ１に接続され、他端側のソースが選択用のＮＭＯＳトランジスタＳＧ２.1を介してソース線コンタクトによりソース線Ｓに、それぞれ接続されて１つのＮＡＮＤ型メモリセルを構成している。
【００１５】
同様に、２列目のＳＧ1.2、ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2、ＳＧ2.2も１つのＮＡＮＤ型メモリセルを構成し、ＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成している。
【００１６】
図３に示すように、メモリセルアレイは、各トランジスタが半導体基板の同一ウェル領域に形成されており、メモリトランジスタＣＧ1.1、ＣＧ2.1、ＣＧ3.1…、ＣＧn.1（ＣＧ1.2、ＣＧ2.2、ＣＧ3.2…ＣＧn.2）の制御ゲート電極は、ビット線ＢＬに対して略直交する行方向に連続的に配設されてワード線ＷＬ１、ＷＬ2、…ＷＬnとなっている。
【００１７】
また、選択トランジスタＳＧ1.1、ＳＧ1.2（ＳＧ1.2、ＳＧ2.2）の制御ゲート電極も同様に連続的に配設されて選択線ＳＬ１、ＳＬ２となっている。
各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、トランジスタ毎に制御ゲート電極下で分離独立している。
【００１８】
図１に示すように、本実施例の不揮発性半導体記憶装置１０は、半導体基板１１、例えばＰ型シリコン基板（Ｐ型ウェル）の主面に設けられたメモリセル領域（第１領域）１１ａおよび周辺回路領域（第２領域）１１ｂを有し、メモリセル領域１１ａにはメモリセル１０ａが形成され、周辺回路領域１１ｂには、メモリセル１０ａへのデータの書き込みおよび読み出しを行う周辺回路１０ｂが形成されている。
【００１９】
メモリセル１０ａは、第１絶縁分離層（ＳＴＩ：Shallow Trench Isolation）１２で電気的に分離されたセルトランジスタを具備している。
周辺回路１０ｂは、第２絶縁分離層（ＳＴＩ）１３で電気的に分離された周辺回路トランジスタを具備している。
【００２０】
セルトランジスタは、メモリセル領域１１ａにトンネル酸化膜（第１ゲート絶縁膜）１４を介して形成された浮遊ゲート電極（第１ゲート電極）１５と、浮遊ゲート電極１５上にＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜（第２ゲート絶縁膜）１６を介して形成され、２つの導電膜１７ａ、１７ｂを有する制御ゲート電極（第２ゲート電極）１７と、浮遊ゲート電極１５を挟むように形成され、半導体基板１１と逆導電型の不純物拡散層１８、１９とを具備している。
【００２１】
第１絶縁分離層１２は、メモリセル領域１１ａに浮遊ゲート電極１５側へ半導体基板１１からの高さＬ１まで突出した状態に埋め込まれている。
不純物拡散層１８、１９は、セルトランジスタのソース、およびドレインとなる不純物拡散層である。
【００２２】
周辺回路トランジスタは、周辺回路領域１１ｂにトンネル酸化膜１４を介して形成され、半導体基板１１からの高さＬ２が浮遊ゲート電極１５の半導体基板１１からの高さＬ３より大きい第１導電膜２０と、第１導電膜２０上に形成され、且つ半導体基板１１からの高さＬ４が制御ゲート電極１７の半導体基板１１からの高さＬ５と等しい第２導電膜２１と、第１導電膜２０を挟むように形成され、半導体基板１１と逆導電型の不純物拡散層２２、２３とを具備している。
【００２３】
第２絶縁分離層１３は、周辺回路領域１１ｂに半導体基板１１からの高さＬ６が第１絶縁分離層１２の半導体基板１１からの高さＬ１より大きく、第１導電膜２０側へ突出した状態に埋め込まれている。
不純物拡散層２２、２３は、周辺回路トランジスタのソース、およびドレインとなる不純物拡散層である。
【００２４】
制御ゲート電極１７および第２導電膜２１上には、ゲート電極の低抵抗化を目的に、シリサイド膜、例えばタングステンシリサイト膜２４が形成されている。
タングステンシリサイド膜２４上に、絶縁膜２５、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜が形成されている。
【００２５】
第１導電膜２０は、浮遊ゲート電極１５と同じ膜であり、例えばアモルファスシリコンである。
第２導電膜２１は、制御ゲート電極１７と同じ膜であり、例えばアモルファスシリコンである。
【００２６】
浮遊ゲート電極１５、制御ゲート電極１７、第１導電膜２０、第２導電膜２１およびタングステンシリサイド膜２４のビット線方向の側壁には、加工ダメージを回復させるなどの目的で熱酸化法によるシリコン酸化膜（図示せず）が形成されている。
【００２７】
本明細書では、以後、半導体基板１１からの高さＬ１〜Ｌ６を、単に高さＬ１〜Ｌ６とも称する。
【００２８】
第１導電膜２０の高さＬ２は浮遊ゲート電極１５の高さＬ３より大きい。しかし、制御ゲート電極１７が導電膜１７ａと導電膜１７ｂの２層に構成されているので、導電膜１７ａと導電膜１７ｂの膜厚を調整することにより、第２導電膜２１の高さＬ４と制御ゲート電極１７の高さＬ５とを等しくできる。
その結果、メモリセル領域１１ａと周辺回路領域１１ｂとの高さを等しくし、平坦化することが可能である。
【００２９】
更に、第２絶縁分離層１３の高さＬ６は、第１絶縁分離層１２の高さＬ１より大きいので、周辺回路トランジスタの電気的耐圧が高くなり、周辺回路トランジスタをセルトランジスタより高い電源電圧で動作させることが可能である。
【００３０】
次に、不揮発性半導体記憶装置１０の製造方法について、図４乃至図１１を用いて説明する。
【００３１】
図４に示すように、周知のプロセスにより、半導体基板１１のメモリセル領域１１ａおよび周辺回路領域１１ｂに、第１ゲート絶縁膜となるトンネル酸化膜１４と、浮遊ゲート電極１５および第１導電膜２０となる膜厚がＬ２のアモルファスシリコン膜３１と、メモリセル領域１１ａおよび周辺回路領域１１ｂに、アモルファスシリコン膜３１の表面近傍の高さＬ６まで突出した状態に埋め込まれた第１絶縁分離層１２および第２絶縁分離層１３とを形成する。
【００３２】
具体的には、Ｐ型シリコン基板（Ｐ型ウエル）上に熱酸化法により、例えば厚さ４〜２０ｎｍ程度のシリコン酸化膜を形成する。
次に、このシリコン酸化膜を、ＮＨ3ガスを用いて窒化処理した後、更に、酸化処理することによりオキシナイトライド膜に置換する。
このオキシナイトライド膜が、第１ゲート絶縁膜として働き、一般に、トンネル酸化膜１４と称される。
【００３３】
次に、トンネル酸化膜１４上に、ＣＶＤ（Chemical Vapor Deposition）法により、膜厚がＬ２のアモルファスシリコン膜３１、シリコン窒化膜（図示せず）およびシリコン酸化膜（図示せず）を順次形成する。
このアモルファスシリコン膜３１が、浮遊ゲート電極１３および第１導電膜２０となる第１ゲート電極材料膜である。
【００３４】
次に、ストライプ状の開口を有するレジスト膜（図示せず）を用いて、フッ素系ガスを用いたＲＩＥ法（Reactive Ion Etching）によりシリコン酸化膜をエッチングし、このシリコン酸化膜をマスクとして、フッ素系ガスを用いたＲＩＥ法によりシリコン窒化膜をエッチングする。
【００３５】
次に、このシリコン窒化膜およびシリコン酸化膜をマスクとして、ＲＩＥ法により、アモルファスシリコン膜３１、トンネル酸化膜１４をエッチングする。
アモルファスシリコン膜３１のエッチングは、塩素系／フッ素系ガス、例えばＨＢｒ／ＣＦ４／Ｃｌ２ガスを用いてＲＩＥ法により行う。
【００３６】
次に、アモルファスシリコン膜３１をマスクとして、塩素系／フッ素系ガスを用いたＲＩＥ法により、半導体基板１１を異方性エッチングし、素子分離溝（図示せず）を形成する。
【００３７】
これにより、ストライプ状のパターンを有する素子領域（図示せず）が形成される。第１ゲート電極材料膜のアモルファスシリコン膜３１も、素子領域と同じストライプ状のパターンに加工されるが、この段階では、まだＮＡＮＤセル内のメモリトランジスタ毎に分離されていない。
【００３８】
次に、素子分離溝の内側を熱酸化してシリコン酸化膜形成した後に、素子分離溝を含むアモルファスシリコン膜３１上に絶縁膜（図示せず）をＣＶＤ法により形成し、ＣＭＰ（Chemical Mechanical Polishing）法により余分な絶縁膜を除去して、素子分離溝に絶縁膜を埋め込み、第１絶縁分離層１２および第２絶縁分離層１３を形成する。
【００３９】
次に、図５に示すように、周辺回路領域１１ｂの全面にレジスト膜３２を形成し、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３を被覆する。
【００４０】
次に、図６に示すように、レジスト膜３２をマスクとして、メモリセル領域１１ａのアモルファスシリコン膜３１および第１絶縁分離層１２を、一部ＲＩＥ法により異方性エッチングする。
エッチング条件は、アモルファスシリコン膜３１のエッチング速度が第１絶縁分離層１２のエッチング速度より小さくなるように、例えば選択比で１０程度に調整して行う。
【００４１】
これにより、アモルファスシリコン膜３１の表面近傍の高さＬ６まで突出した状態に埋め込まれていた第１絶縁分離層１２がより深くエッチングされて、高さＬ１まで突出した状態に埋め込まれた第１絶縁分離層１２となる。
同時に、膜厚Ｌ２のアモルファスシリコン膜３１がより浅くエッチングされて、高さＬ３の浮遊ゲート電極１５になる。
【００４２】
一方、レジスト膜３２で被覆された、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離膜１３は、そのまま保存される。
これにより、高さＬ２が浮遊ゲート電極１５の高さＬ３より大きい第１導電膜２０が得られる。
高さＬ６が第１絶縁分離層１２の高さＬ１より大きく第１導電膜２０へ突出した状態に埋め込まれた第２絶縁分離層１３が得られる。
【００４３】
第１絶縁分離層１２を高さＬ６から高さＬ１まで落とし込むことにより、浮遊ゲート電極１５の露出面積が増加するので、トンネル酸化膜１４の静電容量ＣａとＯＮＯ膜１６の静電容量Ｃｂにより定まるカップリング比ＣＲ＝Ｃｂ／（Ｃａ＋Ｃｂ）が高くなり、メモリセルへのデータの書き込み特性が向上する。
【００４４】
但し、第１絶縁分離層１２の高さＬ１は、カップリング比ＣＲと、半導体基板１１と制御ゲート電極１７との電気的耐圧との関係に応じて適宜定められ、高さＬ１を小さくしてカップリング比ＣＲを大きくするほど、電気的耐圧が低下する。
【００４５】
一方、第２絶縁分離層１３の高さＬ６は変わらず、高さＬ１より大きいので、半導体基板１１と第１および第２導電膜２０、２１との電気的耐圧を高く維持することができる。
【００４６】
次に、図７に示すように、メモリセル領域１１ａの浮遊ゲート電極１５および第１絶縁分離層１２上、周辺回路領域１１ｂの第１導電膜２０および第２絶縁分離層１３上に、ＣＶＤ法により、例えば厚さ１５ｎｍ程度のＯＮＯ膜１６を形成する。
【００４７】
次に、ＯＮＯ膜１６上に、ＣＶＤ法により、アモルファスシリコン膜３３を形成する。このアモルファスシリコン膜３３が、制御ゲート電極１７の導電膜１７ａとなる第２ゲート電極材料膜である。
アモルファスシリコン膜３３の膜厚は、半導体基板１１からの高さがＬ２になるように、高さＬ２から、高さＬ３およびＯＮＯ膜１６の厚さを差し引いた程度、例えば厚さ２５ｎｍ程度が適当である。
【００４８】
次に、図８に示すように、メモリセル領域１１ａの全面にレジスト膜３４を形成し、メモリセル領域１１ａのアモルファスシリコン膜３３を被覆する。
次に、周辺回路領域１１ｂのアモルファスシリコン膜３３およびＯＮＯ膜１６を、ＲＩＥ法によりエッチングし、第１導電膜２０を露出させる。
【００４９】
これにより、メモリセル領域１１ａのアモルファスシリコン膜３３の半導体基板１１からの高さが、周辺回路領域１１ｂの第１導電膜２０の高さＬ２と等しくなり、メモリセル領域１１ａと周辺回路領域１１ｂが平坦化される。
【００５０】
次に、図９に示すように、ＣＶＤ法により、メモリセル領域１１ａおよび周辺回路領域１１ｂにアモルファスシリコン膜３５を形成する。
アモルファスシリコン膜３５が、制御ゲート電極１７の導電膜１７ｂおよび、第２導電膜２１になる第２ゲート電極材料膜である。
【００５１】
メモリセル領域１１ａの制御ゲート電極１７の高さＬ５は、周辺回路領域１１ｂの第２導電膜２１の高さＬ４に等しく、メモリセル領域１１ａと周辺回路領域１１ｂの平坦化が維持されている。
【００５２】
次に、メモリセル領域１１ａおよび周辺回路領域１１ｂのアモルファスシリコン膜３５上に、ＣＶＤ法によりタングステンシリコン膜２４を形成する。
次に、メモリセル領域１１ａおよび周辺回路領域１１ｂのタングステンシリコン膜２４上に、ＣＶＤ法により絶縁膜２５を形成する。
【００５３】
次に、図１０に示すように、メモリセル領域１１ａにセルトランジスタのゲート電極パターン、および周辺回路領域１１ｂに周辺回路トランジスタのゲート電極パターン、即ち素子分離領域に対して略直角な方向にストライプ状の開口を有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして、ＲＩＥ法により絶縁膜２５をエッチングする。
【００５４】
次に、ゲート電極パターンが転写された絶縁膜２５をマスクとして、ＲＩＥ法によりタングステンシリコン膜２４、アモルファスシリコン膜３５、アモルファスシリコン膜３３、ＯＮＯ膜１６、アモルファスシリコン膜３１を順次異方性エッチングする。
【００５５】
これにより、メモリセル領域１１ａでは、制御ゲート電極１７を分離形成し、浮遊ゲート電極１５をＮＡＮＤセル内のメモリトランジスタ毎に分離する。
同時に、周辺回路領域１１ｂでは、第１導電膜２０と第２導電膜２１とが積層されたゲート電極が分離形成される。
【００５６】
次に、ＲＩＥエッチングによるダメージを回復させゲート絶縁膜の耐圧を向上させるなどの目的で、浮遊ゲート電極１５、制御ゲート電極１７、第１導電膜２０および第２導電膜２１の側壁に、熱酸化法によりシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜は、後酸化膜とも呼ばれている。
【００５７】
次に、メモリセル領域１１ａにおいて、素子領域１１ａに、浮遊ゲート電極１５および制御ゲート電極１７と自己整合的にｎ型不純物、例えば砒素（Ａｓ）をイオン注入し、活性化熱処理して、浮遊ゲート電極１３および制御ゲート電極１７を挟むように、半導体基板１１と逆導電型のｎ型不純物拡散層１８、１９を形成する。
同時に、周辺回路領域１１ｂにおいて、第１導電膜２０および第２導電膜２１と自己整合的にｎ型不純物をイオン注入し、活性化熱処理して、第１導電膜２０および第２導電膜２１を挟むように、半導体基板１１と逆導電型のｎ型不純物拡散層２２、２３を形成する。
【００５８】
これにより、図１に示す、メモリセル領域１１ａに浮遊ゲート電極１３と制御ゲート電極１７とを有するセルトランジスタと第１絶縁分離層１２とが形成され、周辺回路領域１１ｂに第１導電膜２０と第２導電膜２１とを有するゲート電極を備えた周辺回路トランジスタと第２絶縁分離層１３とが形成された不揮発性半導体記憶装置１０が得られる。
【００５９】
図１１は、本実施例の効果を比較例と対比して示す図で、図１１（ａ）〜図１１（ｄ）の右側は本実施例を示す図、図１１（ａ）〜図１１（ｄ）の左側は比較例を示す図である。比較例とは、図５に示すレジスト膜３２を用いないで、不揮発性半導体記憶装置を製造した場合を意味している。
【００６０】
図１１に示すように、比較例では、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３は、メモリセル領域１１ａのアモルファスシリコン膜３１および第１絶縁分離層１２と同様に、エッチバックされる。
【００６１】
その結果、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３上に形成されたＯＮＯ膜１６およびアモルファスシリコン膜３３をエッチングすると、第２導電膜２１の高さＬ４が、制御電極の高さＬ５より小さくなり、メモリセル領域１１ａと周辺回路領域１１ｂの平坦性が維持されなくなる。
【００６２】
従って、セルトランジスタのゲート電極の高さＬ５が、周辺回路トランジスタのゲート電極の高さＬ４より大きいので、ゲート電極を同時にＲＩＥ加工すると、周辺回路トランジスタのゲート電極が先にエッチングされ、セルトランジスタのゲート電極が下部まで完全にエッチングされないままエッチングが終了するので、セルトランジスタのゲート電極がテーパ状になり、裾引き４１が生じる。
そのため、隣接する浮遊ゲート電極間が短絡するなどして、不揮発性半導体記憶装置４０の信頼性が乏しくなる。
【００６３】
一方、本実施例では、メモリセル領域１１ａと周辺回路領域１１ｂの平坦性が維持されており、セルトランジスタのゲート電極の高さＬ５が、周辺回路トランジスタのゲート電極の高さＬ４と等しいので、ゲート電極を同時にＲＩＥ加工しても、セルトランジスタのゲート電極および周辺回路トランジスタのゲート電極のエッチングは、ほぼ同時に終了する。
従って、セルトランジスタのゲート電極の下部に裾引きが生じることがなく、信頼性の高い不揮発性半導体記憶装置１０が得られる。
【００６４】
以上説明したように、本実施例によれば、周辺回路領域１１ｂのアモルファスシリコン膜３１および第２絶縁分離層１３をレジスト膜３２で被覆し、メモリセル領域１１ａの第１絶縁分離層１２をエッチバックすると同時に、選択比を設けて予め厚く形成したアモルファスシリコン膜３１をエッチバックしている。
【００６５】
その結果、メモリセル領域１１ａと周辺回路領域１１ｂの平坦性が維持され、セルトランジスタのゲート電極と周辺回路トランジスタのゲート電極の高さが等しくなり、セルトランジスタのゲート電極および周辺回路トランジスタのゲート電極を同時に形成することができる。
従って、２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方法が得られる。
【００６６】
ここでは、第１ゲート電極材料膜３１および第２ゲート電極材料膜３３、３５が、アモルファスシリコンである場合について説明したが、ポリシリコンであっても構わない。
【００６７】
シリサイド膜２４が、タングステンシリサイド膜である場合について説明したが、Ｔｉ、Ｎｉ、Ｃｏ、Ｔａ、Ｍｏなどのシリサイド膜であっても構わない。
【００６８】
第２ゲート絶縁膜１６が、ＯＮＯ膜である場合について説明したが、酸化アルミニウム（Ａｌ２Ｏ３）膜または単層のシリコン酸化膜であっても構わない。
【００６９】
また、不揮発性半導体記憶装置１０がＮＡＮＤ型のＥＥＰＲＯＭである場合について説明したが、ＮＯＲ型のＥＥＰＲＯＭであっても構わない。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例に係る不揮発性半導体記憶装置を示す図で、図１（ａ）はメモリセルをビット線方向に沿って切断した断面図、図１（ｂ）はメモリセルをワード線方向に沿って切断した断面図、図１（ｃ）は周辺回路をビット線方向に沿って切断した断面図、図１（ｄ）は周辺回路をワード線方向に沿って切断した断面図。
【図２】本発明の実施例に係る不揮発性半導体記憶装置を示す回路図。
【図３】本発明の実施例に係る不揮発性半導体記憶装置を示す平面図。
【図４】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図８】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図９】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１０】本発明の実施例に係る不揮発性半導体記憶装置の製造工程を順に示す断面図。
【図１１】本発明の実施例に係る効果を比較例と対比して示す図で、図１１（ａ）〜図１１（ｄ）の右側が本実施例を示す図、図１１（ａ）〜図１１（ｄ）の左側が比較例を示す図。
【符号の説明】
【００７１】
１０ 不揮発性半導体装置
１０ａ メモリセル
１０ｂ 周辺回路
１１ 半導体基板
１１ａ メモリセル領域
１１ｂ 周辺回路領域
１２ 第１絶縁分離層（ＳＴＩ）
１３ 第２絶縁分離層（ＳＴＩ）
１４ トンネル酸化膜（第１ゲート絶縁膜）
１５ 浮遊ゲート電極（第１ゲート電極）
１６ ＯＮＯ膜（第２ゲート絶縁膜）
１７ 制御ゲート電極（第２ゲート電極）
１７ａ、１７ｂ 導電膜
１８、１９、２２、２３ 不純物拡散層
２０ 第１導電膜
２１ 第２導電膜
２４ タングステンシリサイド膜
２５ 絶縁膜
３１ アモルファスシリコン膜（第１ゲート電極材料膜）
３３、３５ アモルファスシリコン膜（第２ゲート電極材料膜）
３２、３４ レジスト膜
４１ 裾引き
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルを形成する工程と、
前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記半導体基板の第２領域に、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜を形成する工程は、
前記第１領域および前記第２領域に、前記第１ゲート電極より厚い第１ゲート電極材料膜を形成し、前記第２領域の前記第１ゲート電極材料膜をマスクし、前記第１領域の前記第１ゲート電極材料膜を、前記第１ゲート電極の厚さに等しくなるまでエッチングすることにより行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１ゲート電極材料膜のエッチングは、前記第１ゲート電極材料膜のエッチング速度が前記第１絶縁分離層のエッチング速度より小さくなるように選択比を調整して、前記第１絶縁分離層を前記半導体基板からの高さまでエッチバックする工程と同時に行なうことを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルと、
前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、且つ前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを備えた周辺回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１導電膜および第２導電膜が、それぞれ前記第１ゲート電極および前記第２ゲート電極と同じ膜であり、且つアモルファスシリコンまたはポリシリコンであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項１】
半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルを形成する工程と、
前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記半導体基板の第２領域に、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜を形成する工程は、
前記第１領域および前記第２領域に、前記第１ゲート電極より厚い第１ゲート電極材料膜を形成し、前記第２領域の前記第１ゲート電極材料膜をマスクし、前記第１領域の前記第１ゲート電極材料膜を、前記第１ゲート電極の厚さに等しくなるまでエッチングすることにより行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１ゲート電極材料膜のエッチングは、前記第１ゲート電極材料膜のエッチング速度が前記第１絶縁分離層のエッチング速度より小さくなるように選択比を調整して、前記第１絶縁分離層を前記半導体基板からの高さまでエッチバックする工程と同時に行なうことを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板の第１領域に、第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有するセルトランジスタと、前記第１領域に、前記第１ゲート電極側へ突出した状態に埋め込まれ、前記セルトランジスタを電気的に分離する第１絶縁分離層とを備えたメモリセルと、
前記半導体基板の第２領域に、前記第１ゲート絶縁膜を介して形成され、前記半導体基板からの高さが前記第１ゲート電極の前記半導体基板からの高さより大きい第１導電膜と、前記第１導電膜上に形成され、且つ前記半導体基板からの高さが前記第２ゲート電極の前記半導体基板からの高さに等しい第２導電膜とを有するゲート電極を備えたトランジスタと、前記第２領域に、前記半導体基板からの高さが前記第１絶縁分離層の前記半導体基板からの高さより大きく前記第１導電膜側へ突出した状態に埋め込まれ、前記トランジスタを電気的に分離する第２絶縁分離層とを備えた周辺回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１導電膜および第２導電膜が、それぞれ前記第１ゲート電極および前記第２ゲート電極と同じ膜であり、且つアモルファスシリコンまたはポリシリコンであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２４６００２（Ｐ２００９−２４６００２Ａ）
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願番号】特願２００８−８７９９５（Ｐ２００８−８７９９５）
【出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１０月２２日（２００９．１０．２２）
【国際特許分類】
【出願日】平成２０年３月２８日（２００８．３．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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