半導体記憶装置及びその製造方法と駆動方法
【課題】寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】ガラス基板１上に形成した半導体層３と、半導体層３上に形成したＯＮＯ膜による電荷保持膜２１と、電荷保持膜２１上に設けたゲート電極２２とを備える。更に半導体層３にゲーート電極２２とオーバーラップするように設けられたニッケルシリサイド等の半導体と金属の化合物からなるソース・ドレイン領域２３を有する。
【解決手段】ガラス基板１上に形成した半導体層３と、半導体層３上に形成したＯＮＯ膜による電荷保持膜２１と、電荷保持膜２１上に設けたゲート電極２２とを備える。更に半導体層３にゲーート電極２２とオーバーラップするように設けられたニッケルシリサイド等の半導体と金属の化合物からなるソース・ドレイン領域２３を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法とデータ消去駆動方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｎｉｔｒｉｄｅ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型記憶素子、フローティングゲート型記憶素子を始めとしたＭＩＳ（Ｍｅｔａｌ‐Ｉｎｓｕｌａｔｏｒ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ構造を持つ記憶素子では、一般的にシングルドレイン構造が用いられ、ＯＮＯ（Ｏｘｉｄｅ‐Ｎｉｔｒｉｄｅ‐Ｏｘｉｄｅ）膜やフローティングゲートといった電荷保持膜中へのチャネルホットキャリア注入を用いたデータ書き込みが行われる。
シングルドレイン構造におけるソース領域およびドレイン領域は、ゲート電極をマスクとして、Ｎ型チャネル素子の場合はＰ、Ａｓ、Ｓｂのいずれかを、Ｐ型チャネル素子の場合はＢを、高濃度にイオン注入した後、活性化アニールすることによって形成される。これによりソース領域およびドレイン領域は、ゲート電極に対して自己整合的な位置に形成することが出来るため、素子特性のばらつきを小さくすることが出来る。
【０００３】
図８に、従来技術によって製造した半導体記憶装置の例を示す。図８に示した半導体記憶装置は、ガラス基板５１上に保護絶縁膜５２を介して多結晶シリコン５３を形成し、この多結晶シリコン５３の上にゲート絶縁膜５４およびゲート電極５５を積層し、ゲート電極５５をマスクとして結晶シリコン５３にＢを注入し、活性化アニ−ルしてソース領域５６、ドレイン領域５７を形成したものである。この半導体記憶装置は、更に層間絶縁膜６１、ソース電極６２、ドレイン電極６３が形成される。
【０００４】
しかしながら、図９に示すように、前記シングルドレイン構造を用いたＭＩＳ型電界効果トランジスタ構造を持つ記憶素子では、ソース領域５６及びドレイン領域５７に対してゲート電極１３がオーバーラップする長さＴは６００℃以下の活性化アニ−ルによるＢ（ボロン）の熱拡散よって形成される部分であるため小さい。そのため、チャネルホットキャリアに対する耐性が弱い。即ち、データ書き込み時のチャネルホットキャリアＨがドレイン端近傍上の絶縁膜中に注入されるチャネルホットキャリアＣにより、ドレイン端部が空乏化され、更には反転層が形成されることによって、ドレイン領域５７がゲート電極５５に対して容易にオフセットＳを生じてしまう。特に、前記オフセットをソース側としてデータ読み出し動作を行う場合は、Ｓ値（サブスレッショルド係数）の劣化、オン電流が減少することによるオン電流の劣化等が顕著となり、良好なデータ保持特性が得られない。Ｓ値とは、サブスレッショルド領域において、ドレイン電流が１桁上昇するのに必要なゲート電圧増加を表す値である。即ち、Ｓ＝１／（ｄ（ｌｏｇ10（Ｉｄ））／ｄＶｇ）（Ｉｄはドレイン電流）で表される。
【０００５】
また、低消費電力を実現する不揮発性メモリトランジスタが、例えば特許文献１に開示されている。特許文献１のメモリトランジスタは、半導体層上に、第１絶縁膜、フローティングゲート、第２絶縁膜、コントロール電極を積層し、このゲートの側方の半導体層にチタン、タングステン、コバルト、モリブデン等の金属をスパッタリング法により金属層を形成し、次に熱処理してシリサイド化することにより、ソース領域とドレイン領域を形成する構造である。この構成によりチャネル領域とソース領域、ドレイン領域の境界にショットキー接合を形成する。ショットキー接合の電位障壁は、ｐｎ接合の電位障壁に比して、小さいため、低い電圧を印加することで電流を流すことができ、従って低消費電力化が実現できるものである。
しかしながら、この構造のメモリトランジスタもチャネルホットキャリアに対する耐性が弱く、従って容易にオフセットを生じ、Ｓ値の劣化、オン電流の劣化等が顕著となる。
【０００６】
更に、例えば、ガラス基板上に形成した半導体よりなる素子、例えばＧｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の比較的融点若しくは軟化点の低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等のように、少なくともソース領域およびドレイン領域への不純物注入後のプロセスが、６００℃程度以下の低温で行われる場合は、ソース領域およびドレイン領域における不純物の活性化率が低くなる。そのため、ソース領域およびドレイン領域のキャリア密度が十分に高濃度とならず、従って、ホットキャリアによる特性劣化は更に顕著となる。
【０００７】
また、データの書き込みは、チャネルホットキャリア、または基板からのＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネリングを用いた、電荷保持膜中へのキャリア注入によって行われるのが一般的である。データの消去は、電荷保持膜のうち、データ書き込み動作によって電荷が捕獲された領域に、前記電荷とは逆極性の電荷をほぼ等量注入することによって行うのが理想的である。
しかしながら、データ消去は、基板からのＦＮ型トンネリング注入、またはドレイン（またはソース）接合近傍でのバンド間トンネリングによって発生するホットキャリアを用いた電荷保持膜中へのキャリア注入よって行われるのが一般的であるが、電荷保持膜のうちデータ書き込み動作によって電荷が捕獲された領域に対してデータ消去時のキャリア注入位置を合わせ、前記電荷とは逆極性の電荷をほぼ等量注入することは容易ではない。従って、過消去が起こりやすく、素子特性の劣化を招きやすい。
【０００８】
また、特にＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板やガラス基板上の薄膜半導体上等に素子を形成する場合は、ボディコンタクトがないため、ＦＮ型トンネリングによってチャネルキャリアとは逆極性のキャリアを半導体から電荷保持膜へ注入することや、バンド間トンネリングによって電荷保持膜へキャリア注入を行うことは出来ない。もしもボディコンタクトを設けるとしても、素子面積が非常に大きくなったり、ゲート電極が電荷保持膜を介して被覆する半導体領域が大きくなるため、ゲート電極‐半導体間の静電容量が大きくなり、読み出し速度の低下を招いたりする問題がある。
【特許文献１】特開２００４−２９６８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、前記課題を解決するものであり、その目的は、寄生抵抗の増大がなく、ホットキャリアによる特性劣化を抑制できる半導体記憶装置およびその製造方法を提供することと、ボディコンタクトを必要とせず、過消去を抑制したデータ消去駆動方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明の第１の観点による半導体記憶装置は、半導体層と、前記半導体層上に形成した電荷保持膜と、前記電荷保持膜上に設けたゲート電極と、前記半導体層に前記ゲート電極とオーバーラップするように設けられた、半導体と金属の化合物からなるソース・ドレイン領域を有することを特徴としている。
【００１１】
前記構成の半導体記憶装置によれば、半導体と金属の化合物からなるソース・ドレイン領域がゲート電極に対してオーバーラップしているため、データ書き込み時等に発生するチャネルホットキャリアが電荷保持膜やソース・ドレイン領域近傍の絶縁膜中等に捕獲されてソース・ドレイン領域が空乏化することがない。従って、ソース・ドレイン領域がゲート電極に対してオフセットすることを防ぐことが出来る。これにより、読み出し時のＳ値の劣化や、オン電流の劣化を防ぐことが出来る。
また、例えば、ドレイン領域近傍の電荷保持膜中にチャネルホットキャリアを注入した場合、キャリア注入領域下の半導体表面ではバンドが変調され、蓄積層が形成される。半導体層表面のバンドが変調されるため、半導体層とドレイン領域との間のショットキー障壁の幅は小さくなり、更に、鏡像効果によってショットキー障壁高さが小さくなる。従って、ドレイン領域と蓄積層は電気的に接続されるため、ドレイン領域とゲート電極間にバイアス電圧を印加することにより、蓄積層中キャリアのＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネリングによるデータ消去が可能となる。従って、ボディコンタクトなしで、データ消去が可能である。
【００１２】
また、一実施形態の半導体記憶装置では、前記オーバーラップの長さが２〜１００ｎｍであることを特徴としている。オーバーラップの長さを２ｎｍ以上とすることにより、ゲート電極への電圧印加によるショットキー障壁高さの変調効果を確実に得ることが出来る。オーバーラップの長さが２ｎｍより小さい場合は、製造工程中の熱処理工程における雰囲気中の残留酸素等によって半導体と金属の化合物表面がわずかに酸化されることによって、良好なショットキー接合特性とショットキー障壁高さ変調効果が得られない場合がある。また、オーバーラップの長さが過剰に大きい場合、オーバーラップ容量の増加によるデータ読み出し速度の低下や、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の原因になるため、１００ｎｍ以下とするのが望ましい。従って、オーバーラップの長さは、２〜１００ｎｍが望ましいが、さらに好ましくは５〜３０ｎｍである。これにより、ショットキー障壁高さ変調のために十分なオーバーラップ長と、十分に小さいオーバーラップ容量を両立することが出来るため、データの読み出しや、チャネルホットキャリア注入によるデータの書き込みを高速に行うことが出来る。また、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の確率が非常に小さくなるため、素子の信頼性が向上する。
【００１３】
また、一実施形態の半導体記憶装置では、前記半導体と金属の化合物が、前記半導体層を構成する半導体と、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、またはＰｔとの化合物であることを特徴としている。
前記金属は、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、またはＰｔであることが好ましい。例えば、半導体層がシリコンの場合、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、Ｐｔは、６００℃以下でシリコンと反応して金属シリサイドを形成するため、この金属シリサイドをソース・ドレインとすることが出来る。例えば、ＮｉＳｉは３２０〜５５０℃程度、ＣｏＳｉは４００〜６００℃程度、ＴｉＳｉは５００〜６００℃程度、ＥｒＳｉx（典型的にはｘ＝１．７）は４００〜６００℃程度、ＹｂＳｉx（ｘ≒２）は６００℃程度、ＰｔＳｉは４００〜６００℃程度で形成可能である。尚、これら金属シリサイドの金属とシリコンの組成比は、典型的なものを示しているが、反応温度等のプロセス条件によって組成比は変化し得る。このような金属シリサイドは、不純物拡散層に比べて非常に低抵抗であるのに加え、金属シリサイド／シリコン界面が通常の金属／シリコン界面に比べて極めて安定で再現性の高い整流特性を示すため、良好なデバイス特性が得られやすい。更に、これらの金属シリサイドは自己整合シリサイド化プロセスによって形成可能であるため、簡単にソース・ドレイン領域を形成することが出来る。
【００１４】
また、一実施形態の半導体記憶装置では、前記半導体層がシリコンであり、前記半導体と金属の化合物が、ＮｉＳｉであることを特徴としている。
前記構成の半導体記憶装置によれば、ＮｉＳｉはニッケルシリサイドの中でも最低抵抗相であり、６００℃以下で形成可能な他の金属シリサイドに比べても低抵抗であるので、もっとも効果的に寄生抵抗を低減し、データ読み出し速度を向上することが出来る。また、ＮｉＳｉは３２０〜５５０℃程度で形成可能であるため、６００℃以下のプロセス温度で低抵抗ソース・ドレインを形成することが出来る。
【００１５】
また、一実施形態の半導体記憶装置では、前記半導体層は、前記ソース・ドレイン領域と接する領域に、前記半導体層とは導電型が逆の不純物を含む領域を有することを特徴としている。半導体の導電型はＮ型が好ましい。
前記構成の半導体記憶装置によれば、書き込み時に電圧を印加すると、前記半導体層と前記ソース・ドレイン領域間のショットキー障壁高さおよび幅が変調され、ゲート電極下のチャネルを通過するキャリアに対してはショットキー障壁高さが実効的に小さくなるので寄生抵抗が小さくなる。同時に、前記キャリアと逆極性のキャリアに対するショットキー障壁高さは大きくなるので、逆バイアス印加時の接合リーク電流を抑制することができる。本発明の半導体記憶装置はＰ型ＭＯＳであるので、低電圧で高速な書き込み動作、および消去動作が実現できる。
尚、前記半導体層とは導電型が逆の不純物を含む領域は、完全に空乏化されていてもよい。
【００１６】
また、一実施形態の半導体記憶装置では、前記電荷保持膜が、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜であることを特徴としている。
前記構成の半導体記憶装置によれば、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型記憶素子を構成することが出来る。
【００１７】
また、一実施形態の半導体記憶装置では、前記電荷保持膜が、酸化シリコン、導電性物質、酸化シリコンの順に堆積された積層膜、または、酸化シリコン、導電性物質、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜であることを特徴としている。
前記構成の半導体記憶装置によれば、フローティングゲート型記憶素子を構成することができる。
【００１８】
また、一実施形態の半導体記憶装置では、前記導電性物質が、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのいずれかである。
前記構成の半導体記憶装置によれば、前記導電性物質として、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅいずれかを用いることにより、容易にフローティングゲート型記憶素子を構成することが出来る。また、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのフェルミレベルは、酸化シリコンのバンドギャップの中央付近に位置するため、良好な記憶保持特性を得ることが出来る。またＳｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのフェルミレベルは、シリコンのバンドギャップ中央付近に位置するため、特に、前記半導体がシリコンの場合は、良好なデータ記憶特性が得られる。
【００１９】
また、一実施形態の半導体記憶装置では、前記半導体が、ガラス基板上に設けられていることを特徴としている。
前記構成の半導体記憶装置によれば、プロセス温度が６００℃程度以下に制限される。一般的に用いられる高濃度不純物ドープによって形成されたソース・ドレイン領域が、十分な活性化率が得られないためにチャネルホットキャリアによるオフセットが起こりやすいのとは対照的に、前記構成の半導体記憶装置では、ソース・ドレイン領域が空乏化しないため、チャネルホットキャリアによる特性劣化がおこりにくい。
【００２０】
また、一実施形態の半導体記憶装置では、前記半導体がＧｅまたはアモルファスシリコンである。
前記構成の半導体記憶装置によれば、プロセス温度が６００℃程度以下に制限される。一般的に用いられる高濃度不純物ドープによって形成されたソース・ドレイン領域が、十分な活性化率が得られないためにチャネルホットキャリアによるオフセットが起こりやすいのとは対照的に、前記構成の半導体記憶装置では、ソース・ドレイン領域が空乏化しないため、チャネルホットキャリアによる特性劣化がおこりにくい。
【００２１】
また、本発明の第２の観点による半導体記憶装置の製造方法は、半導体層に、半導体と金属の化合物によってソース・ドレイン領域を形成する工程と、前記半導体層上に電荷保持膜を形成する工程と、前記ソース・ドレイン領域にオーバーラップするように、前記電荷保持膜上にゲート電極を形成する工程とを、この順に実施することを特徴としている。
前記半導体記憶装置の製造方法によれば、前記半導体記憶装置を容易に製造することが出来る。
【００２２】
また、本発明の第３の観点による半導体記憶装置の製造方法は、半導体層上に電荷保持膜を形成する工程と、前記電荷保持膜上にゲート電極を形成する工程と、前記ゲート電極に対して自己整合的な位置に、半導体と金属との化学反応によってソース・ドレイン領域を形成する工程とを、この順に実施することを特徴としている。
前記構成の半導体記憶装置の製造方法によれば、ソース・ドレイン領域をゲート電極に対して自己整合的に形成することが出来るので、素子特性のばらつきを小さくすることができる。
【００２３】
また、本発明の第４の観点による半導体記憶装置のデータ消去駆動方法は、前記ソース・ドレイン領域のうち、前記電荷保持膜中の電荷が捕獲されている領域に接する方の領域と、ゲート電極との間に、前記電荷の極性が正の場合は、ゲート電極の電位の方が高くなるように、または前記電荷の極性が負の場合には、ゲート電極の電位の方が低くなるように、電位勾配を与えることを特徴としている。
【００２４】
前記構成の半導体記憶装置のデータ消去方法によれば、例えば、ドレイン領域近傍の電荷保持膜中にチャネルホットキャリアを注入した場合、キャリア注入領域下の半導体層表面ではバンドが変調され、蓄積層が形成される。半導体層表面のバンドが変調されるため、半導体層とドレイン領域との間のショットキー障壁の幅は小さくなり、更に、鏡像効果によってショットキー障壁高さが小さくなる。従って、ドレイン領域と蓄積層は電気的に接続されるため、ドレイン領域とゲート電極間にバイアス電圧を印加することにより、蓄積層中キャリアのＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネリングによるデータ消去が可能となる。従って、ボディコンタクトなしで、データ消去が可能であるため、ＳＯＩ基板やガラス基板上に成長した薄膜半導体層上に素子を形成する場合にも適用可能である。
【００２５】
また、前記ＦＮ型トンネリングは、電荷保持膜のうち、チャネルホットキャリアが注入されている領域において最も効率的に起こるため、チャネルホットキャリアが注入されている領域に選択的にチャネルホットキャリアとは逆極性のキャリアを注入し、データ消去を行うことが出来る。また、電荷保持膜中に捕獲されている正味の電荷量が小さくなるにつれて、前記ショットキー障壁高さおよび幅の変調量が小さくなるため、ＦＮ型トンネリングによるキャリア注入量は小さくなる。従って、過消去を抑制し、素子特性の劣化を防ぐことができる。
【発明の効果】
【００２６】
以上より明らかなように、この発明の半導体記憶装置およびその製造方法、データ消去駆動方法によれば、寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる半導体記憶装置およびその製造方法を提供することができ、更に、ボディコンタクトを必要とせず、過消去を抑制したデータ消去駆動方法が提供される。
【発明を実施するための最良の形態】
【００２７】
以下、この発明の半導体記憶装置およびその製造方法を図示の実施形態により詳細に説明する。
尚、各実施形態では、ガラス基板上に形成した多結晶シリコンを用いた場合を中心に説明するが、この発明に使用できる半導体は前記ガラス基板上に形成した多結晶シリコンには限定されず、半導体であれば何でも良い。
但し、例えば、ガラス基板上に形成した半導体よりなる素子、例えばＧｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等のように、少なくともソース領域およびドレイン領域への不純物注入後のプロセスが６００℃程度以下に制限される場合は、半導体中に不純物を高濃度にドープして形成されるソース領域およびドレイン領域中の不純物活性化率は低くなり、ホットキャリアによる特性劣化が大きくなるため、この発明による特性改善効果は特に大きくなる。
【００２８】
また、各実施形態では、Ｐ型チャネル素子を中心に説明するが、不純物の導電型を逆にし、正孔と電子を逆にすることによって、Ｎ型チャネル素子を形成することも出来る。無論、両型の素子が同一基板上に形成されてもよい。
【００２９】
（実施形態１）
本実施形態１の半導体記憶装置は、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてＯＮＯ膜を有するＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを構成し、そのソース領域及びドレイン領域はＮｉＳｉからなり、且つ、ゲート電極に対して一部分がオーバーラップするように配置されている。
【００３０】
図１（ａ）〜（ｅ）は本発明の実施形態１の半導体記憶装置の製造方法を説明するために工程順に示した半導体記憶装置の断面図であり、図２は本発明の実施形態１の半導体装置の断面図を示す。
図１（ａ）に示すように、ガラス基板１上に保護絶縁膜２を介して成長したＮ型多結晶シリコンを島状に形成した多結晶シリコン３上に、レジスト４を塗布し、リソグラフィー技術によって、ソース領域５およびドレイン領域６となるべき領域を開口する。多結晶シリコンは、ＣＧシリコン（連続粒界シリコン）とするのが望ましい。島状に形成した多結晶シリコン３は、例えば液晶表示装置の１画素に対応して１つの島状多結晶シリコンを形成する。続いて、例えばスパッタリング法によってＮｉ膜、続いてＴｉＮ膜を堆積し、ＴｉＮ／Ｎｉ積層膜５を形成する。Ｎｉ膜の膜厚は、多結晶シリコン３の膜厚の１／４以上多結晶シリコン３の膜厚以下とするのが好ましく、多結晶シリコン３の膜厚の１／３以上２／３以下とするのがより望ましく、最も良好な特性を得ることが出来る。Ｎｉ膜の膜厚を多結晶シリコン３の膜厚の１／４以上とすることにより、後の工程で形成するニッケルシリサイドを保護絶縁膜２に接して形成することが出来るため、リーク電流を著しく低減することが出来る。また、Ｎｉ膜の膜厚を多結晶シリコン３の膜厚より大きくすると、過剰なシリサイド化反応起こり、ソース・ドレイン領域のゲート電極に対するオーバーラップが大きくなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じやすい。また、ＴｉＮ膜は、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。ＴｉＮ膜は、シリサイド化反応時にＮｉ等の金属、または、ニッケルシリサイド等の半導体と金属の化合物が酸化するのを防ぐ効果があるが、膜厚１０ｎｍ以下では十分な効果を得ることが出来ない。また、ＴｉＮ膜の膜厚が厚過ぎると、スパッタリング時間が長くなる、後の工程でＴｉＮ膜を除去するのにかかる時間が非常に長くなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じるため、膜厚は１００ｎｍ以下とするのが好ましい。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いても良い。
【００３１】
尚、ここでは半導体層にＮ型多結晶シリコンを用いたが、導電型はＮ型に限らず、完成したトランジスタがＰ型チャネル素子として動作可能である限り何でも良い。例えば、Ｐ型多結晶シリコンを用いて、多結晶シリコンに接して形成する絶縁膜中の固定電荷や、多結晶シリコンの粒界にある界面準位の効果によって、Ｎ型チャネル素子として動作させることも可能である。Ｎ型チャネル素子を形成する場合も同様に、Ｎ型チャネル素子として動作する導電型の多結晶シリコンを用いればよい。しかし、実施形態１では、Ｐ型チャネル素子の方がＮ型チャネル素子よりも低電圧で高速な書き込み動作、消去動作が実現され、メモリウインドウが大きくなる。
半導体層の厚さは、１０〜１００ｎｍが望ましく、３０〜６０ｎｍがより望ましい。トランジスタの閾値は半導体層の膜厚に依存するため、１０ｎｍ以下では 半導体層の膜厚ばらつきに起因する閾値のばらつきが大きくなり、メモリウインドウを確保するのが困難になる。また、リーク電流を抑制するため、半導体層の膜厚は１００ｎｍ以下が好ましい。半導体層の厚さが３０〜６０ｎｍであれば、より顕著に本発明のメモリとしての効果を得ることができる。
【００３２】
次に、図１（ｂ）に示すように、レジスト剥離液中で超音波洗浄を行うことにより、レジスト上のＴｉＮ／Ｎｉ積層膜５をリフトオフする。その後、剥離したＮｉの再付着がないように、アセトン、ＩＰＡ（イソプロピルアルコール）等の有機溶媒、及び、超純水にて十分に洗浄することが好ましい。
次に、図１（ｃ）に示すように、４５０℃程度でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行い、ＮｉＳｉ領域６を形成する。ＲＴＡの温度は３２０℃〜５５０℃程度でも良い。ＲＴＡ時間は例えば、３０秒〜１０分とすればよい。その後、硫酸と過酸化水素水の混合液中にて、未反応のＮｉを除去する。ＮｉＳｉ領域６は、ソースおよびドレインとして機能する。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いる場合のＲＴＡ温度はそれぞれ、４００〜６００℃程度、５００〜６００℃程度、４００〜６００℃程度、６００℃程度、４００〜６００℃程度とすることにより、ＣｏＳｉ、ＴｉＳｉ、ＥｒＳｉx（典型的にはｘ＝１．７）、ＹｂＳｉx（ｘ≒２）、ＰｔＳｉを形成することが出来る。尚、これらの金属シリサイドの金属とシリコンの組成比は典型的なものを示しているが、ＲＴＡ温度等のプロセス条件により、組成比が変わることもある。
【００３３】
ここで形成したＮｉＳｉはニッケルシリサイドの中でも最低抵抗相であり、最も好ましいが、３２０℃程度以下のＲＴＡをおこなうことにより、ＮｉxＳｉ（ｘ≒２）を形成しても良いし、５５０〜６００℃程度のＲＴＡを行うことにより、ＮｉＳｉx（ｘ≒２）を形成しても良い。単結晶シリコン基板やＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板等の高温プロセスを適用可能な半導体基板を用いる場合は、５５０℃程度以上のＲＴＡをおこなうことにより、ＮｉＳｉx（ｘ≒２）を形成することも可能である。
【００３４】
このように、ＮｉＳｉは６００℃程度以下で形成可能な低抵抗シリサイドであるので、例えば、ガラス基板上に成長した半導体上に形成される素子、例えばＧｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等を製造する場合のように、少なくともソース領域およびドレイン領域形成工程及びそれ以降のプロセスが６００℃程度以下に制限される場合は、特に有効である。また、ＴｉＮ／Ｎｉ積層膜５の代わりにＡｕ層を堆積し、金シリサイドを形成しても良い。
【００３５】
次に、図１（ｄ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長）法によって第１の酸化シリコン膜を１０ｎｍ、窒化シリコン膜を２０ｎｍ、第２の酸化シリコン膜を２０ｎｍ順次堆積することにより、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜１１を形成する。それぞれの膜厚は任意であるが、第２の酸化シリコン膜の膜厚は第１の酸化シリコン膜の膜厚より大きいことが好ましい。なぜなら、特にＦＮ（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）型トンネルによるキャリア注入を行う場合、ゲート電極からのキャリア注入を抑制することができるからである。
【００３６】
また、ＯＮＯ膜１１の代わりに、酸化シリコン、シリコン、酸化シリコンの順に堆積した積層膜、酸化シリコン、多結晶シリコン、ＯＮＯ膜の順に堆積した積層膜等を用いることにより、フローティングゲート型の記憶素子とすることもできる。尚、前記積層膜中のシリコンは単結晶シリコンに限らず、アモルファスシリコンまたは多結晶シリコンでもよい。
その後、ゲート用導電性膜１２を堆積する。例えばスパッタリング法によって、ＴａＮ膜を５０ｎｍ、Ｗ膜を１５０ｎｍ、順次堆積すれば良い。それぞれの膜厚は任意である。
【００３７】
次に、レジストを塗布し、リソグラフィー技術によってレジストをパターニングした後、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により、ＯＮＯ膜１１、ゲート用導電性膜１２をエッチングし、図１（ｅ）に示すように、ゲート絶縁膜２１、ゲート電極２２を形成する。このとき、ゲート電極２２の両端がＮｉＳｉ領域６の上部に一部分がオーバーラップするようにパターニングする。ゲート電極２２がＮｉＳｉ領域６とオーバーラップするゲート長方向の長さＴは、２〜１００ｎｍになるように形成される。更にオーバーラップする長さは５〜３０ｎｍが好ましい。
次に、図２に示すように、層間絶縁膜２５、上部配線２６，２７を形成することにより、本発明の半導体記憶装置は完成する。
【００３８】
本発明の半導体記憶装置は、ソース領域２３およびドレイン領域２４がＮｉＳｉで形成されているため、ＮｉＳｉよりなるソース領域２３およびドレイン領域２４端部上の絶縁膜中にホットキャリアが注入されても空乏化することがない。そのため、ホットキャリアによる特性劣化を極めて抑制することができる。また、ソース領域２３およびドレイン領域２４は、ゲート電極２２に対してオーバーラップするように形成しているので、ソース領域２３およびドレイン領域２４を形成するＮｉＳｉ／多結晶シリコン間のショットキー障壁高さおよび幅はゲート電極１３にバイアス電圧を印加することによって変調される。
【００３９】
次に、本発明の半導体記憶装置における記憶動作について、説明する。
以下、ＮｉＳｉからなるソース領域２３及びドレイン領域２４の一方を第１の電極、他方を第２の電極と呼ぶ。
まず、データの書き込みは、ゲート電極２２および第１の電極に正バイアスをかけることによって発生するチャネルホットキャリア（正孔）を第１の電極近傍の電荷保持膜２１中へ注入することによって行う。例えば、ゲート電極２２に１０Ｖ、第１の電極に１０Ｖ、第２の電極に０Ｖを印加する。
このとき、半導体と金属の化合物からなるソース領域２３、ドレイン領域２４がゲート電極２２に対してオーバーラップしているため、データ書き込み時等に発生するチャネルホットキャリアが電荷保持膜２１やソース領域２３、ドレイン領域２４近傍の絶縁膜中等に捕獲されることにより、ソース領域２３、ドレイン領域２４が空乏化し、ゲート電極２２に対してオフセットすることを防ぐことが出来る。従って、読み出し時のＳ値の劣化や、オン電流の劣化を防ぐことが出来る。
【００４０】
データの読み出しは、例えば、ゲート電極２２に５Ｖ、第１の電極に０Ｖ、第２の電極に書き込み時より低い正バイアス、例えば３Ｖを印加することによって行う。第１の電極近傍の電荷保持膜２１に正孔が捕獲されている場合、閾値電圧が正にシフトし、第１の電極と第２の電極間の電流が減少するため、データを読み出しが可能となる。
【００４１】
データの消去ついて、図３を用いて説明する。図３は、図２の一部分のみを示し、かつデータ消去動作の説明に必要な部分を示している。
図３に示すように、第１の電極５０１近傍のＯＮＯ膜１００中に正孔５０４が捕獲されている場合、正孔が捕獲されているＯＮＯ膜１００下には電子の蓄積層５０３が誘起される。更に、捕獲された正孔５０４による電界によって、第１の電極５０１と蓄積層５０３との間のショットキー障壁の高さと幅が変調されるので、第１の電極５０１と蓄積層５０３との間の抵抗は小さくなる。捕獲された正孔５０４の密度が十分に高い場合は、第１の電極５０１と蓄積層５０３との間はオーミックに連結される。この場合、例えば、ゲート電極２２に−４０Ｖ、第１の電極５０１に０Ｖを印加し、第２の電極５０２はオープンとすると、ＦＮ型トンネリングにより、多結晶シリコン３からＯＮＯ膜１００への電子注入が起こる。
【００４２】
このとき、ＯＮＯ膜１００の中でも、特に捕獲された正孔５０４と多結晶シリコン３との間の電界が最も大きくなるため、蓄積層５０３からＯＮＯ膜１００へのＦＮ型トンネリングによる電子注入が最も効率よく起こり、従って、捕獲された正孔５０４を選択的に打ち消すことができる。
更に、電子注入によって捕獲された正孔５０４の正味の密度が小さくなると、ＦＮ型トンネリングによる電子注入の効率が落ちると共に、多結晶シリコン３と第１の電極５０１との間のショットキー障壁高さ及び幅の変調量が減少し、第１の電極５０１から多結晶シリコン３への電子供給の効率が落ちる。従って、捕獲された正孔５０４の正味の密度が減少するのと共に、ＦＮ型トンネリングによる電子注入は自動的に抑制され、過消去を抑制することができる。
尚、第１の電極と第２の電極の印加電圧を入れ替えることにより、第２の電極近傍のＯＮＯ膜１００中へのチャネルホットキャリア（正孔）注入によるデータの書き込み、データの読み出し、データの消去を行うこともできる。即ち、１素子あたり、２ｂｉｔのデータ記憶が可能である。
【００４３】
（実施形態２）
本実施形態２の半導体記憶装置は、実施形態１の半導体記憶装置同様に、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてＯＮＯ膜を有するＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを構成し、そのソース領域及びドレイン領域はＮｉＳｉからなり、且つ、ゲート電極に対してオーバーラップするように配置されている。更に、実施形態２の半導体記憶装置は、ＮｉＳｉからの固層拡散により、ソース領域端部及びドレイン領域端部にはＰ型領域を形成することを特徴としている。
【００４４】
図４（ｆ）〜（ｈ）は本発明の実施形態２の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。
まず、前記実施形態１に示したように、図１（ａ）〜（ｅ）の工程を行う。
次に、図４（ｆ）に示すように、例えばＣＶＤ法によって、第３の酸化シリコン膜３１を堆積する。ここで、第３の酸化シリコン膜３１は、後述するＢ注入時の注入保護膜として働き、Ｂ注入時の汚染やダメージを抑制することができる。更に、後述するアニール工程において、Ｂが外方拡散することを防ぐことができるため、ＮｉＳｉからなるソース領域５及びドレイン領域６から多結晶シリコン３への固相拡散が効率的に起こり、Ｐ型領域３２のＢ濃度を高くすることができる。
【００４５】
次に、図４（ｇ）に示すように、ゲート電極２２をマスクとして、ＮｉＳｉ領域６中にＢをイオン注入後、窒素雰囲気または不活性ガス雰囲気にて４００℃程度のアニールを行う。アニール温度は、３５０〜５５０℃程度であれば良いが、ＮｉＳｉ領域６を形成した温度以下であることが好ましい。このアニールにより、ＢはＮｉＳｉ領域６からの固相拡散によって、ＮｉＳｉ領域６／多結晶シリコン３界面付近に偏析し、ソース領域５及びドレイン領域６近傍の多結晶シリコン３中に比較的高濃度のＰ型領域３２が形成される。
尚、Ｐ型領域３２は完全に空乏化していてもよい。Ｐ型領域３２によって、ＮｉＳｉ領域６／多結晶シリコン３間の正孔に対するショットキー障壁高さが実効的に小さくなるので、寄生抵抗を低減することができ、また電子に対するショットキー障壁高さが実効的に大きくなるので逆バイアス印加時の接合リークを抑制することができる。尚、Ｂの代わりにＩｎを用いても良い。また、Ｎ型チャネル素子の場合は、Ｂの代わりにＰ、Ａｓ、Ｓｂ、Ｓのいずれかを用いることにより同様の効果を得ることができる。
【００４６】
尚、ＯＮＯ膜２１中へのホットキャリア注入によってＰ型領域３２が空乏化しても、ＮｉＳｉ領域６はゲート電極２２に対してオーバーラップするように形成しているので、Ｓ値の劣化等の特性劣化はほとんど起こらない。
次に、図４（ｈ）に示すように、層間絶縁膜２５、上部配線２６，２７を形成して、本発明の半導体記憶装置は完成する。
実施形態２の書き込み動作、読出し動作、消去動作は実施形態１と同じである。
【００４７】
（実施形態３）
本実施形態３の半導体記憶装置は、実施形態１の半導体記憶装置同様に、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてＯＮＯ膜を有するＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを構成し、そのソース領域及びドレイン領域は自己整合シリサイドプロセスによって形成したＮｉＳｉからなり、且つ、ゲート電極に対してオーバーラップするように配置されている。
【００４８】
図５（ａ）〜図６（ｆ）は本発明の実施形態３の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。
図５（ａ）に示すように、ガラス基板１上に保護絶縁膜２を介して成長したＰ型多結晶シリコンを島状に形成した多結晶シリコン３上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長）法によって第１の酸化シリコン膜を１０ｎｍ、窒化シリコン膜を２０ｎｍ、第２の酸化シリコン膜を２０ｎｍ順次堆積してＯＮＯ膜１１を形成し、続いて、ＴａＮ膜を５０ｎｍ、Ｗ膜１２を１５０ｎｍ順次堆積し、ゲート用導電性膜１２を形成する。
半導体層の厚さは、１０〜１００ｎｍが望ましく、３０〜６０ｎｍがより望ましい。トランジスタの閾値は半導体層の膜厚に依存するため、１０ｎｍ以下では 半導体層の膜厚ばらつきに起因する閾値のばらつきが大きくなり、メモリウインドウを確保するのが困難になる。また、リーク電流を抑制するため、半導体層の膜厚は１００ｎｍ以下が好ましい。半導体層の厚さが３０〜６０ｎｍであれば、より顕著に本発明のメモリとしての効果を得ることができる。
【００４９】
ＯＮＯ膜１１の代わりに、酸化シリコン、シリコン、酸化シリコンの順に堆積した積層膜、酸化シリコン、シリコン、ＯＮＯ膜の順に堆積した積層膜等を用いることにより、フローティングゲート型の記憶素子とすることもできる。尚、前記積層膜中のシリコンはアモルファスシリコンまたは多結晶シリコンでもよい。また、前記積層膜中のシリコンの代わりに、ＴｉＮ、ＴａＮ、Ｇｅを用いても良い。
【００５０】
次に、レジストを塗布し、リソグラフィー技術によってレジストをパターニングした後、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ゲート用導電性膜１１、ＯＮＯ膜１２をエッチングし、図５（ｂ）に示すように、ゲート絶縁膜２１とゲート電極２２を形成する。その後、例えばＣＶＤ法にて第３の酸化シリコン膜３５を１０〜２０ｎｍ程度堆積する。
次に、図５（ｃ）に示すように、ＲＩＥによって第３の酸化シリコン膜３５をエッチバックすることにより、ゲート側壁３６を形成する。ゲート側壁３６の厚さは、多結晶シリコン３の膜厚より小さいことが好ましい。これは、第３の酸化シリコン膜３５の膜厚を多結晶シリコン３の膜厚より小さく設定することにより容易に実現される。ゲート側壁３６の厚さを多結晶シリコン３の膜厚より小さくすることにより、後の工程で形成する金属シリサイド（例えば、ＮｉＳｉ）をゲート電極２２に対してオーバーラップするように形成するのが容易となる。
【００５１】
次に、図６（ｄ）に示すように、例えばスパッタリング法によりＮｉ膜、続いてＴｉＮ膜を堆積し、ＴｉＮ／Ｎｉ積層膜５を形成する。Ｎｉ膜の膜厚は、多結晶シリコン３の膜厚の１／４以上多結晶シリコン３の膜厚以下とするのが好ましく、多結晶シリコン３の膜厚の１／３以上２／３以下とするのがより望ましく、最も良好な特性を得ることが出来る。Ｎｉ膜の膜厚を多結晶シリコン３の膜厚の１／４以上とすることにより、後の工程で形成するニッケルシリサイドを保護絶縁膜２に接して形成することが出来るため、リーク電流を著しく低減することが出来る。また、Ｎｉ膜の膜厚を多結晶シリコン３の膜厚より大きくすると、過剰なシリサイド化反応起こり、ソース・ドレイン領域のゲート電極に対するオーバーラップが大きくなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じやすい。また、ＴｉＮ膜は、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。ＴｉＮ膜は、シリサイド化反応時にＮｉ等の金属、または、ニッケルシリサイド等の半導体と金属の化合物が酸化するのを防ぐ効果があるが、膜厚１０ｎｍ以下では十分な効果を得ることが出来ない。また、ＴｉＮ膜の膜厚が厚過ぎると、スパッタリング時間が長くなる、後の工程でＴｉＮ膜を除去するのにかかる時間が非常に長くなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じるため、膜厚は１００ｎｍ以下とするのが好ましい。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いても良い。
【００５２】
次に、図６（ｅ）に示すように、４５０℃程度のＲＴＡを行うことにより、ＮｉＳｉ領域３８が自己整合的に形成される。このとき、ＮｉＳｉ領域３８はゲート電極２２に対してオーバーラップするように形成する。通常３２０℃〜５５０℃程度のＲＴＡを行うことにより、最低抵抗相のＮｉＳｉが形成され、最も好ましいが、シリコンの過不足によりＮｉＳｉy（ｙ≠１）となる場合もあり得る。その後、硫酸と過酸化水素水の混合液中にて、未反応のＮｉを除去する。ＮｉＳｉ領域３８は、ソースおよびドレインとして機能する。ＮｉＳｉ領域３８がゲート電極２２に対してオーバーラップする距離は、Ｎｉ膜の膜厚を制御することにより、実施することができる。
ゲート電極２２がＮｉＳｉ領域３８とオーバーラップするゲート長方向の長さＴは、２〜１００ｎｍになるように形成される。オーバーラップの長さを２ｎｍ以上とすることにより、ゲート電極への電圧印加によるショットキー障壁高さの変調効果を確実に得ることが出来る。オーバーラップの長さが２ｎｍより小さい場合は、製造工程中の熱処理工程における雰囲気中の残留酸素等によって半導体と金属の化合物表面がわずかに酸化されることによって、良好なショットキー接合特性とショットキー障壁高さ変調効果が得られない場合がある。また、オーバーラップの長さが過剰に大きい場合、オーバーラップ容量の増加によるデータ読み出し速度の低下や、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の原因になるため、１００ｎｍ以下とするのが望ましい。オーバーラップの長さは、２〜１００ｎｍが望ましいが、さらに好ましくは５〜３０ｎｍである。これにより、ショットキー障壁高さ変調のために十分なオーバーラップ長と、十分に小さいオーバーラップ容量を両立することが出来るため、データの読み出しや、チャネルホットキャリア注入によるデータの書き込みを高速に行うことが出来る。また、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の確率が非常に小さくなるため、素子の信頼性が向上する。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いる場合のＲＴＡ温度はそれぞれ、４００〜６００℃程度、５００〜６００℃程度、４００〜６００℃程度、６００℃程度、４００〜６００℃程度とすることにより、ＣｏＳｉ、ＴｉＳｉ、ＥｒＳｉx（典型的にはｘ＝１．７）、ＹｂＳｉx（ｘ≒２）、ＰｔＳｉを形成することが出来る。尚、これらの金属シリサイドの金属とシリコンの組成比は典型的なものを示しているが、ＲＴＡ温度等のプロセス条件により、組成比が変わることもある。
【００５３】
このように、ＮｉＳｉは６００℃程度以下で形成可能な低抵抗シリサイドであるので、例えば、ガラス基板上に成長した半導体上に形成される素子、Ｇｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等を製造する場合のように、少なくとも少なくともソース領域およびドレイン領域形成工程およびそれ以降のプロセスが６００℃程度以下に制限される場合は、特に有効である。
次に、図５（ｆ）に示すように、層間絶縁膜２５、上部配線２６，２７を形成することにより、本発明の半導体記憶装置は完成する。
実施形態３の書き込み動作、読出し動作、消去動作は実施形態１と同じである。
【００５４】
（実施形態４）
本実施形態４の半導体記憶装置は、実施形態３の半導体記憶装置の構造において、ＮｉＳｉ領域３８からの固層拡散により、ソース領域端部及びドレイン領域端部にＰ型領域を形成したものである。
図７（ｆ）〜（ｈ）は本発明の実施形態４の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。
【００５５】
まず、前記実施形態３に示したように、図５（ａ）〜図６（ｅ）の工程を行う。
次に、図７（ｆ）に示すように、第４の酸化シリコン膜４１を１０ｎｍ程度体積後、ゲート電極２２およびゲート側壁３６をマスクとして、多結晶シリコン３中にＢをイオン注入する。
次に、図７（ｇ）に示すように、窒素雰囲気または不活性ガス雰囲気にて４００℃程度のアニールを行う。アニール温度は、３５０〜５５０℃程度であれば良いが、ＮｉＳｉ領域６を形成した温度以下であることが好ましい。このアニールにより、ＢはＮｉＳｉ領域６／多結晶シリコン３界面付近に偏析し、ＮｉＳｉ領域６近傍の多結晶シリコン３中に比較的高濃度のＰ型領域４２が形成される。尚、Ｐ型領域４２は完全に空乏化していてもよい。これにより、ＮｉＳｉ領域６／多結晶シリコン３間の正孔に対するショットキー障壁高さが実効的に小さくなるので、寄生抵抗を低減することができ、また電子に対するショットキー障壁高さは実効的に大きくなるので接合リークを抑制することができる。尚、Ｂの代わりにＩｎを用いても良い。また、Ｎ型チャネル素子の場合は、Ｂの変わりにＰ、Ａｓ、Ｓｂ、Ｓのいずれかを用いることにより同様の効果を得ることができる。
次に、図７（ｈ）に示すように、公知の方法により、層間絶縁膜２５、上部配線２６，２７を形成することにより、本発明の半導体記憶装置は完成する。
実施形態４の書き込み動作、読出し動作、消去動作は実施形態１と同じである。
【図面の簡単な説明】
【００５６】
【図１】この発明の第１実施形態の半導体記憶装置の製造工程を示す図である。
【図２】第１実施形態の半導体記憶装置の最終工程を示す図である。
【図３】この発明の半導体記憶装置において、データ消去方法を説明するための、半導体記憶装置の断面図である。
【図４】この発明の第２実施形態の半導体記憶装置の製造工程を示し、図１（ｅ）に続く半導体記憶装置の製造工程を示す図である。
【図５】この発明の第３実施形態の半導体記憶装置の製造工程を示す図である。
【図６】図４に続く、第３実施形態の半導体記憶装置の製造工程を示す図である。
【図７】この発明の第４実施形態の半導体記憶装置の製造工程を示し、図５（ｅ）に続く半導体記憶装置の製造工程を示す図である。
【図８】従来技術であるシングルドレイン構造を用いたＭＩＳ型電界効果トランジスタ構造を持つ記憶素子の断面図である。
【図９】従来技術であるシングルドレイン構造を用いたＭＩＳ型電界効果トランジスタ構造を持つ記憶素子の問題点を説明するための、断面図である。
【符号の説明】
【００５７】
１ ガラス基板
３ 多結晶シリコン
４ レジスト
５ ＴｉＮ／Ｎｉ積層膜
６ ＮｉＳｉ領域
２１ ＯＮＯ膜
２２ ゲート電極
２６，２７ 上部電極
３２，４２ Ｎ型領域
３１ 第３の酸化シリコン膜
３６ ゲート側壁
４１ 第４の酸化シリコン膜
１００ ＯＮＯ膜
１０１ ゲート用導電性膜
５０１ 第1の電極
５０２ 第２の電極
５０３ 蓄積層
５０４ 捕獲された正孔
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法とデータ消去駆動方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｎｉｔｒｉｄｅ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型記憶素子、フローティングゲート型記憶素子を始めとしたＭＩＳ（Ｍｅｔａｌ‐Ｉｎｓｕｌａｔｏｒ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ構造を持つ記憶素子では、一般的にシングルドレイン構造が用いられ、ＯＮＯ（Ｏｘｉｄｅ‐Ｎｉｔｒｉｄｅ‐Ｏｘｉｄｅ）膜やフローティングゲートといった電荷保持膜中へのチャネルホットキャリア注入を用いたデータ書き込みが行われる。
シングルドレイン構造におけるソース領域およびドレイン領域は、ゲート電極をマスクとして、Ｎ型チャネル素子の場合はＰ、Ａｓ、Ｓｂのいずれかを、Ｐ型チャネル素子の場合はＢを、高濃度にイオン注入した後、活性化アニールすることによって形成される。これによりソース領域およびドレイン領域は、ゲート電極に対して自己整合的な位置に形成することが出来るため、素子特性のばらつきを小さくすることが出来る。
【０００３】
図８に、従来技術によって製造した半導体記憶装置の例を示す。図８に示した半導体記憶装置は、ガラス基板５１上に保護絶縁膜５２を介して多結晶シリコン５３を形成し、この多結晶シリコン５３の上にゲート絶縁膜５４およびゲート電極５５を積層し、ゲート電極５５をマスクとして結晶シリコン５３にＢを注入し、活性化アニ−ルしてソース領域５６、ドレイン領域５７を形成したものである。この半導体記憶装置は、更に層間絶縁膜６１、ソース電極６２、ドレイン電極６３が形成される。
【０００４】
しかしながら、図９に示すように、前記シングルドレイン構造を用いたＭＩＳ型電界効果トランジスタ構造を持つ記憶素子では、ソース領域５６及びドレイン領域５７に対してゲート電極１３がオーバーラップする長さＴは６００℃以下の活性化アニ−ルによるＢ（ボロン）の熱拡散よって形成される部分であるため小さい。そのため、チャネルホットキャリアに対する耐性が弱い。即ち、データ書き込み時のチャネルホットキャリアＨがドレイン端近傍上の絶縁膜中に注入されるチャネルホットキャリアＣにより、ドレイン端部が空乏化され、更には反転層が形成されることによって、ドレイン領域５７がゲート電極５５に対して容易にオフセットＳを生じてしまう。特に、前記オフセットをソース側としてデータ読み出し動作を行う場合は、Ｓ値（サブスレッショルド係数）の劣化、オン電流が減少することによるオン電流の劣化等が顕著となり、良好なデータ保持特性が得られない。Ｓ値とは、サブスレッショルド領域において、ドレイン電流が１桁上昇するのに必要なゲート電圧増加を表す値である。即ち、Ｓ＝１／（ｄ（ｌｏｇ10（Ｉｄ））／ｄＶｇ）（Ｉｄはドレイン電流）で表される。
【０００５】
また、低消費電力を実現する不揮発性メモリトランジスタが、例えば特許文献１に開示されている。特許文献１のメモリトランジスタは、半導体層上に、第１絶縁膜、フローティングゲート、第２絶縁膜、コントロール電極を積層し、このゲートの側方の半導体層にチタン、タングステン、コバルト、モリブデン等の金属をスパッタリング法により金属層を形成し、次に熱処理してシリサイド化することにより、ソース領域とドレイン領域を形成する構造である。この構成によりチャネル領域とソース領域、ドレイン領域の境界にショットキー接合を形成する。ショットキー接合の電位障壁は、ｐｎ接合の電位障壁に比して、小さいため、低い電圧を印加することで電流を流すことができ、従って低消費電力化が実現できるものである。
しかしながら、この構造のメモリトランジスタもチャネルホットキャリアに対する耐性が弱く、従って容易にオフセットを生じ、Ｓ値の劣化、オン電流の劣化等が顕著となる。
【０００６】
更に、例えば、ガラス基板上に形成した半導体よりなる素子、例えばＧｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の比較的融点若しくは軟化点の低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等のように、少なくともソース領域およびドレイン領域への不純物注入後のプロセスが、６００℃程度以下の低温で行われる場合は、ソース領域およびドレイン領域における不純物の活性化率が低くなる。そのため、ソース領域およびドレイン領域のキャリア密度が十分に高濃度とならず、従って、ホットキャリアによる特性劣化は更に顕著となる。
【０００７】
また、データの書き込みは、チャネルホットキャリア、または基板からのＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネリングを用いた、電荷保持膜中へのキャリア注入によって行われるのが一般的である。データの消去は、電荷保持膜のうち、データ書き込み動作によって電荷が捕獲された領域に、前記電荷とは逆極性の電荷をほぼ等量注入することによって行うのが理想的である。
しかしながら、データ消去は、基板からのＦＮ型トンネリング注入、またはドレイン（またはソース）接合近傍でのバンド間トンネリングによって発生するホットキャリアを用いた電荷保持膜中へのキャリア注入よって行われるのが一般的であるが、電荷保持膜のうちデータ書き込み動作によって電荷が捕獲された領域に対してデータ消去時のキャリア注入位置を合わせ、前記電荷とは逆極性の電荷をほぼ等量注入することは容易ではない。従って、過消去が起こりやすく、素子特性の劣化を招きやすい。
【０００８】
また、特にＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板やガラス基板上の薄膜半導体上等に素子を形成する場合は、ボディコンタクトがないため、ＦＮ型トンネリングによってチャネルキャリアとは逆極性のキャリアを半導体から電荷保持膜へ注入することや、バンド間トンネリングによって電荷保持膜へキャリア注入を行うことは出来ない。もしもボディコンタクトを設けるとしても、素子面積が非常に大きくなったり、ゲート電極が電荷保持膜を介して被覆する半導体領域が大きくなるため、ゲート電極‐半導体間の静電容量が大きくなり、読み出し速度の低下を招いたりする問題がある。
【特許文献１】特開２００４−２９６８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、前記課題を解決するものであり、その目的は、寄生抵抗の増大がなく、ホットキャリアによる特性劣化を抑制できる半導体記憶装置およびその製造方法を提供することと、ボディコンタクトを必要とせず、過消去を抑制したデータ消去駆動方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明の第１の観点による半導体記憶装置は、半導体層と、前記半導体層上に形成した電荷保持膜と、前記電荷保持膜上に設けたゲート電極と、前記半導体層に前記ゲート電極とオーバーラップするように設けられた、半導体と金属の化合物からなるソース・ドレイン領域を有することを特徴としている。
【００１１】
前記構成の半導体記憶装置によれば、半導体と金属の化合物からなるソース・ドレイン領域がゲート電極に対してオーバーラップしているため、データ書き込み時等に発生するチャネルホットキャリアが電荷保持膜やソース・ドレイン領域近傍の絶縁膜中等に捕獲されてソース・ドレイン領域が空乏化することがない。従って、ソース・ドレイン領域がゲート電極に対してオフセットすることを防ぐことが出来る。これにより、読み出し時のＳ値の劣化や、オン電流の劣化を防ぐことが出来る。
また、例えば、ドレイン領域近傍の電荷保持膜中にチャネルホットキャリアを注入した場合、キャリア注入領域下の半導体表面ではバンドが変調され、蓄積層が形成される。半導体層表面のバンドが変調されるため、半導体層とドレイン領域との間のショットキー障壁の幅は小さくなり、更に、鏡像効果によってショットキー障壁高さが小さくなる。従って、ドレイン領域と蓄積層は電気的に接続されるため、ドレイン領域とゲート電極間にバイアス電圧を印加することにより、蓄積層中キャリアのＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネリングによるデータ消去が可能となる。従って、ボディコンタクトなしで、データ消去が可能である。
【００１２】
また、一実施形態の半導体記憶装置では、前記オーバーラップの長さが２〜１００ｎｍであることを特徴としている。オーバーラップの長さを２ｎｍ以上とすることにより、ゲート電極への電圧印加によるショットキー障壁高さの変調効果を確実に得ることが出来る。オーバーラップの長さが２ｎｍより小さい場合は、製造工程中の熱処理工程における雰囲気中の残留酸素等によって半導体と金属の化合物表面がわずかに酸化されることによって、良好なショットキー接合特性とショットキー障壁高さ変調効果が得られない場合がある。また、オーバーラップの長さが過剰に大きい場合、オーバーラップ容量の増加によるデータ読み出し速度の低下や、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の原因になるため、１００ｎｍ以下とするのが望ましい。従って、オーバーラップの長さは、２〜１００ｎｍが望ましいが、さらに好ましくは５〜３０ｎｍである。これにより、ショットキー障壁高さ変調のために十分なオーバーラップ長と、十分に小さいオーバーラップ容量を両立することが出来るため、データの読み出しや、チャネルホットキャリア注入によるデータの書き込みを高速に行うことが出来る。また、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の確率が非常に小さくなるため、素子の信頼性が向上する。
【００１３】
また、一実施形態の半導体記憶装置では、前記半導体と金属の化合物が、前記半導体層を構成する半導体と、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、またはＰｔとの化合物であることを特徴としている。
前記金属は、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、またはＰｔであることが好ましい。例えば、半導体層がシリコンの場合、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、Ｐｔは、６００℃以下でシリコンと反応して金属シリサイドを形成するため、この金属シリサイドをソース・ドレインとすることが出来る。例えば、ＮｉＳｉは３２０〜５５０℃程度、ＣｏＳｉは４００〜６００℃程度、ＴｉＳｉは５００〜６００℃程度、ＥｒＳｉx（典型的にはｘ＝１．７）は４００〜６００℃程度、ＹｂＳｉx（ｘ≒２）は６００℃程度、ＰｔＳｉは４００〜６００℃程度で形成可能である。尚、これら金属シリサイドの金属とシリコンの組成比は、典型的なものを示しているが、反応温度等のプロセス条件によって組成比は変化し得る。このような金属シリサイドは、不純物拡散層に比べて非常に低抵抗であるのに加え、金属シリサイド／シリコン界面が通常の金属／シリコン界面に比べて極めて安定で再現性の高い整流特性を示すため、良好なデバイス特性が得られやすい。更に、これらの金属シリサイドは自己整合シリサイド化プロセスによって形成可能であるため、簡単にソース・ドレイン領域を形成することが出来る。
【００１４】
また、一実施形態の半導体記憶装置では、前記半導体層がシリコンであり、前記半導体と金属の化合物が、ＮｉＳｉであることを特徴としている。
前記構成の半導体記憶装置によれば、ＮｉＳｉはニッケルシリサイドの中でも最低抵抗相であり、６００℃以下で形成可能な他の金属シリサイドに比べても低抵抗であるので、もっとも効果的に寄生抵抗を低減し、データ読み出し速度を向上することが出来る。また、ＮｉＳｉは３２０〜５５０℃程度で形成可能であるため、６００℃以下のプロセス温度で低抵抗ソース・ドレインを形成することが出来る。
【００１５】
また、一実施形態の半導体記憶装置では、前記半導体層は、前記ソース・ドレイン領域と接する領域に、前記半導体層とは導電型が逆の不純物を含む領域を有することを特徴としている。半導体の導電型はＮ型が好ましい。
前記構成の半導体記憶装置によれば、書き込み時に電圧を印加すると、前記半導体層と前記ソース・ドレイン領域間のショットキー障壁高さおよび幅が変調され、ゲート電極下のチャネルを通過するキャリアに対してはショットキー障壁高さが実効的に小さくなるので寄生抵抗が小さくなる。同時に、前記キャリアと逆極性のキャリアに対するショットキー障壁高さは大きくなるので、逆バイアス印加時の接合リーク電流を抑制することができる。本発明の半導体記憶装置はＰ型ＭＯＳであるので、低電圧で高速な書き込み動作、および消去動作が実現できる。
尚、前記半導体層とは導電型が逆の不純物を含む領域は、完全に空乏化されていてもよい。
【００１６】
また、一実施形態の半導体記憶装置では、前記電荷保持膜が、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜であることを特徴としている。
前記構成の半導体記憶装置によれば、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型記憶素子を構成することが出来る。
【００１７】
また、一実施形態の半導体記憶装置では、前記電荷保持膜が、酸化シリコン、導電性物質、酸化シリコンの順に堆積された積層膜、または、酸化シリコン、導電性物質、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜であることを特徴としている。
前記構成の半導体記憶装置によれば、フローティングゲート型記憶素子を構成することができる。
【００１８】
また、一実施形態の半導体記憶装置では、前記導電性物質が、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのいずれかである。
前記構成の半導体記憶装置によれば、前記導電性物質として、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅいずれかを用いることにより、容易にフローティングゲート型記憶素子を構成することが出来る。また、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのフェルミレベルは、酸化シリコンのバンドギャップの中央付近に位置するため、良好な記憶保持特性を得ることが出来る。またＳｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのフェルミレベルは、シリコンのバンドギャップ中央付近に位置するため、特に、前記半導体がシリコンの場合は、良好なデータ記憶特性が得られる。
【００１９】
また、一実施形態の半導体記憶装置では、前記半導体が、ガラス基板上に設けられていることを特徴としている。
前記構成の半導体記憶装置によれば、プロセス温度が６００℃程度以下に制限される。一般的に用いられる高濃度不純物ドープによって形成されたソース・ドレイン領域が、十分な活性化率が得られないためにチャネルホットキャリアによるオフセットが起こりやすいのとは対照的に、前記構成の半導体記憶装置では、ソース・ドレイン領域が空乏化しないため、チャネルホットキャリアによる特性劣化がおこりにくい。
【００２０】
また、一実施形態の半導体記憶装置では、前記半導体がＧｅまたはアモルファスシリコンである。
前記構成の半導体記憶装置によれば、プロセス温度が６００℃程度以下に制限される。一般的に用いられる高濃度不純物ドープによって形成されたソース・ドレイン領域が、十分な活性化率が得られないためにチャネルホットキャリアによるオフセットが起こりやすいのとは対照的に、前記構成の半導体記憶装置では、ソース・ドレイン領域が空乏化しないため、チャネルホットキャリアによる特性劣化がおこりにくい。
【００２１】
また、本発明の第２の観点による半導体記憶装置の製造方法は、半導体層に、半導体と金属の化合物によってソース・ドレイン領域を形成する工程と、前記半導体層上に電荷保持膜を形成する工程と、前記ソース・ドレイン領域にオーバーラップするように、前記電荷保持膜上にゲート電極を形成する工程とを、この順に実施することを特徴としている。
前記半導体記憶装置の製造方法によれば、前記半導体記憶装置を容易に製造することが出来る。
【００２２】
また、本発明の第３の観点による半導体記憶装置の製造方法は、半導体層上に電荷保持膜を形成する工程と、前記電荷保持膜上にゲート電極を形成する工程と、前記ゲート電極に対して自己整合的な位置に、半導体と金属との化学反応によってソース・ドレイン領域を形成する工程とを、この順に実施することを特徴としている。
前記構成の半導体記憶装置の製造方法によれば、ソース・ドレイン領域をゲート電極に対して自己整合的に形成することが出来るので、素子特性のばらつきを小さくすることができる。
【００２３】
また、本発明の第４の観点による半導体記憶装置のデータ消去駆動方法は、前記ソース・ドレイン領域のうち、前記電荷保持膜中の電荷が捕獲されている領域に接する方の領域と、ゲート電極との間に、前記電荷の極性が正の場合は、ゲート電極の電位の方が高くなるように、または前記電荷の極性が負の場合には、ゲート電極の電位の方が低くなるように、電位勾配を与えることを特徴としている。
【００２４】
前記構成の半導体記憶装置のデータ消去方法によれば、例えば、ドレイン領域近傍の電荷保持膜中にチャネルホットキャリアを注入した場合、キャリア注入領域下の半導体層表面ではバンドが変調され、蓄積層が形成される。半導体層表面のバンドが変調されるため、半導体層とドレイン領域との間のショットキー障壁の幅は小さくなり、更に、鏡像効果によってショットキー障壁高さが小さくなる。従って、ドレイン領域と蓄積層は電気的に接続されるため、ドレイン領域とゲート電極間にバイアス電圧を印加することにより、蓄積層中キャリアのＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型トンネリングによるデータ消去が可能となる。従って、ボディコンタクトなしで、データ消去が可能であるため、ＳＯＩ基板やガラス基板上に成長した薄膜半導体層上に素子を形成する場合にも適用可能である。
【００２５】
また、前記ＦＮ型トンネリングは、電荷保持膜のうち、チャネルホットキャリアが注入されている領域において最も効率的に起こるため、チャネルホットキャリアが注入されている領域に選択的にチャネルホットキャリアとは逆極性のキャリアを注入し、データ消去を行うことが出来る。また、電荷保持膜中に捕獲されている正味の電荷量が小さくなるにつれて、前記ショットキー障壁高さおよび幅の変調量が小さくなるため、ＦＮ型トンネリングによるキャリア注入量は小さくなる。従って、過消去を抑制し、素子特性の劣化を防ぐことができる。
【発明の効果】
【００２６】
以上より明らかなように、この発明の半導体記憶装置およびその製造方法、データ消去駆動方法によれば、寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる半導体記憶装置およびその製造方法を提供することができ、更に、ボディコンタクトを必要とせず、過消去を抑制したデータ消去駆動方法が提供される。
【発明を実施するための最良の形態】
【００２７】
以下、この発明の半導体記憶装置およびその製造方法を図示の実施形態により詳細に説明する。
尚、各実施形態では、ガラス基板上に形成した多結晶シリコンを用いた場合を中心に説明するが、この発明に使用できる半導体は前記ガラス基板上に形成した多結晶シリコンには限定されず、半導体であれば何でも良い。
但し、例えば、ガラス基板上に形成した半導体よりなる素子、例えばＧｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等のように、少なくともソース領域およびドレイン領域への不純物注入後のプロセスが６００℃程度以下に制限される場合は、半導体中に不純物を高濃度にドープして形成されるソース領域およびドレイン領域中の不純物活性化率は低くなり、ホットキャリアによる特性劣化が大きくなるため、この発明による特性改善効果は特に大きくなる。
【００２８】
また、各実施形態では、Ｐ型チャネル素子を中心に説明するが、不純物の導電型を逆にし、正孔と電子を逆にすることによって、Ｎ型チャネル素子を形成することも出来る。無論、両型の素子が同一基板上に形成されてもよい。
【００２９】
（実施形態１）
本実施形態１の半導体記憶装置は、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてＯＮＯ膜を有するＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを構成し、そのソース領域及びドレイン領域はＮｉＳｉからなり、且つ、ゲート電極に対して一部分がオーバーラップするように配置されている。
【００３０】
図１（ａ）〜（ｅ）は本発明の実施形態１の半導体記憶装置の製造方法を説明するために工程順に示した半導体記憶装置の断面図であり、図２は本発明の実施形態１の半導体装置の断面図を示す。
図１（ａ）に示すように、ガラス基板１上に保護絶縁膜２を介して成長したＮ型多結晶シリコンを島状に形成した多結晶シリコン３上に、レジスト４を塗布し、リソグラフィー技術によって、ソース領域５およびドレイン領域６となるべき領域を開口する。多結晶シリコンは、ＣＧシリコン（連続粒界シリコン）とするのが望ましい。島状に形成した多結晶シリコン３は、例えば液晶表示装置の１画素に対応して１つの島状多結晶シリコンを形成する。続いて、例えばスパッタリング法によってＮｉ膜、続いてＴｉＮ膜を堆積し、ＴｉＮ／Ｎｉ積層膜５を形成する。Ｎｉ膜の膜厚は、多結晶シリコン３の膜厚の１／４以上多結晶シリコン３の膜厚以下とするのが好ましく、多結晶シリコン３の膜厚の１／３以上２／３以下とするのがより望ましく、最も良好な特性を得ることが出来る。Ｎｉ膜の膜厚を多結晶シリコン３の膜厚の１／４以上とすることにより、後の工程で形成するニッケルシリサイドを保護絶縁膜２に接して形成することが出来るため、リーク電流を著しく低減することが出来る。また、Ｎｉ膜の膜厚を多結晶シリコン３の膜厚より大きくすると、過剰なシリサイド化反応起こり、ソース・ドレイン領域のゲート電極に対するオーバーラップが大きくなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じやすい。また、ＴｉＮ膜は、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。ＴｉＮ膜は、シリサイド化反応時にＮｉ等の金属、または、ニッケルシリサイド等の半導体と金属の化合物が酸化するのを防ぐ効果があるが、膜厚１０ｎｍ以下では十分な効果を得ることが出来ない。また、ＴｉＮ膜の膜厚が厚過ぎると、スパッタリング時間が長くなる、後の工程でＴｉＮ膜を除去するのにかかる時間が非常に長くなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じるため、膜厚は１００ｎｍ以下とするのが好ましい。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いても良い。
【００３１】
尚、ここでは半導体層にＮ型多結晶シリコンを用いたが、導電型はＮ型に限らず、完成したトランジスタがＰ型チャネル素子として動作可能である限り何でも良い。例えば、Ｐ型多結晶シリコンを用いて、多結晶シリコンに接して形成する絶縁膜中の固定電荷や、多結晶シリコンの粒界にある界面準位の効果によって、Ｎ型チャネル素子として動作させることも可能である。Ｎ型チャネル素子を形成する場合も同様に、Ｎ型チャネル素子として動作する導電型の多結晶シリコンを用いればよい。しかし、実施形態１では、Ｐ型チャネル素子の方がＮ型チャネル素子よりも低電圧で高速な書き込み動作、消去動作が実現され、メモリウインドウが大きくなる。
半導体層の厚さは、１０〜１００ｎｍが望ましく、３０〜６０ｎｍがより望ましい。トランジスタの閾値は半導体層の膜厚に依存するため、１０ｎｍ以下では 半導体層の膜厚ばらつきに起因する閾値のばらつきが大きくなり、メモリウインドウを確保するのが困難になる。また、リーク電流を抑制するため、半導体層の膜厚は１００ｎｍ以下が好ましい。半導体層の厚さが３０〜６０ｎｍであれば、より顕著に本発明のメモリとしての効果を得ることができる。
【００３２】
次に、図１（ｂ）に示すように、レジスト剥離液中で超音波洗浄を行うことにより、レジスト上のＴｉＮ／Ｎｉ積層膜５をリフトオフする。その後、剥離したＮｉの再付着がないように、アセトン、ＩＰＡ（イソプロピルアルコール）等の有機溶媒、及び、超純水にて十分に洗浄することが好ましい。
次に、図１（ｃ）に示すように、４５０℃程度でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行い、ＮｉＳｉ領域６を形成する。ＲＴＡの温度は３２０℃〜５５０℃程度でも良い。ＲＴＡ時間は例えば、３０秒〜１０分とすればよい。その後、硫酸と過酸化水素水の混合液中にて、未反応のＮｉを除去する。ＮｉＳｉ領域６は、ソースおよびドレインとして機能する。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いる場合のＲＴＡ温度はそれぞれ、４００〜６００℃程度、５００〜６００℃程度、４００〜６００℃程度、６００℃程度、４００〜６００℃程度とすることにより、ＣｏＳｉ、ＴｉＳｉ、ＥｒＳｉx（典型的にはｘ＝１．７）、ＹｂＳｉx（ｘ≒２）、ＰｔＳｉを形成することが出来る。尚、これらの金属シリサイドの金属とシリコンの組成比は典型的なものを示しているが、ＲＴＡ温度等のプロセス条件により、組成比が変わることもある。
【００３３】
ここで形成したＮｉＳｉはニッケルシリサイドの中でも最低抵抗相であり、最も好ましいが、３２０℃程度以下のＲＴＡをおこなうことにより、ＮｉxＳｉ（ｘ≒２）を形成しても良いし、５５０〜６００℃程度のＲＴＡを行うことにより、ＮｉＳｉx（ｘ≒２）を形成しても良い。単結晶シリコン基板やＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板等の高温プロセスを適用可能な半導体基板を用いる場合は、５５０℃程度以上のＲＴＡをおこなうことにより、ＮｉＳｉx（ｘ≒２）を形成することも可能である。
【００３４】
このように、ＮｉＳｉは６００℃程度以下で形成可能な低抵抗シリサイドであるので、例えば、ガラス基板上に成長した半導体上に形成される素子、例えばＧｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等を製造する場合のように、少なくともソース領域およびドレイン領域形成工程及びそれ以降のプロセスが６００℃程度以下に制限される場合は、特に有効である。また、ＴｉＮ／Ｎｉ積層膜５の代わりにＡｕ層を堆積し、金シリサイドを形成しても良い。
【００３５】
次に、図１（ｄ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長）法によって第１の酸化シリコン膜を１０ｎｍ、窒化シリコン膜を２０ｎｍ、第２の酸化シリコン膜を２０ｎｍ順次堆積することにより、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜１１を形成する。それぞれの膜厚は任意であるが、第２の酸化シリコン膜の膜厚は第１の酸化シリコン膜の膜厚より大きいことが好ましい。なぜなら、特にＦＮ（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）型トンネルによるキャリア注入を行う場合、ゲート電極からのキャリア注入を抑制することができるからである。
【００３６】
また、ＯＮＯ膜１１の代わりに、酸化シリコン、シリコン、酸化シリコンの順に堆積した積層膜、酸化シリコン、多結晶シリコン、ＯＮＯ膜の順に堆積した積層膜等を用いることにより、フローティングゲート型の記憶素子とすることもできる。尚、前記積層膜中のシリコンは単結晶シリコンに限らず、アモルファスシリコンまたは多結晶シリコンでもよい。
その後、ゲート用導電性膜１２を堆積する。例えばスパッタリング法によって、ＴａＮ膜を５０ｎｍ、Ｗ膜を１５０ｎｍ、順次堆積すれば良い。それぞれの膜厚は任意である。
【００３７】
次に、レジストを塗布し、リソグラフィー技術によってレジストをパターニングした後、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により、ＯＮＯ膜１１、ゲート用導電性膜１２をエッチングし、図１（ｅ）に示すように、ゲート絶縁膜２１、ゲート電極２２を形成する。このとき、ゲート電極２２の両端がＮｉＳｉ領域６の上部に一部分がオーバーラップするようにパターニングする。ゲート電極２２がＮｉＳｉ領域６とオーバーラップするゲート長方向の長さＴは、２〜１００ｎｍになるように形成される。更にオーバーラップする長さは５〜３０ｎｍが好ましい。
次に、図２に示すように、層間絶縁膜２５、上部配線２６，２７を形成することにより、本発明の半導体記憶装置は完成する。
【００３８】
本発明の半導体記憶装置は、ソース領域２３およびドレイン領域２４がＮｉＳｉで形成されているため、ＮｉＳｉよりなるソース領域２３およびドレイン領域２４端部上の絶縁膜中にホットキャリアが注入されても空乏化することがない。そのため、ホットキャリアによる特性劣化を極めて抑制することができる。また、ソース領域２３およびドレイン領域２４は、ゲート電極２２に対してオーバーラップするように形成しているので、ソース領域２３およびドレイン領域２４を形成するＮｉＳｉ／多結晶シリコン間のショットキー障壁高さおよび幅はゲート電極１３にバイアス電圧を印加することによって変調される。
【００３９】
次に、本発明の半導体記憶装置における記憶動作について、説明する。
以下、ＮｉＳｉからなるソース領域２３及びドレイン領域２４の一方を第１の電極、他方を第２の電極と呼ぶ。
まず、データの書き込みは、ゲート電極２２および第１の電極に正バイアスをかけることによって発生するチャネルホットキャリア（正孔）を第１の電極近傍の電荷保持膜２１中へ注入することによって行う。例えば、ゲート電極２２に１０Ｖ、第１の電極に１０Ｖ、第２の電極に０Ｖを印加する。
このとき、半導体と金属の化合物からなるソース領域２３、ドレイン領域２４がゲート電極２２に対してオーバーラップしているため、データ書き込み時等に発生するチャネルホットキャリアが電荷保持膜２１やソース領域２３、ドレイン領域２４近傍の絶縁膜中等に捕獲されることにより、ソース領域２３、ドレイン領域２４が空乏化し、ゲート電極２２に対してオフセットすることを防ぐことが出来る。従って、読み出し時のＳ値の劣化や、オン電流の劣化を防ぐことが出来る。
【００４０】
データの読み出しは、例えば、ゲート電極２２に５Ｖ、第１の電極に０Ｖ、第２の電極に書き込み時より低い正バイアス、例えば３Ｖを印加することによって行う。第１の電極近傍の電荷保持膜２１に正孔が捕獲されている場合、閾値電圧が正にシフトし、第１の電極と第２の電極間の電流が減少するため、データを読み出しが可能となる。
【００４１】
データの消去ついて、図３を用いて説明する。図３は、図２の一部分のみを示し、かつデータ消去動作の説明に必要な部分を示している。
図３に示すように、第１の電極５０１近傍のＯＮＯ膜１００中に正孔５０４が捕獲されている場合、正孔が捕獲されているＯＮＯ膜１００下には電子の蓄積層５０３が誘起される。更に、捕獲された正孔５０４による電界によって、第１の電極５０１と蓄積層５０３との間のショットキー障壁の高さと幅が変調されるので、第１の電極５０１と蓄積層５０３との間の抵抗は小さくなる。捕獲された正孔５０４の密度が十分に高い場合は、第１の電極５０１と蓄積層５０３との間はオーミックに連結される。この場合、例えば、ゲート電極２２に−４０Ｖ、第１の電極５０１に０Ｖを印加し、第２の電極５０２はオープンとすると、ＦＮ型トンネリングにより、多結晶シリコン３からＯＮＯ膜１００への電子注入が起こる。
【００４２】
このとき、ＯＮＯ膜１００の中でも、特に捕獲された正孔５０４と多結晶シリコン３との間の電界が最も大きくなるため、蓄積層５０３からＯＮＯ膜１００へのＦＮ型トンネリングによる電子注入が最も効率よく起こり、従って、捕獲された正孔５０４を選択的に打ち消すことができる。
更に、電子注入によって捕獲された正孔５０４の正味の密度が小さくなると、ＦＮ型トンネリングによる電子注入の効率が落ちると共に、多結晶シリコン３と第１の電極５０１との間のショットキー障壁高さ及び幅の変調量が減少し、第１の電極５０１から多結晶シリコン３への電子供給の効率が落ちる。従って、捕獲された正孔５０４の正味の密度が減少するのと共に、ＦＮ型トンネリングによる電子注入は自動的に抑制され、過消去を抑制することができる。
尚、第１の電極と第２の電極の印加電圧を入れ替えることにより、第２の電極近傍のＯＮＯ膜１００中へのチャネルホットキャリア（正孔）注入によるデータの書き込み、データの読み出し、データの消去を行うこともできる。即ち、１素子あたり、２ｂｉｔのデータ記憶が可能である。
【００４３】
（実施形態２）
本実施形態２の半導体記憶装置は、実施形態１の半導体記憶装置同様に、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてＯＮＯ膜を有するＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを構成し、そのソース領域及びドレイン領域はＮｉＳｉからなり、且つ、ゲート電極に対してオーバーラップするように配置されている。更に、実施形態２の半導体記憶装置は、ＮｉＳｉからの固層拡散により、ソース領域端部及びドレイン領域端部にはＰ型領域を形成することを特徴としている。
【００４４】
図４（ｆ）〜（ｈ）は本発明の実施形態２の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。
まず、前記実施形態１に示したように、図１（ａ）〜（ｅ）の工程を行う。
次に、図４（ｆ）に示すように、例えばＣＶＤ法によって、第３の酸化シリコン膜３１を堆積する。ここで、第３の酸化シリコン膜３１は、後述するＢ注入時の注入保護膜として働き、Ｂ注入時の汚染やダメージを抑制することができる。更に、後述するアニール工程において、Ｂが外方拡散することを防ぐことができるため、ＮｉＳｉからなるソース領域５及びドレイン領域６から多結晶シリコン３への固相拡散が効率的に起こり、Ｐ型領域３２のＢ濃度を高くすることができる。
【００４５】
次に、図４（ｇ）に示すように、ゲート電極２２をマスクとして、ＮｉＳｉ領域６中にＢをイオン注入後、窒素雰囲気または不活性ガス雰囲気にて４００℃程度のアニールを行う。アニール温度は、３５０〜５５０℃程度であれば良いが、ＮｉＳｉ領域６を形成した温度以下であることが好ましい。このアニールにより、ＢはＮｉＳｉ領域６からの固相拡散によって、ＮｉＳｉ領域６／多結晶シリコン３界面付近に偏析し、ソース領域５及びドレイン領域６近傍の多結晶シリコン３中に比較的高濃度のＰ型領域３２が形成される。
尚、Ｐ型領域３２は完全に空乏化していてもよい。Ｐ型領域３２によって、ＮｉＳｉ領域６／多結晶シリコン３間の正孔に対するショットキー障壁高さが実効的に小さくなるので、寄生抵抗を低減することができ、また電子に対するショットキー障壁高さが実効的に大きくなるので逆バイアス印加時の接合リークを抑制することができる。尚、Ｂの代わりにＩｎを用いても良い。また、Ｎ型チャネル素子の場合は、Ｂの代わりにＰ、Ａｓ、Ｓｂ、Ｓのいずれかを用いることにより同様の効果を得ることができる。
【００４６】
尚、ＯＮＯ膜２１中へのホットキャリア注入によってＰ型領域３２が空乏化しても、ＮｉＳｉ領域６はゲート電極２２に対してオーバーラップするように形成しているので、Ｓ値の劣化等の特性劣化はほとんど起こらない。
次に、図４（ｈ）に示すように、層間絶縁膜２５、上部配線２６，２７を形成して、本発明の半導体記憶装置は完成する。
実施形態２の書き込み動作、読出し動作、消去動作は実施形態１と同じである。
【００４７】
（実施形態３）
本実施形態３の半導体記憶装置は、実施形態１の半導体記憶装置同様に、ガラス基板上に成長した多結晶シリコン上に、電荷保持膜としてＯＮＯ膜を有するＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを構成し、そのソース領域及びドレイン領域は自己整合シリサイドプロセスによって形成したＮｉＳｉからなり、且つ、ゲート電極に対してオーバーラップするように配置されている。
【００４８】
図５（ａ）〜図６（ｆ）は本発明の実施形態３の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。
図５（ａ）に示すように、ガラス基板１上に保護絶縁膜２を介して成長したＰ型多結晶シリコンを島状に形成した多結晶シリコン３上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長）法によって第１の酸化シリコン膜を１０ｎｍ、窒化シリコン膜を２０ｎｍ、第２の酸化シリコン膜を２０ｎｍ順次堆積してＯＮＯ膜１１を形成し、続いて、ＴａＮ膜を５０ｎｍ、Ｗ膜１２を１５０ｎｍ順次堆積し、ゲート用導電性膜１２を形成する。
半導体層の厚さは、１０〜１００ｎｍが望ましく、３０〜６０ｎｍがより望ましい。トランジスタの閾値は半導体層の膜厚に依存するため、１０ｎｍ以下では 半導体層の膜厚ばらつきに起因する閾値のばらつきが大きくなり、メモリウインドウを確保するのが困難になる。また、リーク電流を抑制するため、半導体層の膜厚は１００ｎｍ以下が好ましい。半導体層の厚さが３０〜６０ｎｍであれば、より顕著に本発明のメモリとしての効果を得ることができる。
【００４９】
ＯＮＯ膜１１の代わりに、酸化シリコン、シリコン、酸化シリコンの順に堆積した積層膜、酸化シリコン、シリコン、ＯＮＯ膜の順に堆積した積層膜等を用いることにより、フローティングゲート型の記憶素子とすることもできる。尚、前記積層膜中のシリコンはアモルファスシリコンまたは多結晶シリコンでもよい。また、前記積層膜中のシリコンの代わりに、ＴｉＮ、ＴａＮ、Ｇｅを用いても良い。
【００５０】
次に、レジストを塗布し、リソグラフィー技術によってレジストをパターニングした後、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ゲート用導電性膜１１、ＯＮＯ膜１２をエッチングし、図５（ｂ）に示すように、ゲート絶縁膜２１とゲート電極２２を形成する。その後、例えばＣＶＤ法にて第３の酸化シリコン膜３５を１０〜２０ｎｍ程度堆積する。
次に、図５（ｃ）に示すように、ＲＩＥによって第３の酸化シリコン膜３５をエッチバックすることにより、ゲート側壁３６を形成する。ゲート側壁３６の厚さは、多結晶シリコン３の膜厚より小さいことが好ましい。これは、第３の酸化シリコン膜３５の膜厚を多結晶シリコン３の膜厚より小さく設定することにより容易に実現される。ゲート側壁３６の厚さを多結晶シリコン３の膜厚より小さくすることにより、後の工程で形成する金属シリサイド（例えば、ＮｉＳｉ）をゲート電極２２に対してオーバーラップするように形成するのが容易となる。
【００５１】
次に、図６（ｄ）に示すように、例えばスパッタリング法によりＮｉ膜、続いてＴｉＮ膜を堆積し、ＴｉＮ／Ｎｉ積層膜５を形成する。Ｎｉ膜の膜厚は、多結晶シリコン３の膜厚の１／４以上多結晶シリコン３の膜厚以下とするのが好ましく、多結晶シリコン３の膜厚の１／３以上２／３以下とするのがより望ましく、最も良好な特性を得ることが出来る。Ｎｉ膜の膜厚を多結晶シリコン３の膜厚の１／４以上とすることにより、後の工程で形成するニッケルシリサイドを保護絶縁膜２に接して形成することが出来るため、リーク電流を著しく低減することが出来る。また、Ｎｉ膜の膜厚を多結晶シリコン３の膜厚より大きくすると、過剰なシリサイド化反応起こり、ソース・ドレイン領域のゲート電極に対するオーバーラップが大きくなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じやすい。また、ＴｉＮ膜は、１０ｎｍ以上１００ｎｍ以下とするのが好ましい。ＴｉＮ膜は、シリサイド化反応時にＮｉ等の金属、または、ニッケルシリサイド等の半導体と金属の化合物が酸化するのを防ぐ効果があるが、膜厚１０ｎｍ以下では十分な効果を得ることが出来ない。また、ＴｉＮ膜の膜厚が厚過ぎると、スパッタリング時間が長くなる、後の工程でＴｉＮ膜を除去するのにかかる時間が非常に長くなる、ゲート電極とソース・ドレイン領域の短絡の原因になる、等の問題が生じるため、膜厚は１００ｎｍ以下とするのが好ましい。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いても良い。
【００５２】
次に、図６（ｅ）に示すように、４５０℃程度のＲＴＡを行うことにより、ＮｉＳｉ領域３８が自己整合的に形成される。このとき、ＮｉＳｉ領域３８はゲート電極２２に対してオーバーラップするように形成する。通常３２０℃〜５５０℃程度のＲＴＡを行うことにより、最低抵抗相のＮｉＳｉが形成され、最も好ましいが、シリコンの過不足によりＮｉＳｉy（ｙ≠１）となる場合もあり得る。その後、硫酸と過酸化水素水の混合液中にて、未反応のＮｉを除去する。ＮｉＳｉ領域３８は、ソースおよびドレインとして機能する。ＮｉＳｉ領域３８がゲート電極２２に対してオーバーラップする距離は、Ｎｉ膜の膜厚を制御することにより、実施することができる。
ゲート電極２２がＮｉＳｉ領域３８とオーバーラップするゲート長方向の長さＴは、２〜１００ｎｍになるように形成される。オーバーラップの長さを２ｎｍ以上とすることにより、ゲート電極への電圧印加によるショットキー障壁高さの変調効果を確実に得ることが出来る。オーバーラップの長さが２ｎｍより小さい場合は、製造工程中の熱処理工程における雰囲気中の残留酸素等によって半導体と金属の化合物表面がわずかに酸化されることによって、良好なショットキー接合特性とショットキー障壁高さ変調効果が得られない場合がある。また、オーバーラップの長さが過剰に大きい場合、オーバーラップ容量の増加によるデータ読み出し速度の低下や、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の原因になるため、１００ｎｍ以下とするのが望ましい。オーバーラップの長さは、２〜１００ｎｍが望ましいが、さらに好ましくは５〜３０ｎｍである。これにより、ショットキー障壁高さ変調のために十分なオーバーラップ長と、十分に小さいオーバーラップ容量を両立することが出来るため、データの読み出しや、チャネルホットキャリア注入によるデータの書き込みを高速に行うことが出来る。また、ゲート電極とソース・ドレイン領域との間のリーク電流の増加や短絡の確率が非常に小さくなるため、素子の信頼性が向上する。
Ｎｉの代わりに、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、または、Ｐｔを用いる場合のＲＴＡ温度はそれぞれ、４００〜６００℃程度、５００〜６００℃程度、４００〜６００℃程度、６００℃程度、４００〜６００℃程度とすることにより、ＣｏＳｉ、ＴｉＳｉ、ＥｒＳｉx（典型的にはｘ＝１．７）、ＹｂＳｉx（ｘ≒２）、ＰｔＳｉを形成することが出来る。尚、これらの金属シリサイドの金属とシリコンの組成比は典型的なものを示しているが、ＲＴＡ温度等のプロセス条件により、組成比が変わることもある。
【００５３】
このように、ＮｉＳｉは６００℃程度以下で形成可能な低抵抗シリサイドであるので、例えば、ガラス基板上に成長した半導体上に形成される素子、Ｇｅを始めとする低融点無機半導体上に形成される素子、ゲート電極に金属等の融点若しくは軟化点の比較的低い材料が用いられる素子、電荷保持膜の一部に高誘電率膜（例えば、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等）が用いられる素子等を製造する場合のように、少なくとも少なくともソース領域およびドレイン領域形成工程およびそれ以降のプロセスが６００℃程度以下に制限される場合は、特に有効である。
次に、図５（ｆ）に示すように、層間絶縁膜２５、上部配線２６，２７を形成することにより、本発明の半導体記憶装置は完成する。
実施形態３の書き込み動作、読出し動作、消去動作は実施形態１と同じである。
【００５４】
（実施形態４）
本実施形態４の半導体記憶装置は、実施形態３の半導体記憶装置の構造において、ＮｉＳｉ領域３８からの固層拡散により、ソース領域端部及びドレイン領域端部にＰ型領域を形成したものである。
図７（ｆ）〜（ｈ）は本発明の実施形態４の半導体装置の製造方法を説明するための、工程順に示した半導体装置の断面図である。
【００５５】
まず、前記実施形態３に示したように、図５（ａ）〜図６（ｅ）の工程を行う。
次に、図７（ｆ）に示すように、第４の酸化シリコン膜４１を１０ｎｍ程度体積後、ゲート電極２２およびゲート側壁３６をマスクとして、多結晶シリコン３中にＢをイオン注入する。
次に、図７（ｇ）に示すように、窒素雰囲気または不活性ガス雰囲気にて４００℃程度のアニールを行う。アニール温度は、３５０〜５５０℃程度であれば良いが、ＮｉＳｉ領域６を形成した温度以下であることが好ましい。このアニールにより、ＢはＮｉＳｉ領域６／多結晶シリコン３界面付近に偏析し、ＮｉＳｉ領域６近傍の多結晶シリコン３中に比較的高濃度のＰ型領域４２が形成される。尚、Ｐ型領域４２は完全に空乏化していてもよい。これにより、ＮｉＳｉ領域６／多結晶シリコン３間の正孔に対するショットキー障壁高さが実効的に小さくなるので、寄生抵抗を低減することができ、また電子に対するショットキー障壁高さは実効的に大きくなるので接合リークを抑制することができる。尚、Ｂの代わりにＩｎを用いても良い。また、Ｎ型チャネル素子の場合は、Ｂの変わりにＰ、Ａｓ、Ｓｂ、Ｓのいずれかを用いることにより同様の効果を得ることができる。
次に、図７（ｈ）に示すように、公知の方法により、層間絶縁膜２５、上部配線２６，２７を形成することにより、本発明の半導体記憶装置は完成する。
実施形態４の書き込み動作、読出し動作、消去動作は実施形態１と同じである。
【図面の簡単な説明】
【００５６】
【図１】この発明の第１実施形態の半導体記憶装置の製造工程を示す図である。
【図２】第１実施形態の半導体記憶装置の最終工程を示す図である。
【図３】この発明の半導体記憶装置において、データ消去方法を説明するための、半導体記憶装置の断面図である。
【図４】この発明の第２実施形態の半導体記憶装置の製造工程を示し、図１（ｅ）に続く半導体記憶装置の製造工程を示す図である。
【図５】この発明の第３実施形態の半導体記憶装置の製造工程を示す図である。
【図６】図４に続く、第３実施形態の半導体記憶装置の製造工程を示す図である。
【図７】この発明の第４実施形態の半導体記憶装置の製造工程を示し、図５（ｅ）に続く半導体記憶装置の製造工程を示す図である。
【図８】従来技術であるシングルドレイン構造を用いたＭＩＳ型電界効果トランジスタ構造を持つ記憶素子の断面図である。
【図９】従来技術であるシングルドレイン構造を用いたＭＩＳ型電界効果トランジスタ構造を持つ記憶素子の問題点を説明するための、断面図である。
【符号の説明】
【００５７】
１ ガラス基板
３ 多結晶シリコン
４ レジスト
５ ＴｉＮ／Ｎｉ積層膜
６ ＮｉＳｉ領域
２１ ＯＮＯ膜
２２ ゲート電極
２６，２７ 上部電極
３２，４２ Ｎ型領域
３１ 第３の酸化シリコン膜
３６ ゲート側壁
４１ 第４の酸化シリコン膜
１００ ＯＮＯ膜
１０１ ゲート用導電性膜
５０１ 第1の電極
５０２ 第２の電極
５０３ 蓄積層
５０４ 捕獲された正孔
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成した電荷保持膜と、
前記電荷保持膜上に設けたゲート電極と、
前記半導体層に前記ゲート電極と一部オーバーラップするように設けられた半導体と金属の化合物からなるソース・ドレイン領域
を有する半導体記憶装置。
【請求項２】
前記オーバーラップの長さは、２〜 １００ｎｍである請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体と金属の化合物は、前記半導体層を構成する半導体と、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、またはＰｔとの化合物よりなる請求項１に記載の半導体記憶装置。
【請求項４】
前記半導体層はシリコンであり、前記半導体と金属の化合物はＮｉＳｉである請求項１に記載の半導体記憶装置。
【請求項５】
前記半導体層が前記ソース・ドレイン領域と接する領域に、前記半導体層とは導電型が逆の不純物を含む領域を備える請求項１に記載の半導体記憶装置。
【請求項６】
前記電荷保持膜は、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜、酸化シリコン、導電性物質、酸化シリコンの順に堆積された積層膜、または酸化シリコン、導電性物質、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜である請求項１に記載の半導体記憶装置。
【請求項７】
前記導電性物質は、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのいずれかである請求項６に記載の半導体装置。
【請求項８】
前記半導体層は、ガラス基板上に設けられている請求項１に記載の半導体記憶装置。
【請求項９】
前記半導体層は、Ｇｅまたはアモルファスシリコンである請求項１に記載の半導体記憶装置。
【請求項１０】
半導体層に、半導体と金属の化合物によってソース・ドレイン領域を形成する工程と、
前記半導体層上に電荷保持膜を形成する工程と、
前記ソース・ドレイン領域にオーバーラップするように、前記電荷保持膜上にゲート電極を形成する工程と
を、この順に実施する半導体記憶装置の製造方法。
【請求項１１】
半導体層上に電荷保持膜を形成する工程と、
前記電荷保持膜上にゲート電極を形成する工程と、
前記ゲート電極に対して自己整合的な位置に、半導体と金属との化学反応によってソース・ドレイン領域を形成する工程と
を、この順に実施する半導体記憶装置の製造方法。
【請求項１２】
前記ソース・ドレイン領域のうち、前記電荷保持膜中の電荷が捕獲されている領域に接する方の領域と、ゲート電極との間に、前記電荷の極性が正の場合は、ゲート電極の電位の方が高くなるように、または前記電荷の極性が負の場合には、ゲート電極の電位の方が低くなるように、電位勾配を与える請求項１から９までのいずれか１項に記載の半導体記憶装置のデータ消去駆動方法。
【請求項１】
半導体層と、
前記半導体層上に形成した電荷保持膜と、
前記電荷保持膜上に設けたゲート電極と、
前記半導体層に前記ゲート電極と一部オーバーラップするように設けられた半導体と金属の化合物からなるソース・ドレイン領域
を有する半導体記憶装置。
【請求項２】
前記オーバーラップの長さは、２〜 １００ｎｍである請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体と金属の化合物は、前記半導体層を構成する半導体と、Ｎｉ、Ｃｏ、Ｔｉ、Ｅｒ、Ｙｂ、またはＰｔとの化合物よりなる請求項１に記載の半導体記憶装置。
【請求項４】
前記半導体層はシリコンであり、前記半導体と金属の化合物はＮｉＳｉである請求項１に記載の半導体記憶装置。
【請求項５】
前記半導体層が前記ソース・ドレイン領域と接する領域に、前記半導体層とは導電型が逆の不純物を含む領域を備える請求項１に記載の半導体記憶装置。
【請求項６】
前記電荷保持膜は、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜、酸化シリコン、導電性物質、酸化シリコンの順に堆積された積層膜、または酸化シリコン、導電性物質、酸化シリコン、窒化シリコン、酸化シリコンの順に堆積された積層膜である請求項１に記載の半導体記憶装置。
【請求項７】
前記導電性物質は、Ｓｉ、ＴｉＮ、ＴａＮ、ＮｉＳｉ、Ｇｅのいずれかである請求項６に記載の半導体装置。
【請求項８】
前記半導体層は、ガラス基板上に設けられている請求項１に記載の半導体記憶装置。
【請求項９】
前記半導体層は、Ｇｅまたはアモルファスシリコンである請求項１に記載の半導体記憶装置。
【請求項１０】
半導体層に、半導体と金属の化合物によってソース・ドレイン領域を形成する工程と、
前記半導体層上に電荷保持膜を形成する工程と、
前記ソース・ドレイン領域にオーバーラップするように、前記電荷保持膜上にゲート電極を形成する工程と
を、この順に実施する半導体記憶装置の製造方法。
【請求項１１】
半導体層上に電荷保持膜を形成する工程と、
前記電荷保持膜上にゲート電極を形成する工程と、
前記ゲート電極に対して自己整合的な位置に、半導体と金属との化学反応によってソース・ドレイン領域を形成する工程と
を、この順に実施する半導体記憶装置の製造方法。
【請求項１２】
前記ソース・ドレイン領域のうち、前記電荷保持膜中の電荷が捕獲されている領域に接する方の領域と、ゲート電極との間に、前記電荷の極性が正の場合は、ゲート電極の電位の方が高くなるように、または前記電荷の極性が負の場合には、ゲート電極の電位の方が低くなるように、電位勾配を与える請求項１から９までのいずれか１項に記載の半導体記憶装置のデータ消去駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１４１１４４（Ｐ２００９−１４１１４４Ａ）
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願番号】特願２００７−３１６１７３（Ｐ２００７−３１６１７３）
【出願日】平成１９年１２月６日（２００７．１２．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願日】平成１９年１２月６日（２００７．１２．６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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