半導体装置およびその製造方法
【課題】ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにする。
【解決手段】素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｂのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて深さｄ４よりも深い深さｄ２に位置するように形成する。
【解決手段】素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｂのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて深さｄ４よりも深い深さｄ２に位置するように形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、活性領域の周囲に素子分離領域が設けられた構造を具備した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置として代表的なフラッシュメモリでは、微細な素子分離構造を形成するためＳＴＩ(Shallow Trench Isolation)構造の素子分離を採用している。ＳＴＩ構造は、半導体基板の表面に所定方向に沿って素子分離溝を形成し当該素子分離溝内に素子分離用の絶縁膜を埋込むことで構成されているもので、これにより活性領域が分離されている（例えば、特許文献１参照）。特許文献１記載の技術思想によれば、素子分離用の溝内に塗布型絶縁膜としてポリシラザン膜が埋込まれ、当該ポリシラザン膜上にＨＤＰ−ＣＶＤ(High Density Plasma - Chemical Vapor Deposition)法によりシリコン酸化膜が形成されており、これにより素子分離絶縁膜を構成している。
【０００３】
上記したポリシラザン膜は、ポリシラザンの塗布液を塗布した後に熱処理をすることで酸化膜に転換するものであるが、この熱処理をする際にポリシラザン自身が収縮するのでその応力が半導体基板側に作用する。特に塗布量が多い部分においては発生する応力も大きくなるので、ポリシラザンと接触している部分の半導体基板に与えるひずみ応力も大きくなる。
【０００４】
たとえば周辺回路部のトランジスタを形成する領域では、半導体基板の活性領域を囲むようにしてＳＴＩを形成するので、活性領域がポリシラザン膜と接する部分では大きな応力を受けて結晶欠陥や転位が発生する原因となりやすい。特に、トランジスタの不純物拡散領域としてＬＤＤ（lightly doped drain）構造を採用する場合に、高濃度不純物領域を形成する際に転位が発生しやすくなる問題がある。
【０００５】
すなわち、ＬＤＤ構造の高濃度不純物領域を形成する場合に、半導体基板の内部においてｐｎ接合が形成される深さ、つまりイオン注入時に不純物濃度がピークレベルにある深さの位置で、イオン打ち込みによる結晶欠陥が多数発生している。この結晶欠陥を低減させて不純物を活性化させるために熱処理を行う。このとき、活性領域と接するＳＴＩの部分で半導体基板がポリシラザンから応力を受けるので、結晶欠陥を核として半導体基板の内部に線状欠陥である転位が発生しやすくなる。このような転位はｐｎ接合のリーク電流増大の原因となるので抑制することが望ましい。そこで、フッ酸などのウェットエッチング処理により酸化膜を落とし込むと良い。すると、ゲート電極下の半導体基板コーナー部の酸化膜をもエッチング処理できる。
【０００６】
ゲート電極の側壁を保護するため、予めゲート電極の側壁に絶縁膜を形成すると良いが、素子分離絶縁膜のウェットエッチング処理により当該側壁絶縁膜も処理に曝されるため当該側壁絶縁膜が薄くなり例えば全て処理されてしまうと露出したゲート絶縁膜が処理に曝されてしまい、トランジスタ特性や信頼性に悪影響が及ぼされる可能性が考えられる。したがってウェットエッチング処理量は側壁の絶縁膜の膜厚で制限されてしまい、結晶欠陥対策として十分に素子分離絶縁膜の落とし込みができない。
【特許文献１】特開２００６−１５６４７１号公報
【特許文献２】特開２００４−２２８５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、基板表面からの深さが第１深さを有する溝が周囲に形成されることで区画された活性領域を有する半導体基板と、前記活性領域の一部上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両脇の前記活性領域内に、前記半導体基板の表面からの深さが第１の深さより浅い第２の深さで形成され、前記溝の側壁に露出した露出面を有するソース／ドレイン領域と、前記溝内に塗布型絶縁膜を含んで埋込み形成された素子分離絶縁膜とを備え、前記ゲート電極は前記活性領域から前記素子分離絶縁膜上に延出し、前記ゲート電極が上方に位置していない領域における前記素子分離絶縁膜は、前記活性領域との接触領域付近においては前記半導体基板の表面の高さよりも深く前記第２の深さより浅い高さに位置し、前記接触領域付近よりも外方領域において前記第２の深さより深く位置していることを特徴としている。
【０００９】
本発明の一態様は、第１導電型の半導体基板の活性領域の周囲に溝を形成する工程と、前記溝内に塗布型絶縁膜を含んだ素子分離絶縁膜を埋込み形成し素子分離領域を形成する工程と、前記活性領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記活性領域に前記ゲート電極をマスクとして不純物を導入して前記第１導電型とは逆導電型の第２導電型の低濃度の不純物導入領域を形成する工程と、前記ゲート電極の側壁に沿ってＬＤＤ（Lightly Doped Drain）構造形成用のスペーサ膜を形成する工程と、前記ゲート電極およびスペーサ膜をマスクとして第２導電型の高濃度の不純物導入領域を活性領域に形成する工程と、前記活性領域および素子分離領域間における前記素子分離絶縁膜の接触端部を覆うようにマスクパターンを形成する工程と、前記マスクパターンをマスクとして前記素子分離絶縁膜の接触端部を除く領域において溝内の素子分離絶縁膜の上部を所定膜厚除去する工程と、前記マスクパターンを剥離する工程と、前記素子分離絶縁膜の接触端部を含む溝内の素子分離絶縁膜の上部および前記スペーサ膜をウェットエッチング処理する工程と、前記不純物を活性化させるために熱処理する工程と、前記素子分離絶縁膜上に非塗布型絶縁膜を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の周辺回路部などに形成されるＬＤＤ構造を有するトランジスタとその周辺構造に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
まず、図１および図２を参照して本実施形態の低電圧トランジスタの構成を説明する。図１（ａ）はＮＡＮＤ型フラッシュメモリ装置の周辺回路の低電圧トランジスタの縦断面図、図１（ｂ）はメモリセル領域内に構成されるメモリセルトランジスタの縦断面図を示しており、図２（ａ）は低電圧トランジスタおよびその周辺の平面図、図２（ｂ）はメモリセルトランジスタおよびその周辺の平面図を模式的に示しており、図１（ａ）は、図２（ａ）中１Ａ−１Ａ線、図１（ｂ）は図２（ｂ）の１Ｂ−１Ｂ線で示す部分の断面を模式的に示している。
【００１３】
図１（ａ）および図１（ｂ）に示すように、半導体基板としてのＰ型のシリコン基板１には、メモリセル領域Ｍ内および周辺回路領域の低電圧トランジスタ形成領域Ｒの表層にＮウェル（図示せず）が形成されており、さらにその表層にＰウェル１ａが形成されており、当該Ｐウェル１ａに活性領域２が構成されている。ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が、活性領域２を囲うように形成されている。この素子分離領域内には素子分離絶縁膜３が形成されている。
【００１４】
素子分離絶縁膜３は、シリコン基板１に形成されたトレンチ（溝に相当）４の内面に沿って形成されたＨＴＯ（High Temperature Oxide）膜５およびこのＨＴＯ膜５の内側に形成された塗布型絶縁膜、塗布型酸化膜であるＳＯＧ（Spin On Glass）膜６によって構成されている。
【００１５】
トレンチ４は、その底面がシリコン基板１の表面からの深さｄ１に位置するように形成されている。ＳＯＧ膜６は、その上面がトレンチ４の底面部から所定高さに位置し且つシリコン基板１の表面からの深さが深さｄ１よりも浅い深さｄ２に位置するようにトレンチ４内に埋込まれている。
【００１６】
ＳＯＧ膜６は、例えばポリシラザン（ＰＳＺ：polysilazane）の薬液を塗布して熱処理することで酸化膜に転換したシリコン酸化膜である。また、このＳＯＧ膜６の上面には所定膜厚のＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜７およびシリコン窒化膜８が積層されており、さらにトレンチ４内およびその上部を埋め込むようにＢＰＳＧ膜９が形成されている。
【００１７】
活性領域２の上部にはゲート絶縁膜１０を介してシリコン基板１の表面内の所定方向に横切るようにゲート電極ＰＧが形成されており、当該ゲート電極ＰＧの両脇にソース／ドレイン領域１ｄが構成されることによって低電圧トランジスタＴｒｐが構成されている。ゲート電極ＰＧは、下層から多結晶シリコン層１１、ゲート間絶縁膜１２、多結晶シリコン層１３、コバルトシリサイド（ＣｏＳｉ２）１４が積層されることにより構成されている。
【００１８】
尚、このゲート電極ＰＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧの形成工程と同じ工程で形成されている。なお、ゲート電極ＭＧの浮遊ゲート電極ＦＧに相当する多結晶シリコン層１１と、メモリセルトランジスタＴｒｍの制御ゲート電極ＣＧを構成する多結晶シリコン層１３との間のゲート間絶縁膜１２には開口部１２ａが形成され、多結晶シリコン層１１および１３間が構造的に接触し電気的に短絡した状態に構成されている。
【００１９】
図１（ａ）および図２（ａ）に示すように、活性領域２の表層には、ゲート電極ＰＧの両脇にＬＤＤ構造のソース／ドレイン領域１ｄがゲート電極ＰＧの中央下領域を除く活性領域２全体に渡って形成されている。このＬＤＤ構造のソース／ドレイン領域１ｄは、Ｐウェル１ａの導電型とは逆導電型となるＮ型の不純物拡散領域であり、第１濃度の低濃度不純物拡散領域１ｃと、当該第１濃度よりも高い第２濃度の高濃度不純物拡散領域１ｂにより構成されている。
【００２０】
低濃度不純物拡散領域１ｃは、一端がゲート電極ＰＧの下まで延出することでゲート電極ＰＧの側部と所定長だけオーバーラップしている。高濃度不純物拡散領域１ｂは、一端がゲート電極ＰＧの側壁から所定間隔離間している。また、シリコン基板１の表面からの高濃度不純物拡散領域１ｂの形成深さ（不純物分布がピークレベルにある深さまたはＰＮ接合部の深さ）ｄ４は、低濃度不純物拡散領域１ｃの形成深さ（低濃度不純物分布がピークレベルにある深さまたはＰＮ接合部の深さ）ｄ３よりも深く形成されている。
【００２１】
なお、高濃度不純物領域１ｂは深さｄ４を保ちながらゲート電極ＰＧの脇から活性領域２の端部まで形成されている。同様に、低濃度不純物領域１ｃも深さｄ３を保ちながら、ゲート電極ＰＧの脇から活性領域２の端部まで形成されている。
【００２２】
したがって、活性領域２と素子分離絶縁膜３との境界面である活性領域２の側壁にソース／ドレイン領域１ｄのＰＮ接合部が露出している。また、高濃度不純物領域１ｂの形成深さｄ４は、活性領域２から外方に離間した所定位置におけるＳＯＧ膜６の上面の深さｄ２より浅くなるように形成されている。
【００２３】
ゲート電極ＰＧの側壁面および活性領域２の上面には、ＴＥＯＳ酸化膜７が形成されており、当該ＴＥＯＳ酸化膜７の外面に沿ってシリコン窒化膜８が形成されている。シリコン窒化膜８の上には、ゲート電極ＰＧの上面高さまで非塗布型絶縁膜としてＢＰＳＧ膜９が埋込み形成されている。
【００２４】
ゲート電極ＰＧの上面およびＢＰＳＧ膜９の上面には、エッチングストッパ、バリア膜としてのシリコン窒化膜１５が形成されている。シリコン窒化膜１５の上面には層間絶縁膜１６が形成されている。層間絶縁膜１６は、ＴＥＯＳ酸化膜により構成されている。層間絶縁膜１６、シリコン窒化膜１５、ＢＰＳＧ膜９、シリコン窒化膜８およびＴＥＯＳ酸化膜７を貫通するようにコンタクトホール１７ａが形成されており、当該コンタクトホール１７ａ内にコンタクトプラグ１７が形成されている。コンタクトプラグ１７の上には配線層１８が形成されている。コンタクトプラグ１７の下端はソース／ドレイン領域１ｄを構成する高濃度不純物領域１ｂに接触している。
【００２５】
尚、メモリセル領域Ｍ内においては、図２（ｂ）に示すように、活性領域２がＸ方向に沿って形成されており、当該活性領域２がＸ方向に直交するＹ方向に所定間隔を以って並設されている。また、ワード線ＷＬがＹ方向に沿って形成されており、Ｘ方向に所定間隔を以って並設されている。活性領域２とワード線ＷＬとの交差領域にはメモリセルトランジスタＴｒｍのゲート電極ＭＧが配設されている。
【００２６】
図１（ｂ）に示すように、ゲート電極ＭＧは、シリコン基板１のＰウェル１ａ上にゲート絶縁膜１０を介して多結晶シリコン層１１、ゲート間絶縁膜１２、多結晶シリコン層１３、コバルトシリサイド層１４の積層構造により形成されており、ゲート間絶縁膜１２には開口は設けられていない。多結晶シリコン層１１が浮遊ゲート電極ＦＧとして機能し、多結晶シリコン層１３およびコバルトシリサイド層１４が制御ゲート電極ＣＧとして機能する。メモリセルトランジスタＴｒｍは、ゲート電極ＭＧと当該ゲート電極ＭＧのＹ方向両脇に低濃度不純物拡散領域１ｃからなるソース／ドレイン領域１ｅとを備えている。このようにして、ゲート電極ＭＧは、ゲート電極ＰＧとほぼ同様構造によって構成されている。尚、図示しないが、メモリセル領域Ｍ内にもバリア膜としてシリコン窒化膜１５が形成されている。
【００２７】
上記構成において、低電圧トランジスタＴｒｐの周囲に形成されたＳＯＧ膜６は、その上端６ａが活性領域２との接触領域付近においてシリコン基板１の上面（表面）高さよりも深く、高濃度不純物領域１ｂの形成深さｄ４よりも浅い深さに位置し、ＳＯＧ膜６の上面は接触領域付近よりも外方領域においては深さｄ４よりも深い深さｄ２に位置している。このため、高濃度不純物領域１ｂがＳＯＧ膜６から受ける応力の影響が緩和される。これにより、結晶欠陥が応力を受けることによりシリコン基板１内での転位の発生を抑制することができ、リーク電流の低減を図るとともに転位発生に起因した素子不良の発生を抑制できる。
【００２８】
次に、上記構成の低電圧トランジスタの製造工程について説明する。尚、メモリセルトランジスタＴｒｍやその他の領域の製造方法の説明は省略する。下記説明において一般的な工程であれば付加しても良いし、必要に応じて各工程を入れ替えて適用しても良い。
【００２９】
まず、図３に示すように、Ｐ型のシリコン基板１を洗浄後、基板汚染やリソグラフィの際のレジスト倒れの防止を目的として犠牲酸化膜１８を形成する。次に、ウェル／チャネル領域の形成を目的としてリソグラフィ技術によりレジスト（図示せず）を塗布しトランジスタＴｒｐの形成領域を含む領域について開口し、Ｂ、ＢＦ２等の不純物イオンを注入し、Ｐウェル１ａを形成した後、Ｎチャネルを形成するためにトランジスタＴｒｐの閾値電圧を調整するための不純物イオンを再度注入する。ただし、トランジスタＴｒｐの閾値電圧を０付近に保持したい場合には不純物イオンの注入処理は必要なく、逆に閾値電圧を負としディプレッション型のトランジスタとしたい場合にはリン（Ｐ）またはヒ素（Ａｓ）などのＮ型の不純物をイオン注入する。不純物イオンの注入時のマスクとして使用したレジストは不要であるため、Ｏ２ドライアッシャー、薬液処理により剥離する。この後、アニールすることで不純物イオンを活性化する。
【００３０】
次に、図４に示すように、犠牲酸化膜１８をフッ酸などで剥離した後、水蒸気雰囲気中で加熱し必要な厚さのゲート絶縁膜１０を形成し、浮遊ゲート電極ＦＧ用の多結晶シリコン層１１、加工用のシリコン窒化膜１９およびシリコン酸化膜２０をＣＶＤ法により順次堆積する。その後、通常のリソグラフィ法によりレジスト（図示せず）を塗布してパターンニングし、加工用のシリコン酸化膜２０をＲＩＥ（Reactive Ion Etching）法により加工した後、Ｏ２ドライアッシャー処理、薬液処理によってレジストを剥離し、加工用のシリコン酸化膜２０をマスクとして多結晶シリコン層１１、ゲート絶縁膜１０、シリコン基板１の上部をＲＩＥ法によりエッチング処理しシリコン基板１にトレンチ４を深さｄ１で形成する。このとき、トレンチ４の加工が行われずゲート絶縁膜１０、多結晶シリコン層１１の積層構造が残留する領域が活性領域２となる。
【００３１】
次に、図５に示すように、ＬＰ−ＣＶＤ法によりＨＴＯ膜５をトレンチ４の内面に沿って形成し、この後、ＳＯＧ膜６を形成するためのポリシラザンを塗布し、トレンチ４内をポリシラザン塗布液で充填する。次に、４００〜５００℃の酸化性雰囲気中にて熱処理を行い、ポリシラザン塗布液をシリコン酸化膜に転換しＳＯＧ膜６を形成する。
【００３２】
次に、図６に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１９をストッパとしてＳＯＧ膜６およびＨＴＯ膜５を研磨することで平坦化処理を行い、トレンチ４内にＳＯＧ膜６が埋め込まれた状態に形成する。
【００３３】
次に、図７に示すように、ＳＯＧ膜６をシリコン窒化膜１９の膜厚分だけエッチバックし、シリコン窒化膜１９を剥離する。次に、メモリセルトランジスタＴｒｍ用のゲート間絶縁膜１２を例えばＯＮＯ膜、ＮＯＮＯＮ膜またはアルミナ（Ａｌ２Ｏ３）を含有した高誘電体膜により形成する。
【００３４】
次に、図８に示すように、ゲート間絶縁膜１２の上に多結晶シリコン膜１３を堆積する。尚、ゲート間絶縁膜１２の形成後で且つ多結晶シリコン膜１３を厚く堆積する前に、多結晶シリコン膜を薄く堆積し、低電圧トランジスタＴｒｐ用のゲート間絶縁膜１２に開口１２ａを形成し、その後、多結晶シリコン膜１３を厚く堆積する。これにより、多結晶シリコン膜１３と多結晶シリコン層１１とが開口１２ａを通じて構造的に接触する。
【００３５】
次に、図９に示すように、ゲート電極ＰＧの加工時に使用するマスク材としてシリコン窒化膜２１をＣＶＤ法により堆積する。次に、図１０に示すように、フォトリソグラフィ法および異方性エッチング（ＲＩＥ法）を用いてゲート電極ＰＧのパターンニングを行う。このとき、シリコン窒化膜２１上にレジストをパターンニングしてシリコン窒化膜２１をエッチング処理しハードマスクとして形成し、当該シリコン窒化膜２１をマスクとして多結晶シリコン層１３、ゲート間絶縁膜１２、多結晶シリコン層１１をエッチング処理する。このとき、ＳＯＧ膜６もその上面がシリコン基板１の表面付近に位置する程度までエッチバックされる。
【００３６】
次に、図１１に示すように、ゲート電極ＰＧおよび素子分離絶縁膜３を構成するＳＯＧ膜６をマスクとしてＮ型の不純物のイオン注入を行い、ゲート電極ＰＧの脇のシリコン基板１の表層である活性領域２全体に、シリコン基板１の表面からの深さｄ３の位置に不純物分布のピークレベルが位置するＮ型の低濃度不純物領域１ｃを形成する。この低濃度不純物領域１ｃは、ＬＤＤ(Lightly Doped Drain)構造を有するソース／ドレインを形成するために設けられている。図１１に示す低濃度不純物領域１ｃとその下部周囲を覆うシリコン基板１のＰ型領域との境界線が不純物分布のピークレベルを示している。
【００３７】
次に、図１２に示すように、レジスト２２を塗布してパターンニングする。図１３に平面図を示すように、レジスト２２のパターンニング残留領域は、活性領域２を平面的に覆い且つ所定のマージンを加味して素子分離絶縁膜３の一部上に張り出した領域である。
【００３８】
次に、図１４に示すように、パターンニングされたレジスト２２をマスクとしてＲＩＥ法によりＳＯＧ膜６をエッチング加工する。このエッチング加工深さは、予め定められた所望の深さであり、例えば、低濃度不純物領域１ｃの深さよりも深い深さである。
【００３９】
尚、フラッシュメモリ装置１内には、高電圧トランジスタ（図示せず）が別途形成されるが、当該高電圧トランジスタのゲート絶縁膜は低電圧トランジスタＴｒｐのゲート絶縁膜１０よりも厚く形成される。高電圧トランジスタのソース／ドレイン領域について浅く不純物を導入するためには、高電圧トランジスタの厚いゲート絶縁膜を除去加工する必要があるが、このとき行われるＲＩＥ法によるエッチング加工は当該工程と同一工程で行っても良い。これにより工程数を削減できる。
【００４０】
次に、図１５に示すように、アッシング等によりレジスト２２を剥離し、シリコン酸化膜２３をＣＶＤ法により全面に堆積し、当該シリコン酸化膜２３をＲＩＥ法により異方性エッチング処理することで多結晶シリコン層１１、ゲート間絶縁膜１２、多結晶シリコン層１３、シリコン窒化膜２１の側壁に沿ってシリコン酸化膜２３を残留させるようにスペーサ加工を行う。次に、イオンインプランテーション技術によりリン（Ｐ）または砒素（Ａｓ）等のＮ型の不純物をシリコン基板１の表層に高濃度にイオン注入する。このときのイオン注入の濃度ピーク位置は、例えば前述のＲＩＥ法によるＳＯＧ膜６のエッチング加工最深部よりも深い位置に調整される。なお、このイオン注入では、イオン注入領域がイオン損傷によりシリコンがアモルファス化している。また、不純物のピーク分布深さｄ３、ｄ４は、注入するイオン種や注入条件である加速電圧や注入量に依存している。加工途中におけるゲート電極ＰＧの側壁にはスペーサとしてシリコン酸化膜２３が形成されている。高濃度不純物領域１ｂの端部はシリコン酸化膜２３の外側に沿う位置に形成されている。
【００４１】
図１６は、このときの３次元構造を模式的に示している。この図１６に示すように、シリコン基板１の活性領域２は、素子分離絶縁膜３で包囲された状態に設けられている。
次に、図１７に示すように、側壁絶縁膜、スペーサ膜として残留したシリコン酸化膜２３を除去可能にするように当該シリコン酸化膜２３の側壁膜厚に応じてフッ酸系の薬液によるウェットエッチング処理を行う。このウェットエッチング処理によりゲート電極ＰＧの側壁に形成されたシリコン酸化膜２３の膜厚よりも厚くＳＯＧ膜６の上部が除去される。
【００４２】
素子分離絶縁膜３は、特にＳＯＧ膜６の上端６ａが活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つ高濃度不純物拡散領域１ｂの形成深さｄ２よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて形成深さｄ２よりも深く位置するように形成される。
【００４３】
図１８は、このときの３次元構造を模式的に示している。この図１８に示すように、ウェットエッチング処理によりＳＯＧ膜６が等方的に除去処理されることになり、ゲート電極ＰＧがゲート長方向に素子分離絶縁膜３の上面上まで延設したゲート電極ＰＧの延設領域において、当該延設領域におけるゲート電極ＰＧのゲート幅方向中央下の支持部が残留した状態で当該支持部のゲート幅方向脇で且つゲート電極ＰＧの側部下方の素子分離絶縁膜３（ＳＯＧ膜６）がエッチング除去される。
【００４４】
ＲＩＥ法によりＳＯＧ膜６の上部をエッチング処理してから最小限のウェットエッチング処理を等方的に行うため、ゲート絶縁膜１０に与えられる悪影響は抑制される。ウェットエッチング量は、ゲート電極ＰＧ脇に形成されたシリコン酸化膜２３の膜厚で制限されるものの、ＳＯＧ膜６の上部を事前にＲＩＥ法で除去処理しているため、側壁に形成されたシリコン酸化膜２３の膜厚がたとえ薄くても素子分離絶縁膜３の上部について必要な膜厚だけ除去処理を行うことができる。
【００４５】
次に、ＲＴＡ(Rapid Thermal Annealing)により、イオン注入処理により低濃度不純物領域１ｃおよび高濃度不純物領域１ｂに導入した不純物の活性化を行い、結晶性の回復を行う。これにより、活性領域２にＬＤＤ構造のソース／ドレイン領域１ｄを形成できる。このようにＳＯＧ膜６の落とし込みを行ってから熱処理しているため、ＳＯＧ膜６による高い引張ストレスの影響を低減した状態で熱処理することができ、ＲＴＡ処理に起因した転位の発生を抑制することができる。このアニール処理を施すことによってＮ型の各不純物領域１ｂおよび２ｃとＰ型シリコン基板１との間にＰＮ接合が形成されるが、このＰＮ接合部の位置は不純物のピーク分布の深さに比較して若干深くなる。このＰＮ接合部の深さに合わせて活性領域２に接触領域の素子分離絶縁膜３の上面位置を調整すると良い。
【００４６】
次に、図１９に示すように、ゲート電極ＰＧの上面、側面、活性領域２の上面および素子分離絶縁膜３の上露出面を覆うようにＴＥＯＳ酸化膜７をＬＰ−ＣＶＤ法により成膜し、続いてシリコン窒化膜８をＬＰ−ＣＶＤ法により成膜する。
【００４７】
次に、図２０に示すように、非塗布型酸化膜としてＣＶＤ法によりＢＰＳＧ膜９をゲート電極ＰＧの脇に埋設し、この後、メルト処理を行うことでボイドの発生を抑制し、ＣＭＰ法によりシリコン窒化膜８をストッパとして研磨することで平坦化処理する。
【００４８】
次に、図２１に示すように、シリコン窒化膜８、ＴＥＯＳ酸化膜７、およびシリコン窒化膜２１を除去し、ＢＰＳＧ膜９のエッチバックを行い、ゲート電極ＰＧを構成する多結晶シリコン層１３の上面を露出させた状態とする。図１９では、ＢＰＳＧ膜９の上面と多結晶シリコン層１３の上面とを一致させた状態としているが、多結晶シリコン層１３をＢＰＳＧ膜９の上面よりも突出するようにしても良い。
【００４９】
次に、図２２に示すように、多結晶シリコン層１３の上部をコバルト（Ｃｏ）によりコバルトシリサイド層１４として形成し、全面にバリア膜としてシリコン窒化膜１５を成膜する。コバルトシリサイド層１４の形成では、図１３に示す状態から多結晶シリコン層１３の露出面をウェットエッチング処理などで洗浄した後にコバルトを成膜し、熱処理を行うことでコバルトと接触している多結晶シリコン層１３の上部を部分的に反応させてシリサイド化し、コバルトシリサイド層１４を形成できる。シリサイド化の後、未反応の金属を剥離し、シリコン窒化膜１５をコバルトシリサイド層１４による汚染防止のバリア絶縁膜として形成する。なお、未反応金属の剥離後、再度熱処理を行った上でシリコン窒化膜１５の形成しても良い。
【００５０】
次に、図２３に示すように、プラズマＣＶＤ法により層間絶縁膜１６としてＴＥＯＳ酸化膜を所定膜厚形成する。次に、フォトリソグラフィ処理およびＲＩＥ法によりコンタクトホール１７ａおよび配線溝１８ａを形成し、図１に示すように、コンタクトホール１７ａおよび配線溝１８ａ内に導体を埋込み、コンタクトプラグ１７および配線層１８を形成する。この埋込む導体はバリアメタルとしてチタン（Ｔｉ）／窒化チタン（ＴｉＮ）の積層構造を形成し、次にタングステン（Ｗ）をＣＶＤ法により充填する。これにより、図１に示す構造を得ることができる。この後の工程は図示しないが、さらに上層の多層配線プロセスに続く。
【００５１】
本実施形態によれば、素子分離絶縁膜３を構成するＳＯＧ膜６を溝４内に埋込み形成し、素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｄのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方に遠ざかるに連れて深さｄ４よりも深く位置するように形成することができ、ＳＯＧ膜６が活性領域２に及ぼす引張応力を緩和することができ、ＬＤＤ構造を形成するための高濃度不純物のイオン注入後にＲＴＡ処理で発生しやすい結晶欠陥に起因した転位の発生を抑制することができる。
【００５２】
例えば、高電圧トランジスタの場合には耐圧を高めるため、半導体基板２上に形成されるゲート絶縁膜の膜厚が低電圧トランジスタＴｒｐのゲート絶縁膜１０の膜厚に比較して厚い。したがって高電圧トランジスタのゲート絶縁膜を加工するプロセスが必要な場合には高電圧トランジスタ周辺の素子分離絶縁膜３の高さ調整は比較的容易となる。
【００５３】
低電圧トランジスタＴｒｐの場合には、ゲート絶縁膜１０が比較的薄いため高電圧トランジスタのゲート絶縁膜を加工し同時に素子分離絶縁膜が落とし込む工程を要しない。このため、素子分離絶縁膜３がウェットエッチング処理前に大きく落ち込むようなことはない。よって、特に低電圧トランジスタＴｒｐの周辺領域においては、ウェットエッチングによる落とし込み前に活性領域２をマスクにより覆った状態でのＲＩＥ法による素子分離絶縁膜３の落とし込み処理は結晶欠陥の抑制に多大な効果を奏する。
【００５４】
レジストマスク２２を活性領域２の全領域を覆うように形成した状態でＲＩＥ法により素子分離絶縁膜３の上部を処理しているため、シリコン基板１のガウジングを防止できトランジスタのショートチャネル効果を防止できる。
【００５５】
素子分離絶縁膜３を構成するＳＯＧ膜６の上部をＲＩＥ法により事前に除去してからウェットエッチング処理を行っているため、ウェットエッチング除去量を低減することができ、ゲート絶縁膜１０への悪影響を防止でき、低電圧トランジスタＴｒｐの特性劣化を抑制できる。
【００５６】
このウェットエッチング処理は等方的であるため、事前にＲＩＥ法にて除去できない領域もエッチング処理することができる。そして、活性領域２と素子分離絶縁膜３との境界を超えた領域までレジスト２２が覆われているため、事前のＲＩＥ法によるエッチング処理時に同時に活性領域２のシリコン基板１表面が加工されることもなく、素子特性を良好に保持できる。
【００５７】
素子分離絶縁膜３のウェットエッチング処理では、ＬＤＤ構造のスペーサとしての側壁絶縁膜２３も同時に除去処理しているため、工程削減できる。尚、側壁絶縁膜２３をウェットエッチング処理するときにゲート絶縁膜１０との接触部の側壁に残留させるように処理するとゲート絶縁膜１０の信頼性を高く保つことができる。
【００５８】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
【００５９】
半導体基板としてＰ型のシリコン基板１に適用したが、Ｎ型のシリコン基板の表層にＰウェルを形成した基板等を適用しても良く、半導体基板の種類は限られない。 低電圧型のｎチャネル型のＭＯＳＦＥＴに適用したが、各領域内にドープされる不純物種を変更すればｐチャネル型のＭＯＳＦＥＴに適用しても良い。
【００６０】
ゲート電極ＰＧの上部にコバルトシリサイド層１４を形成した実施形態を示したが、その他、タングステン（Ｗ）、タンタル（Ｔａ）等をゲート電極ＰＧとして適用したメタルゲート構造に適用しても良い。
【００６１】
また、高濃度不純物領域１ｂの不純物のピーク分布深さｄ２を基準として説明をしているが、より厳密にはイオン注入後のＲＴＡ処理後には不純物深さが若干深くなる。本来イオン注入後の深さ方向のプロファイルから得られる分布と活性化アニールにより不純物が拡散した後の分布とは一致しないが、半導体素子形成技術の微細化に伴いイオン注入後の活性化アニール温度が低温化され、ほぼイオン注入後の分布ピーク位置とアニール後のピーク分布（ＰＮ接合部）の深さとは若干異なるもののほぼ一致するとみなすことができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態を示す要部の縦断面図
【図２】模式的に示す平面図
【図３】製造工程の一段階を模式的に示す縦断面図（その１）
【図４】製造工程の一段階を模式的に示す縦断面図（その２）
【図５】製造工程の一段階を模式的に示す縦断面図（その３）
【図６】製造工程の一段階を模式的に示す縦断面図（その４）
【図７】製造工程の一段階を模式的に示す縦断面図（その５）
【図８】製造工程の一段階を模式的に示す縦断面図（その６）
【図９】製造工程の一段階を模式的に示す縦断面図（その７）
【図１０】製造工程の一段階を模式的に示す縦断面図（その８）
【図１１】製造工程の一段階を模式的に示す縦断面図（その９）
【図１２】製造工程の一段階を模式的に示す縦断面図（その１０）
【図１３】製造工程の一段階を模式的に示す平面図（その１）
【図１４】製造工程の一段階を模式的に示す縦断面図（その１１）
【図１５】製造工程の一段階を模式的に示す縦断面図（その１２）
【図１６】製造工程の一段階を三次元的に示す模式図（その１）
【図１７】製造工程の一段階を模式的に示す縦断面図（その１３）
【図１８】製造工程の一段階を三次元的に示す模式図（その２）
【図１９】製造工程の一段階を模式的に示す縦断面図（その１４）
【図２０】製造工程の一段階を模式的に示す縦断面図（その１５）
【図２１】製造工程の一段階を模式的に示す縦断面図（その１６）
【図２２】製造工程の一段階を模式的に示す縦断面図（その１７）
【図２３】製造工程の一段階を模式的に示す縦断面図（その１８）
【符号の説明】
【００６３】
図面中、１はシリコン基板（半導体基板）、１ｄはソース／ドレイン領域、２は活性領域、３は素子分離絶縁膜、４はトレンチ（溝）、６はＳＯＧ膜（塗布型絶縁膜）、９はＢＰＳＧ膜（非塗布型絶縁膜）、ＰＧはゲート電極を示す。
【技術分野】
【０００１】
本発明は、活性領域の周囲に素子分離領域が設けられた構造を具備した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置として代表的なフラッシュメモリでは、微細な素子分離構造を形成するためＳＴＩ(Shallow Trench Isolation)構造の素子分離を採用している。ＳＴＩ構造は、半導体基板の表面に所定方向に沿って素子分離溝を形成し当該素子分離溝内に素子分離用の絶縁膜を埋込むことで構成されているもので、これにより活性領域が分離されている（例えば、特許文献１参照）。特許文献１記載の技術思想によれば、素子分離用の溝内に塗布型絶縁膜としてポリシラザン膜が埋込まれ、当該ポリシラザン膜上にＨＤＰ−ＣＶＤ(High Density Plasma - Chemical Vapor Deposition)法によりシリコン酸化膜が形成されており、これにより素子分離絶縁膜を構成している。
【０００３】
上記したポリシラザン膜は、ポリシラザンの塗布液を塗布した後に熱処理をすることで酸化膜に転換するものであるが、この熱処理をする際にポリシラザン自身が収縮するのでその応力が半導体基板側に作用する。特に塗布量が多い部分においては発生する応力も大きくなるので、ポリシラザンと接触している部分の半導体基板に与えるひずみ応力も大きくなる。
【０００４】
たとえば周辺回路部のトランジスタを形成する領域では、半導体基板の活性領域を囲むようにしてＳＴＩを形成するので、活性領域がポリシラザン膜と接する部分では大きな応力を受けて結晶欠陥や転位が発生する原因となりやすい。特に、トランジスタの不純物拡散領域としてＬＤＤ（lightly doped drain）構造を採用する場合に、高濃度不純物領域を形成する際に転位が発生しやすくなる問題がある。
【０００５】
すなわち、ＬＤＤ構造の高濃度不純物領域を形成する場合に、半導体基板の内部においてｐｎ接合が形成される深さ、つまりイオン注入時に不純物濃度がピークレベルにある深さの位置で、イオン打ち込みによる結晶欠陥が多数発生している。この結晶欠陥を低減させて不純物を活性化させるために熱処理を行う。このとき、活性領域と接するＳＴＩの部分で半導体基板がポリシラザンから応力を受けるので、結晶欠陥を核として半導体基板の内部に線状欠陥である転位が発生しやすくなる。このような転位はｐｎ接合のリーク電流増大の原因となるので抑制することが望ましい。そこで、フッ酸などのウェットエッチング処理により酸化膜を落とし込むと良い。すると、ゲート電極下の半導体基板コーナー部の酸化膜をもエッチング処理できる。
【０００６】
ゲート電極の側壁を保護するため、予めゲート電極の側壁に絶縁膜を形成すると良いが、素子分離絶縁膜のウェットエッチング処理により当該側壁絶縁膜も処理に曝されるため当該側壁絶縁膜が薄くなり例えば全て処理されてしまうと露出したゲート絶縁膜が処理に曝されてしまい、トランジスタ特性や信頼性に悪影響が及ぼされる可能性が考えられる。したがってウェットエッチング処理量は側壁の絶縁膜の膜厚で制限されてしまい、結晶欠陥対策として十分に素子分離絶縁膜の落とし込みができない。
【特許文献１】特開２００６−１５６４７１号公報
【特許文献２】特開２００４−２２８５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、基板表面からの深さが第１深さを有する溝が周囲に形成されることで区画された活性領域を有する半導体基板と、前記活性領域の一部上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両脇の前記活性領域内に、前記半導体基板の表面からの深さが第１の深さより浅い第２の深さで形成され、前記溝の側壁に露出した露出面を有するソース／ドレイン領域と、前記溝内に塗布型絶縁膜を含んで埋込み形成された素子分離絶縁膜とを備え、前記ゲート電極は前記活性領域から前記素子分離絶縁膜上に延出し、前記ゲート電極が上方に位置していない領域における前記素子分離絶縁膜は、前記活性領域との接触領域付近においては前記半導体基板の表面の高さよりも深く前記第２の深さより浅い高さに位置し、前記接触領域付近よりも外方領域において前記第２の深さより深く位置していることを特徴としている。
【０００９】
本発明の一態様は、第１導電型の半導体基板の活性領域の周囲に溝を形成する工程と、前記溝内に塗布型絶縁膜を含んだ素子分離絶縁膜を埋込み形成し素子分離領域を形成する工程と、前記活性領域上にゲート絶縁膜を介してゲート電極を形成する工程と、前記活性領域に前記ゲート電極をマスクとして不純物を導入して前記第１導電型とは逆導電型の第２導電型の低濃度の不純物導入領域を形成する工程と、前記ゲート電極の側壁に沿ってＬＤＤ（Lightly Doped Drain）構造形成用のスペーサ膜を形成する工程と、前記ゲート電極およびスペーサ膜をマスクとして第２導電型の高濃度の不純物導入領域を活性領域に形成する工程と、前記活性領域および素子分離領域間における前記素子分離絶縁膜の接触端部を覆うようにマスクパターンを形成する工程と、前記マスクパターンをマスクとして前記素子分離絶縁膜の接触端部を除く領域において溝内の素子分離絶縁膜の上部を所定膜厚除去する工程と、前記マスクパターンを剥離する工程と、前記素子分離絶縁膜の接触端部を含む溝内の素子分離絶縁膜の上部および前記スペーサ膜をウェットエッチング処理する工程と、前記不純物を活性化させるために熱処理する工程と、前記素子分離絶縁膜上に非塗布型絶縁膜を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の周辺回路部などに形成されるＬＤＤ構造を有するトランジスタとその周辺構造に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
まず、図１および図２を参照して本実施形態の低電圧トランジスタの構成を説明する。図１（ａ）はＮＡＮＤ型フラッシュメモリ装置の周辺回路の低電圧トランジスタの縦断面図、図１（ｂ）はメモリセル領域内に構成されるメモリセルトランジスタの縦断面図を示しており、図２（ａ）は低電圧トランジスタおよびその周辺の平面図、図２（ｂ）はメモリセルトランジスタおよびその周辺の平面図を模式的に示しており、図１（ａ）は、図２（ａ）中１Ａ−１Ａ線、図１（ｂ）は図２（ｂ）の１Ｂ−１Ｂ線で示す部分の断面を模式的に示している。
【００１３】
図１（ａ）および図１（ｂ）に示すように、半導体基板としてのＰ型のシリコン基板１には、メモリセル領域Ｍ内および周辺回路領域の低電圧トランジスタ形成領域Ｒの表層にＮウェル（図示せず）が形成されており、さらにその表層にＰウェル１ａが形成されており、当該Ｐウェル１ａに活性領域２が構成されている。ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域が、活性領域２を囲うように形成されている。この素子分離領域内には素子分離絶縁膜３が形成されている。
【００１４】
素子分離絶縁膜３は、シリコン基板１に形成されたトレンチ（溝に相当）４の内面に沿って形成されたＨＴＯ（High Temperature Oxide）膜５およびこのＨＴＯ膜５の内側に形成された塗布型絶縁膜、塗布型酸化膜であるＳＯＧ（Spin On Glass）膜６によって構成されている。
【００１５】
トレンチ４は、その底面がシリコン基板１の表面からの深さｄ１に位置するように形成されている。ＳＯＧ膜６は、その上面がトレンチ４の底面部から所定高さに位置し且つシリコン基板１の表面からの深さが深さｄ１よりも浅い深さｄ２に位置するようにトレンチ４内に埋込まれている。
【００１６】
ＳＯＧ膜６は、例えばポリシラザン（ＰＳＺ：polysilazane）の薬液を塗布して熱処理することで酸化膜に転換したシリコン酸化膜である。また、このＳＯＧ膜６の上面には所定膜厚のＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜７およびシリコン窒化膜８が積層されており、さらにトレンチ４内およびその上部を埋め込むようにＢＰＳＧ膜９が形成されている。
【００１７】
活性領域２の上部にはゲート絶縁膜１０を介してシリコン基板１の表面内の所定方向に横切るようにゲート電極ＰＧが形成されており、当該ゲート電極ＰＧの両脇にソース／ドレイン領域１ｄが構成されることによって低電圧トランジスタＴｒｐが構成されている。ゲート電極ＰＧは、下層から多結晶シリコン層１１、ゲート間絶縁膜１２、多結晶シリコン層１３、コバルトシリサイド（ＣｏＳｉ２）１４が積層されることにより構成されている。
【００１８】
尚、このゲート電極ＰＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧの形成工程と同じ工程で形成されている。なお、ゲート電極ＭＧの浮遊ゲート電極ＦＧに相当する多結晶シリコン層１１と、メモリセルトランジスタＴｒｍの制御ゲート電極ＣＧを構成する多結晶シリコン層１３との間のゲート間絶縁膜１２には開口部１２ａが形成され、多結晶シリコン層１１および１３間が構造的に接触し電気的に短絡した状態に構成されている。
【００１９】
図１（ａ）および図２（ａ）に示すように、活性領域２の表層には、ゲート電極ＰＧの両脇にＬＤＤ構造のソース／ドレイン領域１ｄがゲート電極ＰＧの中央下領域を除く活性領域２全体に渡って形成されている。このＬＤＤ構造のソース／ドレイン領域１ｄは、Ｐウェル１ａの導電型とは逆導電型となるＮ型の不純物拡散領域であり、第１濃度の低濃度不純物拡散領域１ｃと、当該第１濃度よりも高い第２濃度の高濃度不純物拡散領域１ｂにより構成されている。
【００２０】
低濃度不純物拡散領域１ｃは、一端がゲート電極ＰＧの下まで延出することでゲート電極ＰＧの側部と所定長だけオーバーラップしている。高濃度不純物拡散領域１ｂは、一端がゲート電極ＰＧの側壁から所定間隔離間している。また、シリコン基板１の表面からの高濃度不純物拡散領域１ｂの形成深さ（不純物分布がピークレベルにある深さまたはＰＮ接合部の深さ）ｄ４は、低濃度不純物拡散領域１ｃの形成深さ（低濃度不純物分布がピークレベルにある深さまたはＰＮ接合部の深さ）ｄ３よりも深く形成されている。
【００２１】
なお、高濃度不純物領域１ｂは深さｄ４を保ちながらゲート電極ＰＧの脇から活性領域２の端部まで形成されている。同様に、低濃度不純物領域１ｃも深さｄ３を保ちながら、ゲート電極ＰＧの脇から活性領域２の端部まで形成されている。
【００２２】
したがって、活性領域２と素子分離絶縁膜３との境界面である活性領域２の側壁にソース／ドレイン領域１ｄのＰＮ接合部が露出している。また、高濃度不純物領域１ｂの形成深さｄ４は、活性領域２から外方に離間した所定位置におけるＳＯＧ膜６の上面の深さｄ２より浅くなるように形成されている。
【００２３】
ゲート電極ＰＧの側壁面および活性領域２の上面には、ＴＥＯＳ酸化膜７が形成されており、当該ＴＥＯＳ酸化膜７の外面に沿ってシリコン窒化膜８が形成されている。シリコン窒化膜８の上には、ゲート電極ＰＧの上面高さまで非塗布型絶縁膜としてＢＰＳＧ膜９が埋込み形成されている。
【００２４】
ゲート電極ＰＧの上面およびＢＰＳＧ膜９の上面には、エッチングストッパ、バリア膜としてのシリコン窒化膜１５が形成されている。シリコン窒化膜１５の上面には層間絶縁膜１６が形成されている。層間絶縁膜１６は、ＴＥＯＳ酸化膜により構成されている。層間絶縁膜１６、シリコン窒化膜１５、ＢＰＳＧ膜９、シリコン窒化膜８およびＴＥＯＳ酸化膜７を貫通するようにコンタクトホール１７ａが形成されており、当該コンタクトホール１７ａ内にコンタクトプラグ１７が形成されている。コンタクトプラグ１７の上には配線層１８が形成されている。コンタクトプラグ１７の下端はソース／ドレイン領域１ｄを構成する高濃度不純物領域１ｂに接触している。
【００２５】
尚、メモリセル領域Ｍ内においては、図２（ｂ）に示すように、活性領域２がＸ方向に沿って形成されており、当該活性領域２がＸ方向に直交するＹ方向に所定間隔を以って並設されている。また、ワード線ＷＬがＹ方向に沿って形成されており、Ｘ方向に所定間隔を以って並設されている。活性領域２とワード線ＷＬとの交差領域にはメモリセルトランジスタＴｒｍのゲート電極ＭＧが配設されている。
【００２６】
図１（ｂ）に示すように、ゲート電極ＭＧは、シリコン基板１のＰウェル１ａ上にゲート絶縁膜１０を介して多結晶シリコン層１１、ゲート間絶縁膜１２、多結晶シリコン層１３、コバルトシリサイド層１４の積層構造により形成されており、ゲート間絶縁膜１２には開口は設けられていない。多結晶シリコン層１１が浮遊ゲート電極ＦＧとして機能し、多結晶シリコン層１３およびコバルトシリサイド層１４が制御ゲート電極ＣＧとして機能する。メモリセルトランジスタＴｒｍは、ゲート電極ＭＧと当該ゲート電極ＭＧのＹ方向両脇に低濃度不純物拡散領域１ｃからなるソース／ドレイン領域１ｅとを備えている。このようにして、ゲート電極ＭＧは、ゲート電極ＰＧとほぼ同様構造によって構成されている。尚、図示しないが、メモリセル領域Ｍ内にもバリア膜としてシリコン窒化膜１５が形成されている。
【００２７】
上記構成において、低電圧トランジスタＴｒｐの周囲に形成されたＳＯＧ膜６は、その上端６ａが活性領域２との接触領域付近においてシリコン基板１の上面（表面）高さよりも深く、高濃度不純物領域１ｂの形成深さｄ４よりも浅い深さに位置し、ＳＯＧ膜６の上面は接触領域付近よりも外方領域においては深さｄ４よりも深い深さｄ２に位置している。このため、高濃度不純物領域１ｂがＳＯＧ膜６から受ける応力の影響が緩和される。これにより、結晶欠陥が応力を受けることによりシリコン基板１内での転位の発生を抑制することができ、リーク電流の低減を図るとともに転位発生に起因した素子不良の発生を抑制できる。
【００２８】
次に、上記構成の低電圧トランジスタの製造工程について説明する。尚、メモリセルトランジスタＴｒｍやその他の領域の製造方法の説明は省略する。下記説明において一般的な工程であれば付加しても良いし、必要に応じて各工程を入れ替えて適用しても良い。
【００２９】
まず、図３に示すように、Ｐ型のシリコン基板１を洗浄後、基板汚染やリソグラフィの際のレジスト倒れの防止を目的として犠牲酸化膜１８を形成する。次に、ウェル／チャネル領域の形成を目的としてリソグラフィ技術によりレジスト（図示せず）を塗布しトランジスタＴｒｐの形成領域を含む領域について開口し、Ｂ、ＢＦ２等の不純物イオンを注入し、Ｐウェル１ａを形成した後、Ｎチャネルを形成するためにトランジスタＴｒｐの閾値電圧を調整するための不純物イオンを再度注入する。ただし、トランジスタＴｒｐの閾値電圧を０付近に保持したい場合には不純物イオンの注入処理は必要なく、逆に閾値電圧を負としディプレッション型のトランジスタとしたい場合にはリン（Ｐ）またはヒ素（Ａｓ）などのＮ型の不純物をイオン注入する。不純物イオンの注入時のマスクとして使用したレジストは不要であるため、Ｏ２ドライアッシャー、薬液処理により剥離する。この後、アニールすることで不純物イオンを活性化する。
【００３０】
次に、図４に示すように、犠牲酸化膜１８をフッ酸などで剥離した後、水蒸気雰囲気中で加熱し必要な厚さのゲート絶縁膜１０を形成し、浮遊ゲート電極ＦＧ用の多結晶シリコン層１１、加工用のシリコン窒化膜１９およびシリコン酸化膜２０をＣＶＤ法により順次堆積する。その後、通常のリソグラフィ法によりレジスト（図示せず）を塗布してパターンニングし、加工用のシリコン酸化膜２０をＲＩＥ（Reactive Ion Etching）法により加工した後、Ｏ２ドライアッシャー処理、薬液処理によってレジストを剥離し、加工用のシリコン酸化膜２０をマスクとして多結晶シリコン層１１、ゲート絶縁膜１０、シリコン基板１の上部をＲＩＥ法によりエッチング処理しシリコン基板１にトレンチ４を深さｄ１で形成する。このとき、トレンチ４の加工が行われずゲート絶縁膜１０、多結晶シリコン層１１の積層構造が残留する領域が活性領域２となる。
【００３１】
次に、図５に示すように、ＬＰ−ＣＶＤ法によりＨＴＯ膜５をトレンチ４の内面に沿って形成し、この後、ＳＯＧ膜６を形成するためのポリシラザンを塗布し、トレンチ４内をポリシラザン塗布液で充填する。次に、４００〜５００℃の酸化性雰囲気中にて熱処理を行い、ポリシラザン塗布液をシリコン酸化膜に転換しＳＯＧ膜６を形成する。
【００３２】
次に、図６に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１９をストッパとしてＳＯＧ膜６およびＨＴＯ膜５を研磨することで平坦化処理を行い、トレンチ４内にＳＯＧ膜６が埋め込まれた状態に形成する。
【００３３】
次に、図７に示すように、ＳＯＧ膜６をシリコン窒化膜１９の膜厚分だけエッチバックし、シリコン窒化膜１９を剥離する。次に、メモリセルトランジスタＴｒｍ用のゲート間絶縁膜１２を例えばＯＮＯ膜、ＮＯＮＯＮ膜またはアルミナ（Ａｌ２Ｏ３）を含有した高誘電体膜により形成する。
【００３４】
次に、図８に示すように、ゲート間絶縁膜１２の上に多結晶シリコン膜１３を堆積する。尚、ゲート間絶縁膜１２の形成後で且つ多結晶シリコン膜１３を厚く堆積する前に、多結晶シリコン膜を薄く堆積し、低電圧トランジスタＴｒｐ用のゲート間絶縁膜１２に開口１２ａを形成し、その後、多結晶シリコン膜１３を厚く堆積する。これにより、多結晶シリコン膜１３と多結晶シリコン層１１とが開口１２ａを通じて構造的に接触する。
【００３５】
次に、図９に示すように、ゲート電極ＰＧの加工時に使用するマスク材としてシリコン窒化膜２１をＣＶＤ法により堆積する。次に、図１０に示すように、フォトリソグラフィ法および異方性エッチング（ＲＩＥ法）を用いてゲート電極ＰＧのパターンニングを行う。このとき、シリコン窒化膜２１上にレジストをパターンニングしてシリコン窒化膜２１をエッチング処理しハードマスクとして形成し、当該シリコン窒化膜２１をマスクとして多結晶シリコン層１３、ゲート間絶縁膜１２、多結晶シリコン層１１をエッチング処理する。このとき、ＳＯＧ膜６もその上面がシリコン基板１の表面付近に位置する程度までエッチバックされる。
【００３６】
次に、図１１に示すように、ゲート電極ＰＧおよび素子分離絶縁膜３を構成するＳＯＧ膜６をマスクとしてＮ型の不純物のイオン注入を行い、ゲート電極ＰＧの脇のシリコン基板１の表層である活性領域２全体に、シリコン基板１の表面からの深さｄ３の位置に不純物分布のピークレベルが位置するＮ型の低濃度不純物領域１ｃを形成する。この低濃度不純物領域１ｃは、ＬＤＤ(Lightly Doped Drain)構造を有するソース／ドレインを形成するために設けられている。図１１に示す低濃度不純物領域１ｃとその下部周囲を覆うシリコン基板１のＰ型領域との境界線が不純物分布のピークレベルを示している。
【００３７】
次に、図１２に示すように、レジスト２２を塗布してパターンニングする。図１３に平面図を示すように、レジスト２２のパターンニング残留領域は、活性領域２を平面的に覆い且つ所定のマージンを加味して素子分離絶縁膜３の一部上に張り出した領域である。
【００３８】
次に、図１４に示すように、パターンニングされたレジスト２２をマスクとしてＲＩＥ法によりＳＯＧ膜６をエッチング加工する。このエッチング加工深さは、予め定められた所望の深さであり、例えば、低濃度不純物領域１ｃの深さよりも深い深さである。
【００３９】
尚、フラッシュメモリ装置１内には、高電圧トランジスタ（図示せず）が別途形成されるが、当該高電圧トランジスタのゲート絶縁膜は低電圧トランジスタＴｒｐのゲート絶縁膜１０よりも厚く形成される。高電圧トランジスタのソース／ドレイン領域について浅く不純物を導入するためには、高電圧トランジスタの厚いゲート絶縁膜を除去加工する必要があるが、このとき行われるＲＩＥ法によるエッチング加工は当該工程と同一工程で行っても良い。これにより工程数を削減できる。
【００４０】
次に、図１５に示すように、アッシング等によりレジスト２２を剥離し、シリコン酸化膜２３をＣＶＤ法により全面に堆積し、当該シリコン酸化膜２３をＲＩＥ法により異方性エッチング処理することで多結晶シリコン層１１、ゲート間絶縁膜１２、多結晶シリコン層１３、シリコン窒化膜２１の側壁に沿ってシリコン酸化膜２３を残留させるようにスペーサ加工を行う。次に、イオンインプランテーション技術によりリン（Ｐ）または砒素（Ａｓ）等のＮ型の不純物をシリコン基板１の表層に高濃度にイオン注入する。このときのイオン注入の濃度ピーク位置は、例えば前述のＲＩＥ法によるＳＯＧ膜６のエッチング加工最深部よりも深い位置に調整される。なお、このイオン注入では、イオン注入領域がイオン損傷によりシリコンがアモルファス化している。また、不純物のピーク分布深さｄ３、ｄ４は、注入するイオン種や注入条件である加速電圧や注入量に依存している。加工途中におけるゲート電極ＰＧの側壁にはスペーサとしてシリコン酸化膜２３が形成されている。高濃度不純物領域１ｂの端部はシリコン酸化膜２３の外側に沿う位置に形成されている。
【００４１】
図１６は、このときの３次元構造を模式的に示している。この図１６に示すように、シリコン基板１の活性領域２は、素子分離絶縁膜３で包囲された状態に設けられている。
次に、図１７に示すように、側壁絶縁膜、スペーサ膜として残留したシリコン酸化膜２３を除去可能にするように当該シリコン酸化膜２３の側壁膜厚に応じてフッ酸系の薬液によるウェットエッチング処理を行う。このウェットエッチング処理によりゲート電極ＰＧの側壁に形成されたシリコン酸化膜２３の膜厚よりも厚くＳＯＧ膜６の上部が除去される。
【００４２】
素子分離絶縁膜３は、特にＳＯＧ膜６の上端６ａが活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つ高濃度不純物拡散領域１ｂの形成深さｄ２よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて形成深さｄ２よりも深く位置するように形成される。
【００４３】
図１８は、このときの３次元構造を模式的に示している。この図１８に示すように、ウェットエッチング処理によりＳＯＧ膜６が等方的に除去処理されることになり、ゲート電極ＰＧがゲート長方向に素子分離絶縁膜３の上面上まで延設したゲート電極ＰＧの延設領域において、当該延設領域におけるゲート電極ＰＧのゲート幅方向中央下の支持部が残留した状態で当該支持部のゲート幅方向脇で且つゲート電極ＰＧの側部下方の素子分離絶縁膜３（ＳＯＧ膜６）がエッチング除去される。
【００４４】
ＲＩＥ法によりＳＯＧ膜６の上部をエッチング処理してから最小限のウェットエッチング処理を等方的に行うため、ゲート絶縁膜１０に与えられる悪影響は抑制される。ウェットエッチング量は、ゲート電極ＰＧ脇に形成されたシリコン酸化膜２３の膜厚で制限されるものの、ＳＯＧ膜６の上部を事前にＲＩＥ法で除去処理しているため、側壁に形成されたシリコン酸化膜２３の膜厚がたとえ薄くても素子分離絶縁膜３の上部について必要な膜厚だけ除去処理を行うことができる。
【００４５】
次に、ＲＴＡ(Rapid Thermal Annealing)により、イオン注入処理により低濃度不純物領域１ｃおよび高濃度不純物領域１ｂに導入した不純物の活性化を行い、結晶性の回復を行う。これにより、活性領域２にＬＤＤ構造のソース／ドレイン領域１ｄを形成できる。このようにＳＯＧ膜６の落とし込みを行ってから熱処理しているため、ＳＯＧ膜６による高い引張ストレスの影響を低減した状態で熱処理することができ、ＲＴＡ処理に起因した転位の発生を抑制することができる。このアニール処理を施すことによってＮ型の各不純物領域１ｂおよび２ｃとＰ型シリコン基板１との間にＰＮ接合が形成されるが、このＰＮ接合部の位置は不純物のピーク分布の深さに比較して若干深くなる。このＰＮ接合部の深さに合わせて活性領域２に接触領域の素子分離絶縁膜３の上面位置を調整すると良い。
【００４６】
次に、図１９に示すように、ゲート電極ＰＧの上面、側面、活性領域２の上面および素子分離絶縁膜３の上露出面を覆うようにＴＥＯＳ酸化膜７をＬＰ−ＣＶＤ法により成膜し、続いてシリコン窒化膜８をＬＰ−ＣＶＤ法により成膜する。
【００４７】
次に、図２０に示すように、非塗布型酸化膜としてＣＶＤ法によりＢＰＳＧ膜９をゲート電極ＰＧの脇に埋設し、この後、メルト処理を行うことでボイドの発生を抑制し、ＣＭＰ法によりシリコン窒化膜８をストッパとして研磨することで平坦化処理する。
【００４８】
次に、図２１に示すように、シリコン窒化膜８、ＴＥＯＳ酸化膜７、およびシリコン窒化膜２１を除去し、ＢＰＳＧ膜９のエッチバックを行い、ゲート電極ＰＧを構成する多結晶シリコン層１３の上面を露出させた状態とする。図１９では、ＢＰＳＧ膜９の上面と多結晶シリコン層１３の上面とを一致させた状態としているが、多結晶シリコン層１３をＢＰＳＧ膜９の上面よりも突出するようにしても良い。
【００４９】
次に、図２２に示すように、多結晶シリコン層１３の上部をコバルト（Ｃｏ）によりコバルトシリサイド層１４として形成し、全面にバリア膜としてシリコン窒化膜１５を成膜する。コバルトシリサイド層１４の形成では、図１３に示す状態から多結晶シリコン層１３の露出面をウェットエッチング処理などで洗浄した後にコバルトを成膜し、熱処理を行うことでコバルトと接触している多結晶シリコン層１３の上部を部分的に反応させてシリサイド化し、コバルトシリサイド層１４を形成できる。シリサイド化の後、未反応の金属を剥離し、シリコン窒化膜１５をコバルトシリサイド層１４による汚染防止のバリア絶縁膜として形成する。なお、未反応金属の剥離後、再度熱処理を行った上でシリコン窒化膜１５の形成しても良い。
【００５０】
次に、図２３に示すように、プラズマＣＶＤ法により層間絶縁膜１６としてＴＥＯＳ酸化膜を所定膜厚形成する。次に、フォトリソグラフィ処理およびＲＩＥ法によりコンタクトホール１７ａおよび配線溝１８ａを形成し、図１に示すように、コンタクトホール１７ａおよび配線溝１８ａ内に導体を埋込み、コンタクトプラグ１７および配線層１８を形成する。この埋込む導体はバリアメタルとしてチタン（Ｔｉ）／窒化チタン（ＴｉＮ）の積層構造を形成し、次にタングステン（Ｗ）をＣＶＤ法により充填する。これにより、図１に示す構造を得ることができる。この後の工程は図示しないが、さらに上層の多層配線プロセスに続く。
【００５１】
本実施形態によれば、素子分離絶縁膜３を構成するＳＯＧ膜６を溝４内に埋込み形成し、素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｄのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方に遠ざかるに連れて深さｄ４よりも深く位置するように形成することができ、ＳＯＧ膜６が活性領域２に及ぼす引張応力を緩和することができ、ＬＤＤ構造を形成するための高濃度不純物のイオン注入後にＲＴＡ処理で発生しやすい結晶欠陥に起因した転位の発生を抑制することができる。
【００５２】
例えば、高電圧トランジスタの場合には耐圧を高めるため、半導体基板２上に形成されるゲート絶縁膜の膜厚が低電圧トランジスタＴｒｐのゲート絶縁膜１０の膜厚に比較して厚い。したがって高電圧トランジスタのゲート絶縁膜を加工するプロセスが必要な場合には高電圧トランジスタ周辺の素子分離絶縁膜３の高さ調整は比較的容易となる。
【００５３】
低電圧トランジスタＴｒｐの場合には、ゲート絶縁膜１０が比較的薄いため高電圧トランジスタのゲート絶縁膜を加工し同時に素子分離絶縁膜が落とし込む工程を要しない。このため、素子分離絶縁膜３がウェットエッチング処理前に大きく落ち込むようなことはない。よって、特に低電圧トランジスタＴｒｐの周辺領域においては、ウェットエッチングによる落とし込み前に活性領域２をマスクにより覆った状態でのＲＩＥ法による素子分離絶縁膜３の落とし込み処理は結晶欠陥の抑制に多大な効果を奏する。
【００５４】
レジストマスク２２を活性領域２の全領域を覆うように形成した状態でＲＩＥ法により素子分離絶縁膜３の上部を処理しているため、シリコン基板１のガウジングを防止できトランジスタのショートチャネル効果を防止できる。
【００５５】
素子分離絶縁膜３を構成するＳＯＧ膜６の上部をＲＩＥ法により事前に除去してからウェットエッチング処理を行っているため、ウェットエッチング除去量を低減することができ、ゲート絶縁膜１０への悪影響を防止でき、低電圧トランジスタＴｒｐの特性劣化を抑制できる。
【００５６】
このウェットエッチング処理は等方的であるため、事前にＲＩＥ法にて除去できない領域もエッチング処理することができる。そして、活性領域２と素子分離絶縁膜３との境界を超えた領域までレジスト２２が覆われているため、事前のＲＩＥ法によるエッチング処理時に同時に活性領域２のシリコン基板１表面が加工されることもなく、素子特性を良好に保持できる。
【００５７】
素子分離絶縁膜３のウェットエッチング処理では、ＬＤＤ構造のスペーサとしての側壁絶縁膜２３も同時に除去処理しているため、工程削減できる。尚、側壁絶縁膜２３をウェットエッチング処理するときにゲート絶縁膜１０との接触部の側壁に残留させるように処理するとゲート絶縁膜１０の信頼性を高く保つことができる。
【００５８】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
【００５９】
半導体基板としてＰ型のシリコン基板１に適用したが、Ｎ型のシリコン基板の表層にＰウェルを形成した基板等を適用しても良く、半導体基板の種類は限られない。 低電圧型のｎチャネル型のＭＯＳＦＥＴに適用したが、各領域内にドープされる不純物種を変更すればｐチャネル型のＭＯＳＦＥＴに適用しても良い。
【００６０】
ゲート電極ＰＧの上部にコバルトシリサイド層１４を形成した実施形態を示したが、その他、タングステン（Ｗ）、タンタル（Ｔａ）等をゲート電極ＰＧとして適用したメタルゲート構造に適用しても良い。
【００６１】
また、高濃度不純物領域１ｂの不純物のピーク分布深さｄ２を基準として説明をしているが、より厳密にはイオン注入後のＲＴＡ処理後には不純物深さが若干深くなる。本来イオン注入後の深さ方向のプロファイルから得られる分布と活性化アニールにより不純物が拡散した後の分布とは一致しないが、半導体素子形成技術の微細化に伴いイオン注入後の活性化アニール温度が低温化され、ほぼイオン注入後の分布ピーク位置とアニール後のピーク分布（ＰＮ接合部）の深さとは若干異なるもののほぼ一致するとみなすことができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態を示す要部の縦断面図
【図２】模式的に示す平面図
【図３】製造工程の一段階を模式的に示す縦断面図（その１）
【図４】製造工程の一段階を模式的に示す縦断面図（その２）
【図５】製造工程の一段階を模式的に示す縦断面図（その３）
【図６】製造工程の一段階を模式的に示す縦断面図（その４）
【図７】製造工程の一段階を模式的に示す縦断面図（その５）
【図８】製造工程の一段階を模式的に示す縦断面図（その６）
【図９】製造工程の一段階を模式的に示す縦断面図（その７）
【図１０】製造工程の一段階を模式的に示す縦断面図（その８）
【図１１】製造工程の一段階を模式的に示す縦断面図（その９）
【図１２】製造工程の一段階を模式的に示す縦断面図（その１０）
【図１３】製造工程の一段階を模式的に示す平面図（その１）
【図１４】製造工程の一段階を模式的に示す縦断面図（その１１）
【図１５】製造工程の一段階を模式的に示す縦断面図（その１２）
【図１６】製造工程の一段階を三次元的に示す模式図（その１）
【図１７】製造工程の一段階を模式的に示す縦断面図（その１３）
【図１８】製造工程の一段階を三次元的に示す模式図（その２）
【図１９】製造工程の一段階を模式的に示す縦断面図（その１４）
【図２０】製造工程の一段階を模式的に示す縦断面図（その１５）
【図２１】製造工程の一段階を模式的に示す縦断面図（その１６）
【図２２】製造工程の一段階を模式的に示す縦断面図（その１７）
【図２３】製造工程の一段階を模式的に示す縦断面図（その１８）
【符号の説明】
【００６３】
図面中、１はシリコン基板（半導体基板）、１ｄはソース／ドレイン領域、２は活性領域、３は素子分離絶縁膜、４はトレンチ（溝）、６はＳＯＧ膜（塗布型絶縁膜）、９はＢＰＳＧ膜（非塗布型絶縁膜）、ＰＧはゲート電極を示す。
【特許請求の範囲】
【請求項１】
基板表面からの深さが第１深さを有する溝が周囲に形成されることで区画された活性領域を有する半導体基板と、
前記活性領域の一部上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両脇の前記活性領域内に、前記半導体基板の表面からの深さが第１の深さより浅い第２の深さで形成され、前記溝の側壁に露出した露出面を有するソース／ドレイン領域と、
前記溝内に塗布型絶縁膜を含んで埋込み形成された素子分離絶縁膜とを備え、
前記ゲート電極は前記活性領域から前記素子分離絶縁膜上に延出し、
前記ゲート電極が上方に位置していない領域における前記素子分離絶縁膜は、前記活性領域との接触領域付近においては前記半導体基板の表面の高さよりも深く前記第２の深さより浅い高さに位置し、前記接触領域付近よりも外方領域において前記第２の深さより深く位置していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、低電圧トランジスタのゲート電極であることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体基板の活性領域の周囲に溝を形成する工程と、
前記溝内に塗布型絶縁膜を含んだ素子分離絶縁膜を埋込み形成し素子分離領域を形成する工程と、
前記活性領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記活性領域に前記ゲート電極をマスクとして不純物を導入して前記第１導電型とは逆導電型の第２導電型の低濃度の不純物導入領域を形成する工程と、
前記ゲート電極の側壁に沿ってＬＤＤ（Lightly Doped Drain）構造形成用のスペーサ膜を形成する工程と、
前記ゲート電極およびスペーサ膜をマスクとして第２導電型の高濃度の不純物導入領域を活性領域に形成する工程と、
前記活性領域および素子分離領域間における前記素子分離絶縁膜の接触端部を覆うようにマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記素子分離絶縁膜の接触端部を除く領域において溝内の素子分離絶縁膜の上部を所定膜厚除去する工程と、
前記マスクパターンを剥離する工程と、
前記素子分離絶縁膜の接触端部を含む溝内の素子分離絶縁膜の上部および前記スペーサ膜をウェットエッチング処理する工程と、
前記不純物を活性化させるために熱処理する工程と、
前記素子分離絶縁膜上に非塗布型絶縁膜を形成する工程とを備えたことを特徴とする 半導体装置の製造方法。
【請求項４】
前記マスクパターンを形成する工程では、前記活性領域の全領域を覆うように形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ウェットエッチング処理する工程では、前記スペーサ膜も同時に除去することを特徴とする請求項３または４記載の半導体装置の製造方法。
【請求項１】
基板表面からの深さが第１深さを有する溝が周囲に形成されることで区画された活性領域を有する半導体基板と、
前記活性領域の一部上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両脇の前記活性領域内に、前記半導体基板の表面からの深さが第１の深さより浅い第２の深さで形成され、前記溝の側壁に露出した露出面を有するソース／ドレイン領域と、
前記溝内に塗布型絶縁膜を含んで埋込み形成された素子分離絶縁膜とを備え、
前記ゲート電極は前記活性領域から前記素子分離絶縁膜上に延出し、
前記ゲート電極が上方に位置していない領域における前記素子分離絶縁膜は、前記活性領域との接触領域付近においては前記半導体基板の表面の高さよりも深く前記第２の深さより浅い高さに位置し、前記接触領域付近よりも外方領域において前記第２の深さより深く位置していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、低電圧トランジスタのゲート電極であることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体基板の活性領域の周囲に溝を形成する工程と、
前記溝内に塗布型絶縁膜を含んだ素子分離絶縁膜を埋込み形成し素子分離領域を形成する工程と、
前記活性領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記活性領域に前記ゲート電極をマスクとして不純物を導入して前記第１導電型とは逆導電型の第２導電型の低濃度の不純物導入領域を形成する工程と、
前記ゲート電極の側壁に沿ってＬＤＤ（Lightly Doped Drain）構造形成用のスペーサ膜を形成する工程と、
前記ゲート電極およびスペーサ膜をマスクとして第２導電型の高濃度の不純物導入領域を活性領域に形成する工程と、
前記活性領域および素子分離領域間における前記素子分離絶縁膜の接触端部を覆うようにマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記素子分離絶縁膜の接触端部を除く領域において溝内の素子分離絶縁膜の上部を所定膜厚除去する工程と、
前記マスクパターンを剥離する工程と、
前記素子分離絶縁膜の接触端部を含む溝内の素子分離絶縁膜の上部および前記スペーサ膜をウェットエッチング処理する工程と、
前記不純物を活性化させるために熱処理する工程と、
前記素子分離絶縁膜上に非塗布型絶縁膜を形成する工程とを備えたことを特徴とする 半導体装置の製造方法。
【請求項４】
前記マスクパターンを形成する工程では、前記活性領域の全領域を覆うように形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記ウェットエッチング処理する工程では、前記スペーサ膜も同時に除去することを特徴とする請求項３または４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−６７６８３（Ｐ２０１０−６７６８３Ａ）
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００８−２３０８７８（Ｐ２００８−２３０８７８）
【出願日】平成２０年９月９日（２００８．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成２０年９月９日（２００８．９．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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