【課題】 トンネル酸化膜の信頼性を向上させた不揮発性メモリセルを有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板４０と、半導体基板４０の主表面上に形成された電荷蓄積用のフローティングゲート電極１１（ＦＧ）と、半導体基板４０の主表面上におけるフローティングゲート電極１１の両側に形成された複数のアシストゲート電極１２（ＡＧ）と、フローティングゲート電極１１およびアシストゲート電極１２間に設けられたＯＮＯ膜９０と、フローティングゲート電極１１上から複数のアシストゲート電極１２上にＯＮＯ膜１１０を介して設けられ、複数のアシストゲート電極１２と交差する方向に延びるコントロールゲート電極１３（ＣＧ）とを備える。３種のゲート電極１１，１２，１３は、ＦＧ−ＡＧ−ＣＧの順に形成される。 （もっと読む）

【課題】
不揮発性記憶素子において、オフリーク電流の増大を招くことなく、書き換え耐性及びデータ保持特性の向上、並びに動作電圧の低電圧化を図る。
【解決手段】
不揮発性記憶素子は、半導体基板の第１の面上にゲート絶縁膜を介在してコントロールゲート電極が設けられ、半導体基板の第１の面から深さ方向に向かって第１の面よりも低い第２の面上にＯＮＯ構造の積層膜を介在してメモリゲート電極が設けられ、ゲート絶縁膜と、積層膜の下層の絶縁膜が別工程の膜で形成された構造になっている。 （もっと読む）

【課題】 パターンの寸法精度が高い半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板５０と、半導体基板５０の主表面上のｐウエル７０に形成されたトレンチと、トレンチ内に形成され、埋込み不良箇所４１を有する分離領域４０と、その一部が分離領域４０上に形成され、埋込み不良箇所４１上に終端部を有するアシストゲート電極１２とを備える。そして、アシストゲート電極１２は、埋込み不良箇所４１に埋込まれることによって他の部分よりも厚く形成された厚肉部Ｔを有している。 （もっと読む）

接地線抵抗とビット線容量が低いフラッシュメモリ半導体装置を提供する。 半導体装置は、複数の半導体素子を形成した半導体基板構造体上方に形成され、平坦な表面を有する第１絶縁層と、第１絶縁層の全厚さを貫通して形成された複数の柱状導電性プラグと、第１絶縁層の全厚さを貫通して形成され、延在する複数の壁状導電性プラグと、柱状導電性プラグと壁状導電性プラグとを覆って、第１絶縁層上に形成され、平坦な表面を有する第２絶縁層と、第２絶縁層の全厚さを貫通して形成され、柱状導電性プラグの少なくとも１つと接続される第１部分と、第２絶縁層の中間までの深さに形成され、壁状導電性プラグの少なくとも１つと離間しつつ交差する第２部分とをそれぞれ有するデュアルダマシン構造の複数の第１配線と、を有する。
（もっと読む）

【課題】 的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 下地領域（１３，１５，１６）上に第１のマスクパターン（２１ａ，２１ｂ）を形成する工程と、下地領域上に、第１のピッチで配置された複数のダミーラインパターン（２１ｃ）を形成する工程と、ダミーラインパターンの両長側面に形成された所定マスク部分を有する第２のマスクパターン（２５ｃ）を形成する工程と、ダミーラインパターンを除去する工程と、第１のマスクパターン及び所定マスク部分をマスクとして用いて下地領域をエッチングする工程と、を備える。 （もっと読む）

【課題】 半導体基板への電気的接触をとるコンタクトホールにおいて、接触抵抗の低減を図る。
【解決手段】 シリコン基板１にはＳＴＩ２により素子形成領域５が区画形成されている。ＳＴＩ２はシリコン基板１の表面より突出している。上面にシリコン窒化膜７、層間絶縁膜８が積層形成されている。ＳＴＩ２、２間にコンタクトホール９が形成されている。コンタクトホール９は、層間絶縁膜８部分のホール上部９ａとシリコン基板１部分のホール下部９ｃを有する。ホール下部９ｃは、ＲＩＥ法の加工の後ＣＤＥ法の加工をすることで横方向に広がる形状に形成され、ＲＩＥ法のみの場合よりもシリコン基板１との接触面積が増大している。 （もっと読む）

【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。 （もっと読む）

【課題】 微細化によるメモリセル間の干渉を低減し、かつ、メモリセル間の容量結合比を容易に制御可能な不揮発性半導体記憶装置を提供する。
【解決手段】 不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡと、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられ、素子分離領域の延伸方向に対して垂直方向の断面において、素子形成領域と対向する下辺が素子形成領域の幅よりも狭い浮遊ゲート電極ＦＧと、浮遊ゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられた制御ゲート電極ＣＧとを備えている。 （もっと読む）

【課題】アクティブ領域とフローティングゲートとの間のオーバーレイマージンを高めるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０の上にパッド酸化膜１１とパッド窒化膜１２を形成する工程と、半導体基板１０にトレンチ１３を形成してアクティブ領域とフィールド領域を設定する工程と、トレンチ１３内に素子分離膜１４を形成する工程と、パッド窒化膜１２を除去する工程と、パッド酸化膜１２を除去しながら素子分離膜１４の側面を所定の厚さだけ除去して前記アクティブ領域の半導体基板１０とその両側のトレンチ上部の半導体基板１０とを露出させる工程と、露出した半導体基板１０内にチャンネル領域を形成する工程と、チャンネル領域が形成された半導体基板１０の上に所定の膜厚にトンネル誘電膜１５を形成する工程と、このトンネル誘電膜１５の上にフローティングゲート１６を形成する段階とを含んでなる。 （もっと読む）

【課題】 本発明は、トランジスタの電気的特性や信頼性が劣化することを抑制することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】 過水素化シラザン重合体を、炭素を含む溶媒に分散することによって生成された過水素化シラザン重合体溶液を半導体基板１０上に塗布することにより、塗布膜６０を形成するステップと、塗布膜６０に対して熱処理を行って、溶媒を揮発させることにより、ポリシラザン膜７０を形成するステップと、半導体基板１０を所定の炉内に挿入し、炉内の圧力を一旦低下させた上で、炉内に水蒸気を導入することによって、炉内の圧力を上昇させながら、ポリシラザン膜７０に対して酸化処理を行うことにより、シリコン酸化膜８０を形成するステップとを備えることを特徴とする。 （もっと読む）

【課題】 異なる幅の配線が隣接して形成される場合、各配線の寸法精度を向上することが困難であった。
【解決手段】 半導体基板１上に第１の絶縁膜２、第１の導電膜３、第３の絶縁膜４、第２の導電膜５，６、第２の絶縁膜７を順次形成し、第２の絶縁膜上にメモリセルのゲートの幅に対応した第１の幅を有する第１のレジストを第１の間隔で周期的に形成し、第１のレジストを用いて、少なくとも第２の絶縁膜７をパターニングして第２の絶縁膜を含むマスクパターンを形成し、メモリセルのゲートより幅の広いセレクトゲートの形成領域におけるマスクパターンのスペースに選択的に第２のレジスト９を形成し、第２のレジスト及びマスクパターンを用いて、第１の導電膜をパターニングする。 （もっと読む）

【課題】 トレンチ分離を有し、局所に電荷を蓄積する構造の不揮発性半導体装置において、レンチ分離の端部近傍におけるメモリ特性の変動を抑制して、安定したメモリ特性を有する不揮発性半導体装置を実現する。
【解決手段】 不揮発性半導体記憶装置は、溝部(1a)を有する半導体基板(1)と、溝部(1a)に埋め込まれ、半導体基板(1)における活性領域を分離する第１の絶縁膜(5)と、半導体基板(1)及び第１の絶縁膜(5)の上に形成され、電荷が蓄積される第２の絶縁膜(6)を介して溝部(1a)と交差するように形成されたゲート電極(7)と、半導体基板(1)の表層部におけるゲート電極(7)の両側近傍に形成された不純物拡散層とを備える。半導体基板(1)における表面近傍領域であって且つ第２の絶縁膜(6)と半導体基板(1)とが直接接している領域における不純物濃度は、ゲート電極(7)のゲート幅方向において、実質的に同等である。 （もっと読む）

【課題】 本発明は、絶縁膜の信頼性が劣化することを抑制することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】 外界と隔離された第１の処理室内において、隣り合う凸部の間に形成された凹部１３０を第３の絶縁膜１６０で埋め込むステップと、第１の処理室内において、第３の絶縁膜１６０に対して改質処理を行った後、第１の処理室から半導体基板１０を外界に搬出するステップと、第２の処理室内において、、第３の絶縁膜１６０に対して熱アニール処理を行うステップとを備えることを特徴とする。 （もっと読む）

【課題】エッチングダメージを十分補償しながら金属層への異常酸化の発生を防止して工程の信頼性および素子の電気的特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜、第１ポリシリコン層、誘電体膜、第２ポリシリコン層およびハードマスクが積層された構造のゲートラインを形成する段階と、ゲートラインの側壁を酸化工程で酸化させてエッチングダメージを補償する段階と、ハードマスクの高さまで絶縁膜を形成する段階と、ハードマスクを除去して第２ポリシリコン層上にダマシンパターンを形成する段階と、ダマシンパターンの第２ポリシリコン層上に金属層を形成する段階とを含んでなる。 （もっと読む）

【課題】配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供する。
【解決手段】半導体装置１が備える基板４上の所定の層内に、第１の配線３が複数本並べられて設けられている。各第１の配線３は、それらの並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。それとともに、各第１の配線３は、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている。 （もっと読む）

【課題】フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板１の主面にメモリセルのゲート絶縁膜およびゲート電極５ａを形成した後、窒化雰囲気中または窒素を含んだ酸化雰囲気中で半導体基板１に熱処理を施して、露出した半導体基板１の主面に窒素を含む絶縁膜９を形成する。これに続いて、絶縁膜９をエッチングストッパとして、半導体基板１の主面上に堆積した酸化シリコンを主成分とする絶縁膜を異方性のドライエッチングによりエッチバックすることにより、ゲート電極５ａの側壁にサイドウォール１０を形成し、半導体基板１へのダメージ層の形成を防ぐ。 （もっと読む）

【課題】 歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１窓７０ａを有する第１レジストパターン７０を第２絶縁膜６９上に形成する工程と、第１レジストパターン７０をエッチングマスクにしてコンタクト領域CRが露出する第１開口６９ｄを形成する工程と、第１レジスト部７６ａを有する第２レジストパターン７６を第２導電膜７４上に形成する工程と、第２レジストパターン７６をエッチングマスクにし、第１、第２導電体６７ａ、７４ａ、フローティングゲート６７ｄ、及びコントロールゲート７４ｄを形成する工程と、第３レジストパターン８０を各領域I、IIに形成する工程と、第３レジストパターン８０をエッチングマスクにして第２窓８０ａ下の第２導電体７４ａを除去する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】 本発明は、障壁金属層に電気的特性およびストレス特性に優れた金属物質を使用すると同時に、セル領域に形成されるメモリセルと周辺回路領域に形成されるトランジスタの段差を最小化しメモリセルのゲート高さを最小化することにより、後続の工程を容易にし、ゲートが高く形成されて発生した問題点を解決し、素子の電気的特性を向上させることが可能な半導体素子及びその製造方法を提供することを目的としている。
【解決手段】 本発明の半導体素子は、全体構造上に形成され、ダマシンパターンが形成された層間絶縁膜、ダマシンパターンに形成された金属層、及び金属層と層間絶縁膜との間に形成され、ＷＮまたはＴｉＳｉＮからなる障壁金属層を含む構成としたことを特徴とする。 （もっと読む）

【課題】 電気的書き換え回数の多い半導体不揮発メモリの提供。
【解決手段】 フローティングゲート９下部とＰ型基板１上の不純物領域の間に
中空構造１０を形成し、フローティングゲート９の表面にポリシリコン間絶縁膜
１１を介してコントロールゲート１２を形成する。 （もっと読む）

【課題】 ゲート絶縁膜としてＯＮＯ膜積層構造を有した半導体装置において、メモリトランジスタの耐圧劣化を防止する。
【解決手段】 半導体基板１上に下方より順に形成された下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜（ＯＮＯ膜２）からなるゲート絶縁膜と、ゲート絶縁膜に隣接して半導体基板中に形成された不純物拡散層４と、不純物拡散層４上に形成され、ゲート絶縁膜に隣接する絶縁膜８とを備え、ゲート絶縁膜とこれに隣接する絶縁膜８との境界領域において、窒化シリコン膜の端部が上部酸化シリコン膜の端部よりも後退して形成されている。これにより、ＯＮＯ膜に部分的に絶縁膜の膜厚が薄い場所が生じないようにすることができ、その結果、メモリトランジスタの耐圧劣化が起こらないようにすることが可能となる。 （もっと読む）