【課題】電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させる。
【解決手段】ビット線とワード線とを有する半導体記憶装置（１０１）は、基板（１１１）と、前記基板上に形成された第１のゲート絶縁膜（１２１）と、前記第１のゲート絶縁膜上に形成された電荷蓄積膜（１２２）と、前記電荷蓄積膜上に形成された第２のゲート絶縁膜（１２３）と、前記第２のゲート絶縁膜上に形成されたゲート電極（１２４）とを備え、前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている。 （もっと読む）

【課題】チャネル長を、トランジスタごとに自由に設計が可能な半導体装置を提供する。
【解決手段】複数の半導体柱２が立設された半導体基板１と、半導体柱２の外周面に設けられたゲート絶縁膜７と、半導体柱２の外周面を覆うゲート電極８と、半導体柱２の上側に設けられた第１不純物拡散領域３と、半導体柱２の下側に設けられた第２不純物拡散領域４と、を備え、第１不純物拡散領域３の厚さが半導体柱２ごとに異なっていることを特徴とする半導体装置。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】素子分離絶縁膜としてＳＯＧ膜を用いる場合に、熱処理でクラックが発生するのを防止できる構成を提供する。
【解決手段】シリコン基板１にゲート絶縁膜４、多結晶シリコン膜５、加工用絶縁膜を形成し、その後トレンチ１ａを形成する。トレンチ１ａ内にシリコン酸化膜８を形成し、ポリシラザンからなる塗布膜を多結晶シリコン膜５の中間高さまで充填する。クラック防止用のシリコン窒化膜９を形成したのち、さらに塗布膜を形成する。熱処理を行うと塗布膜はシリコン酸化膜２、１０に転換するが、このとき熱収縮応力により上層のシリコン酸化膜１０にクラックが発生することがあるが、シリコン窒化膜９で阻止できる。 （もっと読む）

【課題】隣接したメモリセル間の干渉を抑制できるようにする。
【解決手段】素子分離絶縁膜４の空洞部の形成領域Ｒが、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離領域Ｓｂを挟んで対向する活性領域Ｓａとの間の結合容量を低減できる。 （もっと読む）

【課題】多結晶シリコン膜上に成膜されたシリコンナイトライド膜を除去する際に、多結晶シリコン膜にシリコンダストが付着することを防止する。
【解決手段】 本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜４、多結晶シリコン膜５、親水性を有する膜２２、シリコンナイトライド膜２３およびシリコン酸化膜２４を積層形成し、シリコン酸化膜２４とシリコンナイトライド膜２３と親水性を有する膜２２を加工し、シリコン酸化膜をマスクにして多結晶シリコン膜５を加工し、シリコン酸化膜をマスクにしてゲート絶縁膜４およびシリコン基板１を加工して素子分離溝２０を形成し、素子分離溝２０内に素子分離絶縁膜２１を埋め込み、ウエットエッチングによりシリコンナイトライド膜２３を除去することを特徴とする。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】製造が容易な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上に積層体ＭＬ１、ＭＬ２、ＭＬ３をこの順に形成する。積層体ＭＬ１には下部選択ゲートＬＳＧを設け、積層体ＭＬ３には上部選択ゲートＵＳＧを設ける。また、積層体ＭＬにはＺ方向に延びる貫通ホール１７を形成し、その内部にシリコンピラーＳＰを埋設する。下部選択ゲートＬＳＧとシリコンピラーＳＰとの間、及び上部選択ゲートＵＳＧとシリコンピラーＳＰとの間には、ゲート絶縁膜ＧＤを設ける。そして、このゲート絶縁膜ＧＤを、ボロンを含有したシリコン窒化物により形成する。 （もっと読む）

【課題】絶縁膜を介して隣接し、それぞれ低い抵抗値を有する複数のシリサイド層を備え、かつ複数のシリサイド層間の耐電圧特性の劣化および短絡を抑えた半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、絶縁膜を介して前記半導体基板の表面に略平行な方向に隣接する複数のＳｉ系パターン部を形成する工程と、前記複数のＳｉ系パターン部および前記絶縁膜上に、前記複数のＳｉ系パターン部に接するように金属膜を形成する工程と、熱処理により前記複数のＳｉ系パターン部と前記金属膜とをシリサイド反応させ、前記複数のＳｉ系パターン部の全部または上側の一部をそれぞれシリサイド層に加工する工程と、前記複数のシリサイド層に平坦化処理を施し、前記絶縁膜上に形成されたシリサイド層を除去する工程と、を含む。 （もっと読む）

【課題】メモリセル間の干渉を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 （もっと読む）

【課題】ゲート電極をパターニングするときに、選択ゲートトランジスタのゲート電極脇のシリコン基板が掘られることを防止する製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板２のメモリセル部上および選択ゲート部上に電極材膜６を形成する工程と、電極材膜６およびハードマスク材膜７、８のうちのセル部に対応する部分を覆う第１のマスク材膜を作成する工程と、選択ゲート部のハードマスク材膜７、８および第１のマスク材膜をマスクとして選択ゲート部の電極材膜６を加工する工程と、電極材膜６、ハードマスク材膜７、８等のうちの選択ゲート部に対応する部分を覆う第２のマスク材膜１１を作成する工程と、メモリセル部のハードマスク材膜７、８および第２のマスク材膜１１をマスクとして電極材膜６、ブロック膜５およびシリコン窒化膜４を加工する工程とを備えてなる。 （もっと読む）

【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性記憶装置を含む、高い性能を有する半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、ＭＯＮＯＳ型不揮発性記憶セルの第１のトランジスタと、記憶セルを制御または駆動するための第２のトランジスタを含む。第１のトランジスタは、ソースドレイン領域１２，１３，１８，１９と，ゲート絶縁層２２ａ’と、ゲート電荷蓄積層２２ｂ’と、第２のゲート絶縁層２２ｃ’と、ゲート導電層１４’と、絶縁層１６，１７、とを有する。ゲート絶縁層２２ａ’は、ソースドレイン領域の一部１２，１３の上に形成された下層６０と、下層６０の一部である中心部の上に形成された上層６１とを有する。第２のトランジスタの第２のソースドレイン領域１２，１３，１８，１９を形成するために用いられたレジストを洗浄除去するときに、下層６０と上層６１とに区別された。 （もっと読む）

【課題】歪みの少ないゲート電極を有するＥＥＰＲＯＭやＮＡＮＤフラッシュメモリ等の半導体装置およびその製造方を提供する。
【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介して形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介して形成された第２ゲート電極１７と、第２ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ第２ゲート電極１７内に２段凸状に突出したシリサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の側壁にそれぞれ形成された酸化膜２１と、第１ゲート電極１３および第２ゲート電極１７を挟むようにゲート長方向に沿って形成されたソースドレイン不純物層１９と、を具備する。 （もっと読む）

【課題】溝部に埋め込まれている絶縁膜とフローティングゲートによる段差部の発生を抑制することにより信頼性の低下を抑制できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置は、シリコン基板１上に形成されたＬＯＣＯＳ酸化膜２と、ＬＯＣＯＳ酸化膜の相互間に位置するシリコン基板上に形成されたトンネル酸化膜３と、トンネル酸化膜及びＬＯＣＯＳ酸化膜上に形成されたフローティングゲート４と、ＬＯＣＯＳ酸化膜上に形成され、フローティングゲートの相互間に位置する溝部８と、溝部内に埋め込まれ、溝部上に形成された層間絶縁膜５と、層間絶縁膜及びフローティングゲートの上に形成された誘電体膜６と、誘電体膜上に形成されたコントロールゲート７と、を具備し、層間絶縁膜５の表面はフローティングゲート４の上面より高く形成され、層間絶縁膜の表面にテーパー形状が形成されていることを特徴とする。 （もっと読む）

【課題】スタック構造のゲート電極をドライエッチングによりパターニングする際に、エッチングの終点を確実に検出し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１６上のメモリセルアレイ領域１２に形成された複数のフラッシュメモリセル３４であって、半導体基板１６上にトンネル絶縁膜２０を介して形成されたフローティングゲート２２_Ｒと、フローティングゲート２２_Ｒ上にＯＮＯ膜２４を介して形成されたコントロールゲート２６_Ｒとをそれぞれ有する複数のフラッシュメモリセル３４と、半導体基板１６上のパッド領域１４に形成された複数のダミーセル３８であって、半導体基板１６上にトンネル絶縁膜２０を介して形成され、フローティングゲート２２_Ｄと、フローティングゲート２２_Ｄ上にＯＮＯ膜２４を介して形成されたコントロールゲート２６_Ｄとをそれぞれ有する複数のダミーセル３８とを有している。 （もっと読む）

【課題】実施容易なフローティングゲートの製造方法を提供する。
【解決手段】少なくとも２つの重合体を備え、かつ、基板３に垂直のラメラ構造を有するダイブロック共重合体層が、基板に形成された第１のゲート絶縁体４に堆積される。そして、ダイブロック共重合体層の重合体のうちの１つは、除去され、並列の溝が共重合体層に形成される。溝は、第１の金属または半導体材料６により充填され、共重合体層の残りは除去される。第２の誘電材料７が堆積され、第２のゲート絶縁体が形成される。そして、フローティングゲートの第２のゲート絶縁体は、それぞれ第１（６）および第２（７）の材料の、並列の第１および第２のラインの交互配列を備えることになり、第２の材料７は、第１の材料のラインを封入することになる。 （もっと読む）

【課題】メモリセル内においてチャネル方向で分離し、且つ隣接するメモリセル間で分離する電荷蓄積層を有する半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、溝部１２が延伸して設けられた半導体基板１０と、溝部の側面に設けられた第１絶縁膜１４と、溝部に埋め込まれるように設けられた、第１絶縁膜と異なる材料からなる第２絶縁膜１６と、半導体基板上方に設けられた、溝部に交差して延伸するワードライン１８と、ワードライン幅方向における中央部下に設けられ、溝部でワードライン延伸方向に分離する、第１絶縁膜と異なる材料からなるゲート絶縁膜２８と、ワードライン幅方向における両端部下にゲート絶縁膜を挟むように設けられ、溝部でワードライン延伸方向に分離する電荷蓄積層２２と、を具備する半導体装置とその製造方法である。 （もっと読む）

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。また、半導体素子層の有する半導体層は半導体基板より分離され、作製基板に転置された単結晶半導体層である。 （もっと読む）

【課題】 ＭＯＮＯＳ型メモリセル等のメモリセル当たりに２つの記憶サイトを有する不揮発性半導体記憶装置に好適で、簡単な製造工程により半導体基板表面へのダメージを抑制して記憶サイトを分離可能な製造方法を提供する。
【解決手段】 半導体基板１表面にゲート酸化膜２とゲート電極膜３を堆積し、ゲート電極膜３をパターニングしてゲート電極４を形成し、ゲート酸化膜２を等方性エッチングして、ゲート電極４の周縁部下側に位置するゲート酸化膜２を横方向からエッチング除去し、電荷保持膜５，６を堆積し、ゲート電極４の周縁部下側のゲート酸化膜２がエッチング除去された後の間隙部２ａを電荷保持膜５，６により充填し、ゲート電極４をマスクにして不純物注入してゲート電極４の両側にソース及びドレイン領域となる不純物拡散領域７を形成し、電荷保持膜５，６を異方性エッチングでエッチバックする。 （もっと読む）