【課題】グループ内の低次元構造体の数、グループのアスペクト比を、より正確にコントロールすることができる。
【解決手段】低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とを第１の基板に形成する工程を含む低次元構造体のカプセル化方法。低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とはマトリックス(５)に別々にカプセル化される。カプセル化後、低次元構造体(１)の第１のグループ(３ａ)と低次元構造体(１)の第２のグループ(３ｂ)とを分離してもよい。各グループは、その後、例えば第２の基板(７)に移動するなどの処理が行われる。グループ内の低次元構造体の数、グループのアスペクト比は、低次元構造体が形成される際に決定され、パターニング法を使って決定されていた従来の方法に比べて、より正確にコントロールすることができる。 （もっと読む）

【課題】不揮発性メモリー構造及び該形成方法が提供される。
【解決手段】不揮発性メモリー構造は複数の電荷貯蔵のパターンを含む。隣り合う電荷貯蔵のパターンの間の電気的なカップリングの距離Ｌｃは隣り合う電荷貯蔵のパターンの間の直線的幾何距離Ｌｓより大きく形成される。 （もっと読む）

【課題】アクティブ領域に形成されるトンネル酸化膜のエッジ部位の膜厚を中央部位の膜厚よりも厚く形成することによって、素子の特性が高められるフラッシュメモリ素子とその製造方法を提供する。
【解決手段】トンネル酸化膜(107)のエッジ領域に残留する補助酸化膜(105)の厚さによって、トンネル酸化膜(107)の中央領域の膜厚よりも、エッジ領域の厚さと補助酸化膜(105)の厚さとを加算した値の方が厚くなる。その場合、たとえば中央領域よりもエッジ領域の厚さが10〜30％大きくなるようにする。そうすることによって、トンネル酸化膜のエッジ領域が薄くならず、トンネル酸化膜の特性劣化を抑制することができる。かくしてプログラム／消去特性が改善され、インターフェーストラップの密度が減少し、しきい値電圧シフトが改善され、素子の電気的特性が改善される。 （もっと読む）

【課題】マイクロローディングによる長時間のオーバーエッチングを要する、緊密に密集した領域と隙間のある（ｉｓｏ）領域との両方を有するフラッシュメモリを製造するのに特に有用な、ポリシリコン上の珪化タングステンをプラズマエッチングする方法を提供する。
【解決手段】ウェハにバイアスをかけることが、オーバーエッチングにおいて低減される。主なエッチングガスは、ＮＦ_３及びＣｌ_２を含む。アルゴンが、密集／ｉｓｏ接触部分でのアンダーカットを防止するために添加される。酸素及び窒素は、エッチングの選択比を増大させ、エッチングプロファイルの歪みを取り除くために、如何なる露出したシリコンも酸化させる。ＳｉＣｌ_４は、付加的な選択比のために添加されることが可能である。 （もっと読む）

【課題】 半導体層及び埋め込み酸化膜の薄膜化が容易に実現可能なＳＯＩ基板の形成方法及びその基板を用いたＮＡＮＤ型等の不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】 シリコンを含む半導体からなる基板１上に、基板１よりエッチング速度が大きい中間層エッチャントを選択可能な材料からなる中間層を形成する工程と、中間層上に、中間層より中間層エッチャントによるエッチング速度が小さい材料からなる半導体層３を形成する工程と、中間層エッチャントを用いて中間層を基板１及び半導体層３に対して選択エッチングすることにより基板１と半導体層３の間に空隙を形成する工程と、空隙側の基板１及び半導体層３を熱酸化することにより基板１と半導体層３の間に埋め込み酸化膜４ｘ，４ｙを埋め込む工程とを含む。 （もっと読む）

【課題】四角形のドレインコンタクトホールを形成することにより、コンタクトとコンタクトとの間に発生するブリッジの発生を抑制できるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板にエッチング防止膜１０２、第１及び第２層間絶縁膜１０４，１０６、第１、第２及び第３ハードマスク膜１０８，１１０，１１２を順次形成する。第３ハードマスク膜をエッチングして第２ハードマスク膜の一部領域を露出し、この露出領域よりさらに狭く露出するフォトレジストパターンを形成し、これをマスクとして第２、第１ハードマスク膜をエッチングした後、残留する第３及び第２ハードマスク膜をマスクとして第２、第１層間絶縁膜をエッチングして四角形のホールを形成する。残留する第２及び第１ハードマスク膜をマスクとしてエッチング防止膜をエッチングし、基板を露出させてドレインコンタクトホールを形成する。 （もっと読む）

【課題】ゲート絶縁膜の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、連続した半導体層中に半導体素子として機能する素子領域と、抵抗が高く素子領域間を電気的に分離する機能を有する素子分離領域を形成する。素子分離領域は、連続した半導体層において、素子間を電気的に分離するために、選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を添加して形成する。 （もっと読む）

【課題】特性不均衡とチップ面積上の無駄発生を抑制し得るパターン形成法を提供する。
【解決手段】処理基板上に形成された積層膜上にリソグラフィー工程によりレジストパターンを形成し、このレジストをマスクに積層膜最上層の第１の膜を加工し、第１の膜からなるパターンを形成し、第１の膜からなるパターンをレジストパターン形成で部分的に露出し、露出された第１の膜からなるパターンをエッチングプロセスにより選択的に細らせ、第１の膜をマスクに第２の膜を加工し、第１及び第２の膜からなる積層パターンを形成し、第１及び第２の膜の積層パターンをリソグラフィー工程によるレジストパターン形成で部分的に露出し、露出された第１の膜をエッチングにより除去し、第１及び第２の膜の積層パターン、第２の膜のパターンの側壁部に第３の膜からなる側壁パターンを形成し、第１〜３膜のパターンをマスクにして、第４の膜を加工し、第１〜３の膜を除去する。 （もっと読む）

【課題】本発明は、製造コストを抑えながら、メモリセル特性をも向上させることができるＮＡＮＤ型半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成された半導体層と、トランジスタ形成領域において、半導体基板と半導体層の間に、選択的に形成された埋め込み絶縁膜と、トランジスタ形成領域の半導体層に形成されたフローティングボディ領域と、フローティングボディ領域を挟む拡散層と、フローティングボディ領域上に形成された第1の絶縁膜と、第1の絶縁膜上に形成された浮遊ゲート電極と、浮遊ゲート電極上に形成された第2の絶縁膜上の制御電極と、トランジスタ形成領域の端部にある拡散層に接続されたコンタクトプラグとを備え、トランジスタ形成領域の端部にある浮遊ゲート電極と制御電極とは短絡し、トランジスタ形成領域の端部にある拡散層は、コンタクトプラグ下で半導体基板と接続している。 （もっと読む）

【解決手段】本発明は、その基板から絶縁されており、そのチャネルの下で部分的に延びている、そのソース領域の導電性延長部(10)を備えたMOS トランジスタに関する。
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【課題】プロセスマージンの拡大が図られる半導体記憶装置と、その製造方法を提供する。
【解決手段】メモリゲート配線７ｂ等を構成するポリシリコン膜は、制御ゲート配線５ｂの一方の側面上に位置する部分からその制御ゲート配線５ｂが位置する側とは反対の側に向かって延在する部分が形成され、その部分がパッド部７ｃとされる。そのパッド部７ｃを露出するようにコンタクトホール１５ａが形成されている。制御ゲート配線５ｂの一方の側面上に位置するポリシリコン膜の部分の高さＨ２は制御ゲート配線５ｂの高さＨ１以下とされて、メモリゲート配線７ｂ等を構成するポリシリコン膜が制御ゲート配線５ｂと平面的に重ならないようにされている。 （もっと読む）

【課題】微細な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、制御ゲート絶縁膜４を介して制御ゲート電極５を形成する第１電極形成工程と、半導体基板１の表面に、記憶ノード絶縁膜６を形成する工程とを含む。記憶ノード絶縁膜６の表面にメモリゲート電極を形成する第２電極形成工程を含む。第２電極形成工程は、記憶ノード絶縁膜６の表面にメモリゲート電極層７ａを形成する工程と、メモリゲート電極層７ａの表面に、メモリゲート電極層７ａよりもエッチング速度が遅い補助膜８を形成する工程と、メモリゲート電極層７ａおよび補助膜に対して異方性エッチングを行なう工程とを含む。 （もっと読む）

【課題】 周期性パターンに加えてランダムなパターンを有する種々の微細ホールパターンに対しても、側壁加工プロセスを有効に利用してリソグラフィの限界以下のパターンを形成する。
【解決手段】 側壁加工プロセスを利用した半導体装置の製造方法であって、被加工膜１１上に、所望する犠牲膜パターンの２倍の周期を有し、且つライン部がスペース部に比して細いラインアンドスペースの第１の犠牲膜を形成し、次いで第１の犠牲膜の側面部に第２の犠牲膜１５を形成した後に、第１の犠牲膜を除去し、次いで、被加工膜１１上及び第２の犠牲膜１５上に被加工膜用レジストパターン１６を形成し、しかる後にレジストパターン１６及び第２の犠牲膜１５をマスクに被加工膜１１を選択的にエッチングしてホールパターンを形成する。 （もっと読む）

【課題】メモリセルが微細化されても、安定した特性を有するメモリ素子を、簡易な方法で形成することができる不揮発性半導体記憶装置の製造方法を提供することにある。
【解決手段】基板１上に電荷トラップ層３を形成した後、埋め込みビット線が形成される領域が開口されたビット線加工マスク２２を形成する。このビット線加工マスク２２を用いて、開口部に露出した電荷トラップ層３の除去、電荷トラップ層３が除去された基板表面へのビット線絶縁膜１０の形成、及びビット線絶縁膜１０を介しての基板１中へのイオン注入による埋め込みビット線５の形成の一連の工程を行う。その後、ビット線加工マスク２２を除去して、電荷トラップ層３及びビット線絶縁膜１０上に、ゲート電極からなるワード線７を形成して、メモリセルを完成する。 （もっと読む）

【課題】メモリセル領域のゲート配線部分と周辺回路領域のゲート配線部分との高低差を抑制する半導体記憶装置及びその製造方法の提供。
【解決手段】半導体記憶装置は、第１の領域の半導体基板内に形成され、半導体基板の上面から第１の上面までの第１の高さＸ１を有する第１の素子分離領域ＳＴＩ１と、第２の領域の半導体基板内に形成され、半導体基板の上面から第２の上面までの第２の高さＸ２を有し、第２の高さＸ２は第１の高さＸ１より高い第２の素子分離領域ＳＴＩ２と、半導体基板上に形成された第１及び第２のゲート絶縁膜１２，１３と、第１及び第２のゲート絶縁膜上にそれぞれ形成された第１及び第２のゲート配線と、第１及び第２のゲート配線上にそれぞれ形成された第１及び第２のマスク層２６とを具備し、半導体基板の上面から第１のマスク層２６の上面までの高さｈ１は、半導体基板の上面から第２のマスク層２６の上面ｈ２までの高さと等しい。 （もっと読む）

【課題】小さな断面積の凸状半導体層であってもコンタクト部との接触面積を大きくすることによってコンタクト抵抗を低く抑えることのできる手法を提供する。
【解決手段】半導体基板上に形成された凸状半導体層と、前記凸状半導体層の天面と側壁の一部とに接触し前記凸状半導体層と電気的に接続されるコンタクト部とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】Ｈ₂添加をともなう高誘電率膜の選択エッチング
【解決手段】シリコンベースの材料に対し高誘電率層を選択エッチングするための方法が提供される。高誘電率層は、エッチングチャンバ内に配される。Ｈ₂を含むエッチャントガスが、エッチングチャンバ内に供給される。シリコンベースの材料に対し高誘電率層を選択エッチングするために、エッチャントガスからプラズマが生成される。 （もっと読む）

集積回路内で使用するための導電性および／または半導電性のフィーチャを形成する方法を開示する。種々のパターン転写ステップおよびエッチング・ステップをピッチ縮小技術と組み合わせて用いて、高密度実装フィーチャを生成することができる。フィーチャは、１つの方向に縮小ピッチを有し、別の方向に広いピッチを有することができる。従来のフォトリソグラフィ・ステップをピッチ縮小技術と組み合わせて用いて、たとえばビット線コンタクト（７３２）など、細長いピッチ縮小フィーチャを形成することができる。いくつかの実施形態では、コンタクト（７３２）は、マスキング材料の複数の層が上にある絶縁層（３３４）を設けることによって形成することができる。次に、一連の選択的に画定可能な線（１２４）をマスキング材料中に形成することができ、そこでその線がパターンを有する。次に、スペーサ材料（１７０）を使用して線に対してピッチ縮小を実施すると、スペーサ軸に沿って延びるピッチ縮小マスキング線（１７５）を生成することができる。したがって、ピッチ縮小空所によって各ピッチ縮小マスキング線（１７５）を分離することができる。次に、マスキング・フィーチャの一部分と交差するフォトレジストの第２のパターン（たとえば第２のマスク４８０のパターン）を付けることができる。第２のパターンは、ピッチ縮小マスキング線（１７５）、および隣接するピッチ縮小空所をフォトレジストで覆われないままにする窓（４８２）を有することができる。窓（４８２）は、ピッチ縮小マスキング線の長軸に対して平行ではない長軸を有することができる。次に、一部にはピッチ縮小空所によって画定された第３のパターンを介して絶縁層（３３４）をエッチングすると、絶縁層（３３４）中にコンタクトビア（５８４）を生成することができる。コンタクトビア（５８４）を導電材料で充填して電気コンタクト（７３２）を生成することができる。 （もっと読む）

【課題】 不揮発性メモリの製造工程に於いて電荷蓄積構造形成のために追加される工程を低減して製造工程を簡略化することにある。また、不揮発性メモリの小型化を図ることにある。
【解決手段】 半導体基板１０１上に第１の酸化膜１０２、第１の窒化膜１０３を順次形成する工程と、素子分離領域１０１０Ｂに於いて第１の酸化膜１０２、第１の窒化膜１０３を除去する工程と、第１の酸化膜１０２の縁部を洗浄またはウェットエッチングにより除去して、第１の窒化膜１０３を第１の酸化膜１０２に対してオーバハングさせる工程と、第１の酸化膜１０２の側方で他の部分よりも膜の密度が粗になる低密度部１０５ｃが形成されるように第１の絶縁膜１０５（素子分離絶縁膜）を形成する工程と、低密度部１０５ｃを露出する工程と、洗浄又はウェットエッチングによって低密度部１０５ｃを浸食して第１の絶縁膜１０５に孔を形成する工程と、孔に電荷蓄積膜を形成する工程とを含む、半導体記憶装置の製造方法。 （もっと読む）

【課題】 不揮発性半導体記憶装置とＣＭＯＳ周辺回路とが混載された半導体集積回路において、低電圧領域における活性領域と分離領域との境界に存在しているＳＴＩ領域に形成される窪みを低減する。
【解決手段】半導体装置の製造方法は、半導体基板に、低電圧領域、高電圧領域、及び不揮発性メモリ領域を互いに分離するように、ＳＴＩ領域を形成した後に、全領域に第２のシリコン酸化膜及びシリコン窒化膜を形成する。高電圧領域におけるシリコン窒化膜及びシリコン酸化膜を選択的に除去した後に、高電圧領域における半導体基板の上に高電圧系ゲートシリコン酸化膜を形成する。不揮発性メモリ領域におけるシリコン窒化膜は、不揮発性メモリを構成するシリコン窒化膜であり、低電圧領域におけるシリコン窒化膜と不揮発性メモリ領域におけるシリコン窒化膜とは、同一の工程にて形成される。 （もっと読む）