【課題】電荷トラップの溜まりを防止して書き換え回数を増加させる。
【解決手段】メモリセルＭＣは、半導体基板１０と、この半導体基板上に形成された第１のゲート絶縁層１１と、半導体基板１０上に第1のゲート絶縁層１１を介して形成された浮遊ゲート１２と、この浮遊ゲート１２上に形成された第２のゲート絶縁層１３と、浮遊ゲート１２上に第２のゲート絶縁層１３を介して形成された制御ゲート１４とを有する。メモリセルアレイは、このメモリセルＭＣを、複数マトリクス状に配列することにより構成されている。第１のゲート絶縁層１１は第１の空洞層となっている。 （もっと読む）

【課題】メモリセルトランジスタの制御ゲート層相互間及び選択トランジスタの制御ゲート層相互間の距離を十分に小さくして、メモリセルの高集積化を図る半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板の表面に平行な第１の方向でそれぞれ２個の電荷蓄積層１５とゲート層１９とが交互にかつ一列に配列されるように複数のメモリセルが配置され、選択トランジスタの拡散層２４が半導体基板の表面に平行で第１の方向と交差する第２の方向に延長されてソース線が構成され、メモリセルトランジスタの拡散層２２が半導体基板の表面に平行な第２の方向に延長されてビット線が構成され、メモリセルトランジスタの制御ゲート層１７は第１の方向で隣り合う２個の電荷蓄積層１５上にゲート間絶縁膜を介して形成されている。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリにおいて、消費電流を低減すること。
【解決手段】不揮発性半導体メモリは、半導体基板１、第１ゲート電極ＷＧ、第２ゲート電極ＣＧ、電荷トラップ膜２２、及びトンネル絶縁膜２３を備える。第１ゲート電極ＷＧは、半導体基板１の表面上に第１ゲート絶縁膜１０を介して形成される。第２ゲート電極ＣＧは、半導体基板１の表面上に第２ゲート絶縁膜２０を介して形成され、第１ゲート電極ＷＧと絶縁膜２０を介して隣接する。電荷トラップ膜２２は、半導体基板１と第１ゲート電極ＷＧと第２ゲート電極ＣＧとに囲まれたトラップ領域ＲＴ中に少なくとも形成される。トンネル絶縁膜２３は、電荷トラップ膜２２と第２ゲート電極ＣＧとの間に形成される。プログラムあるいは消去において、ＦＮトンネル方式により、第２ゲート電極ＣＧから電荷トラップ膜２２へトンネル絶縁膜２３を通して電子が注入される （もっと読む）

【課題】所望のエッチングレートでシリコンリッチ膜をエッチングすることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、トンネル絶縁膜１４、電荷蓄積層１６、トップ絶縁膜１８からなるＯＮＯ膜２０が形成されている半導体装置の製造方法は、ワードライン２２上に、層間絶縁膜２４、紫外線吸収膜２６、反射防止膜２８、キャップ層３０を形成する工程と、シリコンリッチ膜である紫外線吸収膜２６の紫外線に対する消衰係数を測定する工程と、消衰係数に対応した酸素ガス流量を用いたエッチング条件により、シリコンリッチ膜である紫外線吸収膜２６をエッチングする工程と、を有する。 （もっと読む）

【課題】ナンドフラッシュメモリ等のソース/ドレインコンタクトプラグを形成する半導体素子のコンタクトプラグ製造方法を提供する。
【解決手段】選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１間の露出された半導体基板１０２に接合領域１１４ａ、１１４ｂを形成する段階と、選択ラインＳＳＬとワードラインＷＬ０，ＷＬ１上に第１の保護膜１２０を形成する段階と、第１の保護膜１２０上に絶縁層１２２を形成する段階と、選択ラインＳＳＬ間の第１の保護膜１２０が露出されるように選択ラインＳＳＬ間の絶縁層１２２にコンタクトホールＡを形成する段階と、コンタクトホール側壁に露出された第１の保護膜上に第２の保護膜１２４を形成する段階と、コンタクトホールＡ底面の第１の保護膜１２０を除去する段階、及びコンタクトホールＡに導電物質を形成して接合領域１１４ａ、１１４ｂと連結されるコンタクトプラグを形成する段階とを含む。 （もっと読む）

【課題】仮想接地型フラッシュメモリにおいて、製造が容易で、メモリセルの高集積化、微細化が可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に延伸するように設けられたビットライン１２と、半導体基板１０上に設けられた電荷蓄積層１６と、電荷蓄積層１６上にビットライン１２に交差して延伸するように設けられたワードライン２２と、ワードライン２２直下の半導体基板１０内であり、且つ、ビットライン１２間の領域であるチャネル領域２４と、を具備し、チャネル領域２４上に設けられた電荷蓄積層１６のワードライン２２幅方向の幅Ｗが、ワードライン２２延伸方向のチャネル領域２４の端部Ｅからチャネル領域２４の中央部に向かうに連れて狭くなる半導体装置である。 （もっと読む）

【課題】コンタクトプラグ間にブリッジが発生するのを防止し、ビット線不良の防止に有効なフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１００上に形成された第１及び第２の層間絶縁膜１０４，１１４をエッチングして、セル領域の接合領域を露出させる第１及び第２のコンタクトホール１０６，１１６を形成する。このコンタクトホールの内部に第１及び第２の層間絶縁膜の界面よりも低くコンタクトプラグ１１０，１１８ａを形成する。コンタクトプラグ上部のコンタクトホールの側壁にスペーサ１２０ａを形成する。それによって、例えば導電性残留物層１１２及び第１及び第２の層間絶縁膜界面に発生したオープンパスのためにドレインコンタクトプラグ間で連結するブリッジを防止する。また、ドレインコンタクトプラグと接続されるビット線にて漏洩電流を誘発するなどの不良を防止し、工程の歩留まり及び素子の信頼性を向上させる。 （もっと読む）

【課題】トランジスタ閾値ばらつきの発生を防止し、書き込み速度を高速にする。
【解決手段】メモリセルトランジスタ１の浮遊ゲート電極１０４ａ上方の制御ゲート電極１０６ａの膜厚Ｈｃｅｌｌ、選択トランジスタ２の上部ゲート電極１０６ｂの膜厚Ｈｓｇ、浮遊ゲート電極１０４ａの上面と素子分離領域１０７の上面の高さの差Ｈｅｂに、Ｈｓｇ×８／９＞Ｈｃｅｌｌ≧Ｈｓｇ×７／９−Ｈｅｂ×１１／９という関係を有するように制御ゲート電極１０６ａの膜厚を上部ゲート電極１０６ｂより薄くした不揮発性半導体記憶装置。 （もっと読む）

【課題】本発明は、フラッシュメモリ素子の素子分離膜形成方法に関するものであり、PSZ系列の物質を用いて素子分離膜を形成する場合、PSZ膜の蒸着前にトレンチにライナ形態で窒化膜を蒸着した後、エッチング比を用いたエッチング工程を通じてフローティングゲート用導電膜の上部側壁に酸化膜が残留することを防止することにより、後続の誘電体膜蒸着後に誘電体膜厚が増加する現象を除去し、フローティングゲートと誘電体膜との接触面積を増加させ、これを通じてフローティングゲートとコントロールゲートと間のカップリング比(Coupling Ratio)を向上させることができるフラッシュメモリ素子の製造方法に関するものである。 （もっと読む）

【課題】フローティングゲート構造を有し、駆動電圧を低減可能な半導体素子を提供する。
【解決手段】半導体素子１０は、ｎ型Ｓｉからなる基板１上に形成したＳｉＯ_２層４上に、電荷蓄積層５，６を順次積層したフローティングゲート構造からなる。電荷蓄積層５は、アンドープのＳｉからなる量子ドット５１ａ〜５１ｃと、それを被覆する酸化層５２とからなる。電荷蓄積層６は、ｎ^＋Ｓｉからなる量子ドット６１ａ〜６１ｃと、それを被覆する酸化層６２とからなる。そして、量子ドット６１ａ〜６１ｃ中に元来的に存在する電子は、パッド１２，１３からゲート電極９に印加される電圧に応じて、トンネル接合を介して量子ドット６１ａ〜６１ｃと量子ドット５１ａ〜５１ｃとの間を移動し、量子ドット５１ａ〜５１ｃおよび／または量子ドット６１ａ〜６１ｃ中に分布する。この分布状態は、電流Ｉ_ＳＤによって検出される。 （もっと読む）

【課題】メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０、半導体基板１０上に形成された第１の絶縁膜１１、半導体基板１０上に第１の絶縁膜１１を介して形成された浮遊ゲート１２、この浮遊ゲート１２上に形成された第２の絶縁膜１３及び浮遊ゲート上に第２の絶縁膜１３を介して形成された制御ゲート１４を有する複数のメモリセルＭＣと、半導体基板１０に形成されゲート幅方向に隣接するメモリセルＭＣ間を分離するゲート長方向に延びる素子分離絶縁膜１７と、素子分離絶縁膜１７の上で且つゲート幅方向に隣接する浮遊ゲート１２間に形成された空隙部２２とを有する。 （もっと読む）

【課題】工程数を増やすことなく、安価に微細パターンを形成する方法を提供する。
【解決手段】半導体基板上にエッチング対象膜１０２、ハードマスク膜１０４及び第1の補助パターンを形成し、第1の補助パターンにシリレーション工程を行う。シリレーションされた第1の補助パターン１０６ａを含む上記ハードマスク膜上に絶縁膜１０８を形成し、上記シリレーションされた第1の補助パターンの間の絶縁膜１０８上に第2の補助パターンを形成する。上記絶縁膜が上記第2の補助パターンの下部にのみ残留するようにエッチング工程を行い、上記シリレーションされた第1の補助パターン及び第2の補助パターンをエッチングマスクとして用いるエッチング工程で上記ハードマスク膜をエッチングしてハードマスクパターンを形成する。ハードマスクパターンを用いて上記エッチング対象膜をエッチングする。 （もっと読む）

【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。 （もっと読む）

【課題】セルの書き込みしきい値電圧の分布を均一にできる不揮発性メモリ素子の製造方法を提供すること。
【解決手段】ゲート導電膜２０２、ゲート絶縁膜２０１、及び基板２００の一部をエッチングしてトレンチを形成し、該トレンチを埋め込むように素子分離膜を形成する段階と、所定の深さに素子分離膜を後退させる段階と、後退した素子分離膜２０３Ａによって形成される段差に沿って、バッファ膜２０４Ａを形成する段階と、バッファ膜の内側壁に、バッファ膜に対して高いエッチング選択比を有する物質でスペーサスペーサ２０５Ａを形成する段階と、スペーサを用いて、後退した素子分離膜２０３Ａの一部をエッチングし、素子分離膜２０３Ａ内に溝を形成する段階と、スペーサ２０５Ａ及びバッファ膜２０４Ａを除去し、バッファ膜２０４Ａが除去された基板２００上の段差に沿って誘電体膜を形成し、誘電体膜上にコントロールゲートを形成する段階とを含む。 （もっと読む）

【課題】フローティングゲートを有するスプリットゲート型不揮発性半導体記憶装置において、コントロールゲートの側壁に、シリサイド・ショートを防止できるのに十分な高さの側壁絶縁膜を形成することができる製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、半導体基板１に形成したＰウエル４上にゲート絶縁膜２を介してフローティングゲート用の導電体層１６を形成する工程と、導電体層１６上にＴＥＯＳ−ＮＳＧ等の第１のシリコン酸化膜から構成される第１のスペーサ１０と、第１のスペーサ１０と隣接し第１のシリコン酸化膜１０よりもエッチングレートが遅い第２の高温シリコン酸化膜から構成される第２のスペーサ１１と、を形成する工程と、第１及び第２のスペーサ１０，１１をマスクにして導電体層１６を選択的に除去する工程と、第１のスペーサ１０を除去して導電体層１６の一部を露出させる工程と、を含む。 （もっと読む）

【課題】共通ソース線による半導体基板に対するリークを防止する。
【解決手段】ドレイン側領域の素子分離絶縁膜４の上面高さを、ソース側の領域Ａ２の素子分離絶縁膜４の上面高さＨ２に比較して低く構成している。ドレインコンタクトＤＣのドレイン領域２ａに対する接触性を保持することができ、ソース側ではローカルソース線ＬＳＬ１がソース領域２ｂに対して接触する面積をソース領域２ｂ上のシリコン窒化膜１２の残留領域分だけ狭く構成できる。 （もっと読む）

【課題】窒化シリコン膜の成膜工程において、ポリメタルゲートの一部を構成する高融点金属の酸化物による基板の汚染を低減する半導体集積回路装置の製造技術を提供する。
【解決手段】タングステン膜を含むゲート電極７Ａ、７Ｂ、７Ｃ上に窒化シリコン膜１１を形成する際、ＣＶＤ装置のチャンバ内をタングステンの酸化物が還元される雰囲気にし、チャンバ内にアンモニアを供給し続けながら、ウエハ１を６００℃以上の温度で昇温する。次に、チャンバ内にアンモニアとモノシランとを供給し、これらのガスを反応させることによって窒化シリコン膜１１を堆積する。次に、モノシランの供給を止め、チャンバ内にアンモニアのみを供給し続けながらウエハ１を４００℃まで降温した後、チャンバ内を窒素で置換し、ウエハをアンロードする。 （もっと読む）

【課題】ゲート絶縁層の膜厚が薄くなった部分、すなわち段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。
【解決手段】絶縁表面上に半導体層を形成し、半導体層の端部をウェット酸化して第１の絶縁層を形成し、半導体層上および第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層を介して、半導体層上および第１の絶縁層上にゲート電極を形成する。 （もっと読む）

半導体素子を製造する方法は、不揮発性メモリ用の第１部分（１６）と第１部分（１６）を除く第２部分（１８）とを有する半導体層（１２）を備えた基板（１２）を提供することを含む。半導体層上には第１の誘電体層（１４）が形成される。第１の誘電体層上でプラズマ窒化が行なわれる。第１部分上には第１の複数のナノクラスター（２０）が、第２部分上には第２の複数のナノクラスター（２８）が形成される。第２の複数のナノクラスターは除去され、半導体層上に第２の誘電体層（３８）が形成され、第２の誘電体層上に導電層（４０）が形成される。
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【課題】下部領域にコンタクトを通じて電気的に連結される配線を形成する方法を提供する。
【解決手段】本発明の配線の形成方法は、複数の第１領域と、前記第１領域の間に各々配置された複数の第２領域とを有する基板上に絶縁膜を形成し、前記絶縁膜上に前記絶縁膜を貫通する第１コンタクトを通じて各々対応する前記第１領域に電気的に連結される複数の第１配線を形成し、前記第１配線の側面にスペーサを形成し、隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出する複数のコンタクトホールを形成し、対応する前記コンタクトホールを埋める複数の第２コンタクトを形成して対応する前記第２コンタクトに電気的に連結される複数の第２配線を形成することを特徴とする。 （もっと読む）