半導体装置およびその製造方法
【課題】MONOS型不揮発性記憶装置を含む、高い性能を有する半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、MONOS型不揮発性記憶セルの第1のトランジスタと、記憶セルを制御または駆動するための第2のトランジスタを含む。第1のトランジスタは、ソースドレイン領域12,13,18,19と,ゲート絶縁層22a’と、ゲート電荷蓄積層22b’と、第2のゲート絶縁層22c’と、ゲート導電層14’と、絶縁層16,17、とを有する。ゲート絶縁層22a’は、ソースドレイン領域の一部12,13の上に形成された下層60と、下層60の一部である中心部の上に形成された上層61とを有する。第2のトランジスタの第2のソースドレイン領域12,13,18,19を形成するために用いられたレジストを洗浄除去するときに、下層60と上層61とに区別された。
【解決手段】半導体装置は、MONOS型不揮発性記憶セルの第1のトランジスタと、記憶セルを制御または駆動するための第2のトランジスタを含む。第1のトランジスタは、ソースドレイン領域12,13,18,19と,ゲート絶縁層22a’と、ゲート電荷蓄積層22b’と、第2のゲート絶縁層22c’と、ゲート導電層14’と、絶縁層16,17、とを有する。ゲート絶縁層22a’は、ソースドレイン領域の一部12,13の上に形成された下層60と、下層60の一部である中心部の上に形成された上層61とを有する。第2のトランジスタの第2のソースドレイン領域12,13,18,19を形成するために用いられたレジストを洗浄除去するときに、下層60と上層61とに区別された。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法等に関する。
【背景技術】
【0002】
半導体装置に含まれる不揮発性記憶装置は、たとえば、平板型のMONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)とスプリットゲート(Split−Gate)型のMONOSとを含む。MONOSは、SONOS(Silicon−Oxide−Nitride−Oxide−Semiconductor)と呼ばれることもある。現在、製造プロセスの簡易化およびチップサイズの縮小化に繋がるため、平板型のMONOSは、スプリットゲート型のMONOSよりも注目されている。平板型のMONOSは、概して、FN(Fowler Nordheim)電流を制御して電荷を書き込み・消去を行なうものと、ホットキャリア(Hot Carrier)を用いてエネルギーの大きな電子を制御し、書き込み・消去状態を実現するものとに分類される。ホットキャリアを用いるMONOSは、FN電流を利用するMONOSと比べて、高いバイアスを必要としないという利点を有する。さらに、ホットキャリアを用いるMONOSは、等価酸化膜厚(EOT、Equivalent Oxide Thickness)が比較的薄く設定されることから、読み出しの電流値を高く設定でき、扱いやすいという利点を有する。
不揮発性記憶装置(不揮発性記憶領域)を含む半導体装置は、たとえば、特許文献1に開示されている。
なお、半導体装置は、不揮発性記憶装置(不揮発性記憶領域)だけでなく、たとえば、周辺回路装置(周辺回路領域)を含む。周辺回路装置は、不揮発性記憶装置を駆動する高耐圧トランジスタと、高耐圧トランジスタを制御する低耐圧トランジスタと、を有する。
【特許文献1】特開2004−296683号公報
【特許文献2】特開2004−039866号公報
【特許文献3】特開2004−047889号公報
【特許文献4】特開2003−218245号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
(ソースドレイン領域)
特許文献1(特開2004−296683号公報)の図5および段落[0082]、[0083]は、メモリ領域1000の積層体22(ONO膜)の上の導電層14をパターニングしてゲート導電層14aを形成するときに、積層体22が半導体層10の上に残ることを開示する。したがって、特許文献1の図6〜図9、段落[0084]〜[0088]に開示されるように、メモリ領域1000に対応する半導体層10に第1、第2および第3の不純物領域17、18、19を半導体層10に形成するとき、不純物は、積層体22を介して導入される。このような不純物の導入処理は、デバイスの能力を左右する重要な処理である。しかしながら、積層体22の厚さにばらつきがあるので、このような不純物の導入処理は、高精度に不純物の濃度を調整できないという問題を有する。また、このような不純物の導入処理は、半導体層10に不純物を浅く導入できないという問題も有する。
【0004】
特許文献2(特開2004−039866号公報)の図3および段落[0028]は、セルアレイ領域(MONOSセル)のゲート電極25を加工するときに、ゲート絶縁膜20が残ることを開示する。また、特許文献3(特開2004−047889号公報)の図6(B)および段落[0036]は、メモリ形成トランジスタ領域10cのメモリゲート電極25を加工するときに、ONO膜14が残ることを開示する。したがって、特許文献2および特許文献3におけるその後の不純物の導入処理は、特許文献1と同様な問題を有する。
【0005】
特許文献4(特開2003−218245号公報)の図5(k)および段落[0043]は、メモリトランジスタ形成領域のゲート電極30aを加工するときに、残っていた第1、第2および第3の誘電体膜21a,22a,23aの一部をRIE等で除去することを開示する。しかしながら、特許文献4は、このようなドライエッチング処理の目的を開示していない。なお、特許文献4の段落[0038]は、第1の誘電体膜21の表面を熱窒化処理(アンモニア雰囲気で800℃〜1000℃に加熱)した後に、第2の誘電体膜22をCVD法によって形成すること、および、第3の誘電体膜23を熱酸化法によって形成することを開示する。第1の誘電体膜21の表面は、熱窒化処理によって変質されており、第3の誘電体膜23は、熱酸化法によって形成されているので、本発明者は、図5(k)の工程では、ドライエッチングを用いる必要があると考える。さらに、段落[0038]および[0046]は、第2の誘電体膜22をCVD法によって形成するとき、周辺回路トランジスタ領域への影響を防ぐために、第1の誘電体膜21の表面を熱窒化処理し、窒化阻止膜41’を形成することを開示する。このような観点から、本発明者は、第1の誘電体膜21の表面は変質させる必要があると考える。
【0006】
また、特許文献4の図4(g)および図5(j)は、メモリトランジスタ形成領域のゲート電極30aと周辺回路トランジスタ領域のゲート電極30a’とを個々に形成することを開示する。したがって、このようなゲート電極の加工処理は、製造コストを増加させるという問題を有する。
【0007】
(チャネル領域)
特許文献3(特開2004−047889号公報)の図3(B)および段落[0030]は、Pウェル13を形成することを開示する。Pウェル13は、図3(B)に示されないメモリ形成トランジスタ領域10cに対応する保護膜12であって、半導体基板10の上に形成される保護膜12を介して、P型の不純物イオンをイオン注入することによって、形成される。また、特許文献3の段落[0030]は、必要に応じて、Pウェル13に、メモリトランジスタの閾値を調整するためのイオン注入を行うことを開示する。しかしながら、このような閾値調整用のイオン注入は、保護膜12を介して実施される。したがって、このようなイオン注入処理は、高精度に閾値を調整できないという問題を有する。
【課題を解決するための手段】
【0008】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【0009】
本発明の第1の態様は、少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の絶縁層を形成すること、
前記第1の絶縁層の上に前記少なくとも1つの第1のトランジスタの電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも1つの第1のトランジスタの第2の絶縁層を形成すること、
前記第2の絶縁層の上に前記少なくとも1つの第1のトランジスタの第1の導電層を形成すること、
前記第1の導電層の一部をエッチングして、前記第1の導電層の前記一部の下に形成された前記第2の絶縁層の一部を露呈し、かつ前記第1の導電層の残部を前記少なくとも1つの第1のトランジスタの第1のゲート導電層として形成すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第3の絶縁層を形成すること、
前記第3の絶縁層の上に前記少なくとも1つの第2のトランジスタの第2の導電層を形成すること、
前記第2の導電層の一部をエッチングして、前記第2の導電層の前記一部の下に形成された前記第3の絶縁層の一部を露呈し、かつ前記第2の導電層の残部を前記少なくとも1つの第2のトランジスタの第2のゲート導電層として形成すること、
前記第2の絶縁層の前記一部、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、および前記第2のゲート導電層の上に第1のレジストを塗布すること、
前記第3の絶縁層の前記一部および前記第2のゲート導電層の上に塗布された前記第1のレジストの一部を現像除去して、前記第3の絶縁層の前記一部を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の半導体層の一部に前記少なくとも1つの第2のトランジスタの第1のソースドレイン領域を形成すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1のレジストの前記残部の前記洗浄除去によって、前記少なくとも1つの第1のトランジスタの絶縁複合層であって、前記第2の絶縁層の前記一部、前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部、および前記電荷蓄積層の前記一部の下に形成された前記第1の絶縁層の一部を有する絶縁複合層を部分的に除去して、第1の残留絶縁複合層を形成すること、および、
少なくとも前記第1のレジストの前記残部の前記洗浄除去の後に、前記第1の残留絶縁複合層が形成される前の前記絶縁複合層の下に位置していた前記第1の半導体層の一部に、前記少なくとも1つの第1のトランジスタの第2のソースドレイン領域を形成すること、
を含む半導体装置の製造方法に関係する。
本発明の第1の態様によれば、高い性能を有する半導体装置を提供することが可能となる。
【0010】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第3のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第3のトランジスタの第3の半導体層を準備すること、
前記第3の半導体層の上に前記少なくとも1つの第3のトランジスタの第4の絶縁層を形成すること、
前記第4の絶縁層の上に前記少なくとも1つの第3のトランジスタの第3の導電層を形成すること、
前記第3の導電層の一部をエッチングして、前記第3の導電層の前記一部の下に形成された前記第4の絶縁層の一部を露呈し、かつ前記第3の導電層の残部を前記少なくとも1つの第3のトランジスタの第3のゲート導電層として形成すること、
前記第1の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、および前記第3のゲート導電層の上に第2のレジストを塗布すること、
前記第4の絶縁層の前記一部および前記第3のゲート導電層の上に塗布された前記第2のレジストの一部を現像除去して、前記第4の絶縁層の前記一部を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第3の半導体層の一部に前記少なくとも1つの第3のトランジスタの第3のソースドレイン領域を形成すること、
前記第2のレジストの前記残部を洗浄除去すること、および
前記第2のレジストの前記残部の前記洗浄除去によって、前記第1の残留絶縁複合層を部分的に除去して、第2の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去および前記第2のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0011】
本発明の第1の態様では、前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの一方は、N型トランジスタでもよく、
前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの他方は、P型トランジスタでもよい。
【0012】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第4のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第4のトランジスタの第4の半導体層10を準備すること、
前記第4の半導体層の上に前記少なくとも1つの第4のトランジスタの第5の絶縁層を形成すること、
前記第5の絶縁層の上に前記少なくとも1つの第4のトランジスタの第4の導電層を形成すること、
前記第4の導電層の一部をエッチングして、前記第4の導電層の前記一部の下に形成された前記第5の絶縁層の一部を露呈し、かつ前記第4の導電層の残部を前記少なくとも1つの第4のトランジスタの第4のゲート導電層として形成すること、
前記第2の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、および前記第4のゲート導電層の上に第3のレジストを塗布すること、
前記第5の絶縁層の前記一部および前記第4のゲート導電層の上に塗布された前記第3のレジストの一部を現像除去して、前記第5の絶縁層の前記一部を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第4の半導体層の一部に前記少なくとも1つの第4のトランジスタの第4のソースドレイン領域を形成すること、
前記第3のレジストの前記残部を洗浄除去すること、および
前記第3のレジストの前記残部の前記洗浄除去によって、前記第2の残留絶縁複合層を部分的に除去して、第3の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、および前記第3のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0013】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層10の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を部分的に除去して、第4の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0014】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を完全に除去すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0015】
本発明の第1の態様では、前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの一方は、N型トランジスタでもよく、
前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの他方は、P型トランジスタでもよい。
【0016】
本発明の第1の態様では、前記第1の絶縁層22aは、酸化シリコン層でもよく、
前記電荷蓄積層は、窒化シリコン層でもよく、
前記第2の絶縁層は、酸化シリコン層でもよく、
前記電荷蓄積層の前記形成は、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない前記第1の絶縁層の上に、CVD(chemical vapor deposition)法によって実施されてもよい。
【0017】
本発明の第1の態様では、前記第2の絶縁層の前記形成は、CVD法によって実施され、その後の熱処理を用いないで実施されてもよい。
【0018】
本発明の第1の態様では、半導体装置の製造方法は、前記第1の絶縁層の前記形成の前に、前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第3の絶縁層の前記形成の前に、前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体層に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第2のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第3のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第3のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第3のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含んでもよく、
前記第1の絶縁層の前記形成は、前記第2のドーパントの前記注入の後に実施されてもよい。
【0019】
本発明の第2の態様は、少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第1のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第1のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体層に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第2のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含む半導体装置の製造方法に関係する。
【0020】
本発明の第2の態様は、本発明の第1の態様に適用してもよい。
【0021】
本発明の第3の態様は、半導体装置であって、
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと、
前記少なくとも1つの不揮発性記憶セルを駆動または制御するための少なくとも1つの第2のトランジスタと、
を含み、
前記少なくとも1つの第1のトランジスタは、
第1の半導体層と、
前記第1の半導体層の一部の上に形成された第1のゲート絶縁層であって、前記第1の半導体層の一部の上に形成された下層と、前記下層の一部である中心部の上に形成された上層とを有する第1のゲート絶縁層と、
前記第1のゲート絶縁層の前記上層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、
前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層と、
前記第2のゲート絶縁層の上に形成された第1のゲート導電層と、
前記第1のゲート導電層の一方の側面、前記第2のゲート絶縁層の一方の側面、前記ゲート電荷蓄積層の一方の側面、および前記第1のゲート絶縁層の前記上層の一方の側面に接する第1の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の一方の側に位置する前記下層の一方の側部の上に形成され、且つ前記第1のゲート導電層の前記一方の側面の頂部から前記第1のゲート絶縁層の前記下層の一端への曲部を有する第1の絶縁層16(64)と、
前記第1のゲート導電層の他方の側面、前記第2のゲート絶縁層の他方の側面、前記ゲート電荷蓄積層の他方の側面、および前記第1のゲート絶縁層の前記上層の他方の側面に接する第2の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の他方の側に位置する前記下層の他方の側部の上に形成され、且つ前記第1のゲート導電層の前記他方の側面の頂部から前記第1のゲート絶縁層の前記下層の他端への曲部を有する第2の絶縁層と、
を有し、
前記第1の半導体層は、少なくとも、前記第1のゲート絶縁層の前記下層の前記一方の側部および前記他方の側部の下に位置する第1のソースドレイン領域を有し、
前記少なくとも1つの第2のトランジスタは、
第2の半導体層と、
前記第2の半導体層10の一部の上に形成された第3のゲート絶縁層と、
前記第3のゲート絶縁層の上に形成された第2のゲート導電層と、
前記第2のゲート導電層の一方の側面に接する第3の絶縁層と、
前記第2のゲート導電層の他方の側面に接する第4の絶縁層と、
を有し、
前記第2の半導体層は、少なくとも、前記第3の絶縁層および前記第4の絶縁層の下方に位置する第2のソースドレイン領域を有する、半導体装置に関係する。
【0022】
本発明の第3の態様では、前記第1のゲート絶縁層は、前記第2のソースドレイン領域を形成するために用いられたレジストを洗浄除去するときに、前記下層と前記上層とに区別されてもよい。
【0023】
本発明の第3の態様では、前記第1のゲート絶縁層は、熱酸化法、CVD(chemical vapor deposition)法または陽極酸化法によって生成された酸化シリコン層であって、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない酸化シリコン層でもよく、
前記ゲート電荷蓄積層は、CVD法によって生成された窒化シリコン層でもよく、
前記第2のゲート絶縁層は、CVD法によって生成された酸化シリコン層であって、熱処理が実施されていない酸化シリコン層でもよい。
【0024】
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様を構成する少なくとも1つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【0025】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0026】
1.半導体装置の構造
図1は、本実施形態の半導体装置の構造の概略図を示す。
図1は、1つの不揮発性記憶セルの1つの第1のトランジスタ、少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタ、および少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第3のトランジスタを図示する。少なくとも1つの第2のトランジスタは、少なくとも1つの第3のトランジスタを制御する。
本実施形態は、図1の構造に限定されるものではない。すなわち、本実施形態は、複数の第1、第2および/または第3のトランジスタを採用することができる。また、本実施形態は、各不揮発性記憶セルが1つの第1のトランジスタまたは複数の第1のトランジスタで構成される複数の不揮発性記憶セルを採用することができる。図1において、半導体装置は、第1のトランジスタ(不揮発性記憶領域100)と、第2のトランジスタ(低耐圧トランジスタ領域200)と、第3のトランジスタ(高耐圧トランジスタ領域300)とを含む。
【0027】
図1において、第1のトランジスタは、第1の半導体層10(60、61;62、63)と、第1のゲート絶縁層22a’(63)と、ゲート電荷蓄積層22b’(61)と、第2のゲート絶縁層22c’(61)と、第1のゲート導電層14’(61)と、第1の絶縁層16(64)と、第2の絶縁層17(65)とを含む。第1の絶縁層16(64)および第2の絶縁層17(65)(サイドウォール)の各々の断面は、ゲート導電層14’側の一方の側面であって第1の半導体層10の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第1の半導体層10の頂面に対して平行な底面とを有する。第1の半導体層10(60、61;62、63)は、第1のゲート導電層14’(61)の下方に位置する第1の半導体層10のチャネル領域を第1のゲート導電層14’(61)のゲート長方向に挟む第1のソースドレイン領域12、13、18、19を有する。第1のソースドレイン領域12、13、18、19は、第1の半導体層10の上層に浅く形成されているソースドレインエクステンション領域12、13と、第1の半導体層10の上層に深く形成されているソースドレインコンタクト領域18、19とに分けて呼ばれることもある。第1のトランジスタは、第1のトランジスタ自身を他の素子と分離するために、素子分離領域15を有することができる。
【0028】
第2のトランジスタは、第2の半導体層10(70、71;72、73)と、第3のゲート絶縁層22d’(71)と、第2のゲート導電層14’(71)と、第3の絶縁層16(74)と、第4の絶縁層17(75)とを含む。第3の絶縁層16(74)および第4の絶縁層17(75)(サイドウォール)の各々の断面は、ゲート導電層14’側の一方の側面であって第2の半導体層10の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第2の半導体層10の頂面に対して平行な底面とを有する。第2の半導体層10(70、71;72、73)は、第2のゲート導電層14’(71)の下方に位置する第2の半導体層10のチャネル領域を第2のゲート導電層14’(71)のゲート長方向に挟む第2のソースドレイン領域12、13、18、19を有する。第2のソースドレイン領域12、13、18、19は、第2の半導体層10の上層に浅く形成されているソースドレインエクステンション領域12、13と、第2の半導体層10の上層に深く形成されているソースドレインコンタクト領域18、19とに分けて呼ばれることもある。第2のトランジスタは、第2のトランジスタ自身を他の素子と分離するために、素子分離領域15を有することができる。
【0029】
第3のトランジスタは、第3の半導体層10(80、81;82、83)と、第4のゲート絶縁層22e’(83)と、第3のゲート導電層14’(81)と、第5の絶縁層16(84)と、第6の絶縁層17(85)とを含む。第5の絶縁層16(84)および第6の絶縁層17(85)(サイドウォール)の各々の断面は、ゲート導電層14’側の一方の側面であって第3の半導体層10の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第3の半導体層10の頂面に対して平行な底面とを有する。第3の半導体層10(80、81;82、83)は、第3のゲート導電層14’(81)の下方に位置する第3の半導体層10のチャネル領域を第3のゲート導電層14’(81)のゲート長方向に挟む第3のソースドレイン領域12、13、18、19を有する。第3のソースドレイン領域12、13、18、19は、第3の半導体層10の上層に浅く形成されているソースドレインエクステンション領域12、13と、第3の半導体層10の上層に深く形成されているソースドレインコンタクト領域18、19とに分けて呼ばれることもある。第3のトランジスタは、第3のトランジスタ自身を他の素子と分離するために、素子分離領域15を有することができる。第3のトランジスタに求められる性能に依存して、ソースドレインエクステンション領域12、13を省略してもよい。
【0030】
第3のトランジスタの第4のゲート絶縁層22e’(83)の厚さの第1の等価酸化膜の厚さは、第2のトランジスタの第3のゲート絶縁層22d’(71)の厚さの第2の等価酸化膜の厚さよりも厚い。したがって、第2のトランジスタは、第3のトランジスタと比べて、低耐圧のトランジスタでる。言い換えれば、第3のトランジスタは、第2のトランジスタと比べて、高耐圧のトランジスタである。
【0031】
第1のトランジスタの第1のゲート絶縁層22a’(63)は、第1の半導体層10の一部(63)の上に形成されている。第1のゲート絶縁層22a’(63)は、第1の半導体層10の一部(63)の上に形成された下層(63)と、下層(63)の一部である中心部(61)の上に形成された上層(61)とを有する。ゲート電荷蓄積層22b’(61)は、第1のゲート絶縁層22a’の上層(61)の上に形成されている。第2のゲート絶縁層22c’(61)は、ゲート電荷蓄積層22b’(61)の上に形成されている。第1のゲート導電層14’(61)は、第2のゲート絶縁層22c’(61)の上に形成されている。
第1の絶縁層16(64)は、第1のゲート導電層14’の一方の側面、第2のゲート絶縁層22c’の一方の側面、ゲート電荷蓄積層22b’の一方の側面、および第1のゲート絶縁層22a’の上層(61)の一方の側面に接する。第1の絶縁層16(64)は、第1のゲート絶縁層22a’の下層の一方の側部(64)の上に形成され、下層の一方の側部(64)は、下層の中央部(61)の一方の側に位置する。第1の絶縁層16(64)は、第1のゲート導電層14’の一方の側面の頂部(66)から第1のゲート絶縁層22a’の下層の一端(67)への曲部を有する。
第2の絶縁層17(65)は、第1のゲート導電層14’の他方の側面、第2のゲート絶縁層22c’の他方の側面、ゲート電荷蓄積層22b’の他方の側面、および第1のゲート絶縁層22a’の上層の他方の側面に接する。第2の絶縁層17(65)は、第1のゲート絶縁層22a’の下層の他方の側部(65)の上に形成され、下層の他方の側部(65)は、下層の中央部(61)の他方の側に位置する。第2の絶縁層17(65)は、は、第1のゲート導電層14’の他方の側面の頂部(68)から第1のゲート絶縁層22a’の下層の他端(69)への曲部を有する。
【0032】
第1の半導体層10は、少なくとも、第1のゲート絶縁層22a’の下層の一方の側部(64)および他方の側部(65)の下に位置する第1のソースドレイン領域12、13(64、65)を有する。第1のソースドレイン領域12(64)と第1の絶縁層16(64)との間、および、第1のソースドレイン領域13(65)と第2の絶縁層17(65)との間に、ゲート電荷蓄積層22b’(63)および第2のゲート絶縁層22c’(63)が存在しない。言い換えれば、第1のゲート絶縁層22a’の下層の厚さは、第1のゲート絶縁層22a’(63)、ゲート電荷蓄積層22b’(63)および第2のゲート絶縁層22c’(63)からなるゲート絶縁複合層22c、22b、22c(63)の厚さより薄い。したがって、第1のソースドレイン領域12、13において、高精度にドーパントのドーズ量(不純物の濃度)を調整できる。また、第1のソースドレイン領域12、13を浅く形成できる。このように、本実施形態では、半導体装置(不揮発性記憶装置の第1のトランジスタ)の能力を高めることができる。
【0033】
第1のゲート絶縁層22a’は、第2のトランジスタの第2のソースドレイン領域12、13(74、75)および/または第3のトランジスタの第3のソースドレイン領域12、13(84、85)を形成するために用いられたレジストを洗浄除去するときに、1のゲート絶縁層22a’の下層(63)と上層(61)とに区別された。レジストの洗浄処理は、必要な処理であり、追加的な独立した処理ではない。したがって、本実施形態では、製造コストが増加することを回避できる。
【0034】
第2のトランジスタの第2のゲート導電層14’および第3のトランジスタの第3のゲート導電層14’は、第1のトランジスタの第1のゲート導電層14’と同時に形成される。このように、本実施形態では、製造コストを下げることができる。
【0035】
第2のトランジスタの第3のゲート絶縁層22d’(71)は、第2の半導体層10の一部(71)の上に形成されている。第2のゲート導電層14’(71)は、第3のゲート絶縁層22d’(71)の上に形成されている。第3の絶縁層16(74)は、第3のゲート絶縁層22d’(71)の一方の側面に接する。第3の絶縁層16(74)は、第2のソースドレインエクステンション領域12の上に形成されている。第3の絶縁層16(74)は、第2のゲート導電層14’の一方の側面の頂部(76)から第2のソースドレインエクステンション領域12の一端(77)への曲部を有する。第4の絶縁層17(75)は、第3のゲート絶縁層22d’(71)の他方の側面に接する。第4の絶縁層17(75)は、第2のソースドレインエクステンション領域13の上に形成されている。第4の絶縁層17(75)は、第2のゲート導電層14’の他方の側面の頂部(78)から第2のソースドレインエクステンション領域13の一端(79)への曲部を有する。第2の半導体層10は、少なくとも、第3の絶縁層16(74)および第4の絶縁層17(75)の下に位置する第2のソースドレイン領域12、13(74、75)を有する。
【0036】
第3のトランジスタの第4のゲート絶縁層22e’(83)は、第3の半導体層10の一部(83)の上に形成されている。第4のゲート絶縁層22e’(83)は、第3の半導体層10の一部(83)の上に形成された下層(83)と、下層(83)の一部である中心部(81)の上に形成された上層(81)とを有する。第3のゲート導電層14’(81)は、第4のゲート絶縁層22e’の上層(81)の上に形成されている。
第5の絶縁層16(84)は、第3のゲート導電層14’の一方の側面、および第4のゲート絶縁層22e’の上層(81)の一方の側面に接する。第5の絶縁層16(84)は、第4のゲート絶縁層22e’の下層の一方の側部(84)の上に形成され、下層の一方の側部(84)は、下層の中央部(81)の一方の側に位置する。第5の絶縁層16(84)は、第3のゲート導電層14’の一方の側面の頂部(86)から第4のゲート絶縁層22e’の下層の一端(87)への曲部を有する。
第6の絶縁層17(85)は、第3のゲート導電層14’の他方の側面、および第4のゲート絶縁層22e’の上層(81)の他方の側面に接する。第6の絶縁層17(85)は、第4のゲート絶縁層22e’の下層の他方の側部(85)の上に形成され、下層の他方の側部(85)は、下層の中央部(81)の他方の側に位置する。第6の絶縁層17(85)は、第3のゲート導電層14’の他方の側面の頂部(88)から第4のゲート絶縁層22e’の下層の他端(89)への曲部を有する。
【0037】
第3の半導体層10は、少なくとも、第4のゲート絶縁層22e’の下層の一方の側部(84)および他方の側部(85)の下に位置する第3のソースドレイン領域12、13(84、85)を有する。言い換えれば、第3の半導体層10は、少なくとも、第5の絶縁層16(84)および第6の絶縁層17(85)の下に位置する第3のソースドレイン領域12、13(84、85)を有する。
【0038】
2.半導体装置の製造方法
(STI形成)
図2は、図1に示す半導体装置の製造方法の概略を説明するための図である。
まず、半導体層10(たとえば、(P型の)シリコン基板)を準備する。その後、半導体層10の自然酸化膜(図示せず)をフッ化水素酸(HF)水溶液で除去する。その後、隣接する複数の素子を互いに分離するための素子分離領域15をたとえばSTI(shallow trench isolation)によって半導体層10に形成する。STIは、LOCOS(local oxidation silicon)に変更してもよい。その後、半導体層10を洗浄(たとえば、RCA洗浄)する。RCA洗浄は、アンモニア・過酸化水素水洗浄と塩酸・過酸化水素水洗浄とを組み合わせたウェット洗浄である。
【0039】
(Pre−Ox形成)
図3は、図1に示す半導体装置の製造方法の概略を説明するためのもう1つの図である。
その後、半導体層10(および素子分離領域15)の上に第1の酸化膜21を形成する。第1の酸化膜21の厚さは、たとえば、100[Å]である。
【0040】
(WELL形成)
図4は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、半導体層10にウェル領域11を形成する。なお、図4において、各領域100、200、300において、1つのウェル領域11が示されているが、実際には、各領域100、200、300において、複数のウェル領域が形成されている場合が多い。各領域100、200、300において、1つのウェル領域11は、P型のウェルでもよいし、N型のウェルでもよい。言い換えれば、図1において、各領域100、200、300において、1つのトランジスタが示されているが、実際には、各領域100、200、300において、複数のトランジスタが形成されてもよい。各領域100、200、300において、1つのウェル領域11は、N型のトランジスタでもよいし、P型のトランジスタでもよい。
【0041】
(Vth調整)
図5は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、半導体層10(ウェル領域11)にドーパントを注入する。具体的には、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、トランジスタの型に応じた型のドーパント(不純物)をトランジスタの特性(閾値)に応じたドーズ量で半導体層10(ウェル領域11)にイオン注入を実施する。このとき、たとえば、メモリ領域100にドーパントを注入する場合、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、メモリ領域100の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。図5に示されるように、メモリ領域100の第1の酸化膜21を露呈する露呈部を有するレジストR1を高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の第1の酸化膜21の上に形成する。露呈部を有するレジストR1をマスクとして使用し、露呈されるメモリ領域100にドーパントを注入する。その後、レジストR1を洗浄除去する。
【0042】
低耐圧トランジスタ領域200にドーパントを注入する場合、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、低耐圧トランジスタ領域200の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。低耐圧トランジスタ領域200の第1の酸化膜21を露呈する露呈部を有するレジスト(図示せず)をメモリ領域100および高耐圧トランジスタ領域300の第1の酸化膜21の上に形成する。露呈部を有するレジスト(図示せず)をマスクとして使用し、露呈される低耐圧トランジスタ領域200にドーパントを注入する。
【0043】
高耐圧トランジスタ領域300にドーパントを注入する場合、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、高耐圧トランジスタ領域300の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。高耐圧トランジスタ領域300の第1の酸化膜21を露呈する露呈部を有するレジスト(図示せず)をメモリ領域100および低耐圧トランジスタ領域200の第1の酸化膜21の上に形成する。露呈部を有するレジスト(図示せず)をマスクとして使用し、露呈される高耐圧トランジスタ領域300にドーパントを注入する。
【0044】
このように、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、トランジスタの型に応じたレジスト処理を個々に実施する。なお、ドーパントを注入する領域100、200、300の順番は、変更してもよい。たとえば、高耐圧トランジスタ領域300にドーパントを注入し、その後、低耐圧トランジスタ領域200にドーパントを注入し、その後、メモリ領域100にドーパントを注入してもよい。
【0045】
(Pre−Ox除去)
図6は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、メモリ領域100の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。メモリ領域100の第1の酸化膜21を露呈する露呈部を有するレジスト(図示せず)を低耐圧トランジスタ領域200および高耐圧トランジスタ領域300に形成する。露呈部を有するレジストをマスクとして使用し、露呈されるメモリ領域100の第1の酸化膜21を例えばウェットエッチング(たとえば、BHF(フッ酸・フッ化アンモニウム・水溶液)エッチング))する。エッチングにより、図6に示されるように、メモリ領域100では、半導体層10(ウェル領域11)(および素子分離領域15)が露呈する。その後、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300に対応する第1の酸化膜21の上のレジスト(図示せず)を除去する。
なお、メモリ領域100は、不揮発性記憶領域と呼ぶこともできる。高耐圧トランジスタ領域300および低耐圧トランジスタ領域200をトランジスタ領域または周辺回路領域と呼ぶこともできる。
【0046】
(ONO膜堆積)
図7は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の半導体層10(ウェル領域11)(および素子分離領域15)の上に第1の絶縁層22aを形成する。第1の絶縁層22aは、たとえば、酸化シリコン層(たとえば、SiO2層)である。具体的には、第1の絶縁層22aは、メモリ領域100の半導体層10の表面を熱酸化(thermal oxidization)することによって、メモリ領域100の半導体層10の上に形成される。熱酸化処理は、たとえば、酸化ガスとしての乾燥酸素(O2)を用いるドライ酸化処理と、水蒸気(H2O)および水蒸気を含んだ酸素または窒素(N2)を用いる水蒸気酸化とを含む。熱酸化処理の温度範囲は、たとえば、650℃〜900℃である。
なお、実際には、メモリ領域100の半導体層10の表面を熱酸化するとき、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第1の酸化膜21の厚さは、少しだけ増加する。
【0047】
その後、第1の絶縁層22a(および第1の酸化膜21)の上に電荷蓄積層22bを形成する。電荷蓄積層22bは、たとえば、窒化シリコン層(たとえば、Si3N4層)である。Si3N4層は、たとえば、反応ガスとしてのアンモニア(NH3)およびジクロロシラン(Dichlorosilane(DCS)、SiH2Cl2)を用いるCVD(chemical vapor deposition)処理によって形成される。好ましくは、第1の絶縁層22aの上に電荷蓄積層22bを形成する前に、第1の絶縁層22aをアンモニア雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)しない。これにより、第1の絶縁層22aの表面は、変質しない。ジクロロシランは、たとえば、ヘキサクロロジシラン(Hexachlorodisilane(HCD)、Si2Cl6)に変更してもよい。具体的には、Si3N4層は、反応ガスとしてのアンモニアおよびヘキサクロロジシランを用いるCVD処理によって形成されてもよい。また、Si3N4層の一部(たとえば、下層)は、アンモニアおよびジクロロシランを用いる第1のCVD処理によって形成し、その後、Si3N4層の残部(たとえば、上層)は、アンモニアおよびヘキサクロロジシランを用いる第2のCVD処理によって形成してもよい。
【0048】
その後、電荷蓄積層22bの上に第2の絶縁層22cを形成する。第2の絶縁層22cは、たとえば、酸化シリコン層(たとえば、SiO2層)である。SiO2層は、たとえば、反応ガスとしてのジクロロシランおよび一酸化窒素(NO)を用いるCVD処理によって形成される。高温下でCVD処理によって形成されるSiO2層は、HTO(high temperature oxide)層と呼ばれることもある。ジクロロシランは、たとえば、ヘキサクロロジシランに変更してもよい。一酸化窒素は、たとえば、二酸化窒素(NO2)に変更してもよい。好ましくは、第2の絶縁層22cを形成後、第2の絶縁層22cを酸素雰囲気あるいは窒素雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)しない。このような熱処理のないCVD処理によって形成されるSiO2層は、熱酸化処理によって形成される熱酸化層と比べて、密度の低い層のままとなる。
【0049】
第1の絶縁層22aの厚さ、電荷蓄積層22bの厚さおよび第2の絶縁層22cの厚さ合計の厚さの範囲は、たとえば、100[Å]〜130[Å]である。なお、メモリ領域100の電荷蓄積層22bに電荷が適切に書き込まれる(消去される)のであれば、第1の絶縁層22aの厚さ、電荷蓄積層22bの厚さおよび第2の絶縁層22cの厚さの合計の厚さの範囲は、100[Å]〜130[Å]に限定されるものではない。メモリ領域100において、第1の絶縁層22a、電荷蓄積層22bおよび第2の絶縁層22cが、それぞれ酸化シリコン層、窒化シリコン層および酸化シリコン層である場合、第1の絶縁層22a、電荷蓄積層22bおよび第2の絶縁層22cは、ONO層と呼ばれることもある。
【0050】
(ONO膜選択除去)
図8は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第2の絶縁層22cの表面全体にレジスト(図示せず)を塗布し、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第2の絶縁層22cを露呈するように、塗布されたレジストの一部(図示せず)を除去する。低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第2の絶縁層22cを露呈する露呈部を有するレジストR2をメモリ領域100の第2の絶縁層22cの上に形成する。露呈部を有するレジストR2をマスクとして使用して、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の露呈される第2の絶縁層22cをエッチングする。露呈部の下に位置していた第2の絶縁層22cがエッチングされると、露呈部の下方に位置していた電荷蓄積層22bが露呈し、露呈部を有するレジストR2をマスクとして使用し、露呈される電荷蓄積層22bをエッチングする。露呈部の下方に位置していた電荷蓄積層22bがエッチングされると、露呈部の下方に位置していた第1の酸化膜21が露呈し、露呈部を有するレジストR2をマスクとして使用し、露呈される第1の酸化膜21をエッチングする。たとえば、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第2の絶縁層22cおよび電荷蓄積層22bは、CDE(chemical dry etching)により除去する。たとえば、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第1の酸化膜21は、ウェットエッチング(たとえば、BHFエッチング))により除去する。エッチングにより、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300では、半導体層10(ウェル領域、チャネル領域)(および素子分離領域15)が露呈する。
【0051】
(高耐圧トランジスタ用の酸化膜形成)
図9は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の第2の絶縁層22cの上のレジストR2を洗浄除去する。
その後、メモリ領域100の第2の絶縁層22c、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(および素子分離領域15)、および低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上にレジスト(図示せず)を塗布する。その後、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(および素子分離領域15)を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。これにより、露呈部を有するレジスト(図示せず)が、メモリ領域100の第2の絶縁層22cおよび低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上に形成される。
その後、露呈部を有するレジスト(図示せず)をマスクとして使用し、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(および素子分離領域15)の上に第4の絶縁層22eをたとえば熱酸化処理によって形成する。第4の絶縁層22eは、たとえば、酸化シリコン層(たとえば、SiO2層)である。SiO2層の厚さは、たとえば、100[Å]である。
その後、メモリ領域100の第2の絶縁層22cおよび低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上にレジスト(図示せず)を洗浄除去する。
【0052】
(低耐圧トランジスタ用の酸化膜形成)
図10は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上に第3の絶縁層22dをたとえば熱酸化処理によって形成する。第3の絶縁層22dは、たとえば、酸化シリコン層(たとえば、SiO2層)である。SiO2層の厚さは、たとえば、30[Å]である。実際には、低耐圧トランジスタ領域200の半導体層10の表面を熱酸化するとき、高耐圧トランジスタ領域300の第4の絶縁層22eは、少しだけ増加し、メモリ領域100の第2の絶縁層22c(第2の絶縁層22cを形成後、第2の絶縁層22cは、酸素雰囲気あるいは窒素雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)されていない)の厚さは、ほとんど増加しない。
なお、図9および図10において、高耐圧トランジスタ用の酸化膜形成処理の後に、低耐圧トランジスタ用の酸化膜形成処理を実施したが、低耐圧トランジスタ用の酸化膜形成処理の後に、高耐圧トランジスタ用の酸化膜形成処理を実施してもよい。
【0053】
(PLY−Si堆積)
図11は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の第2の絶縁層22c、高耐圧トランジスタ領域300の第4の絶縁層22e、および低耐圧トランジスタ領域200の第3の絶縁層22dの上に導電層14を形成する。導電層14は、たとえば、ポリシリコン層(たとえば、ノンドープポリシリコン層)である。ノンドープポリシリコン層は、たとえば、反応ガスとしてのシラン(SiH4)を用いるCVD処理によって形成される。その後、ドープトポリシリコン層を形成するために必要なドーパント(たとえば、ヒ素)をノンドープポリシリコン層にイオン注入する。
なお、導電層14は、ドープトポリシリコン層として、反応ガスとしてのシラン(SiH4)およびホスフィン(PH3)を用いるCVD処理によって第2の絶縁層22cの上に形成してもよい。
【0054】
(Gate電極加工)
図12は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、導電層14の表面全体にレジスト(図示せず)を塗布し、メモリ領域100の導電層14の一部(60)、高耐圧トランジスタ領域300の導電層14の一部(80)、および低耐圧トランジスタ領域200の導電層14の一部(70)を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。これにより、メモリ領域100の導電層14の残部(61)、高耐圧トランジスタ領域300の導電層14の残部(81)、および低耐圧トランジスタ領域200の導電層14の残部(71)の上に、露呈部を有するレジスト(図示せず)が形成される。その後、露呈部を有するレジストをマスクとして使用し、メモリ領域100の導電層14の一部(60)、高耐圧トランジスタ領域300の導電層14の一部(80)、および低耐圧トランジスタ領域200の導電層14の一部(70)をドライエッチングする。たとえば、低耐圧トランジスタ領域200の導電層14の一部(70)の下に形成された第3の絶縁層22dの一部(70)が露呈したときに、ドライエッチングを終了する。ドライエッチングにより、図12に示されるように、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、ゲート導電層14’が形成される。
【0055】
(高耐圧トランジスタ用のソースドレイン領域形成)
図13は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)に、ソースドレイン領域12、13を形成する。すなわち、高耐圧トランジスタ領域300にソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入する。
具体的には、まず、メモリ領域100の第2の絶縁層22cの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(70)およびゲート導電層14’(71)との上に、レジスト(図示せず)を塗布する。その後、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)を露呈するように、塗布されたレジストの一部(図示せず)(80、81)を現像除去する。これにより、露呈部を有するレジストが、メモリ領域100の第2の絶縁層22cの一部(60)およびゲート導電層14’(61)と、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(70)およびゲート導電層14’(71)との上に形成される。その後、露呈部(80、81)を有するレジストをマスクとして使用し、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(80)に、必要なドーパントのイオン注入を実施する。
【0056】
なお、高耐圧トランジスタ領域300が複数のトランジスタ(図示せず)、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントが高耐圧トランジスタ領域300の半導体層10(ウェル領域11)にイオン注入されるとき、P型のドーパントが必要なトランジスタ領域の半導体層10の上の第4の絶縁層22eの上にも、塗布されたレジスト(図示せず)が現像除去されないで、残す必要がある。
高耐圧トランジスタ領域300において注入されるドーパントの型(たとえば、N型)は、その高耐圧トランジスタ領域300に対応するトランジスタの型に応じて決定される。また、その高耐圧トランジスタ領域300において注入されるドーパントのドーズ量は、その高耐圧トランジスタ領域300に対応するトランジスタの特性に応じて決定される。
【0057】
高耐圧トランジスタ領域300のソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入し終えた後に、イオン注入時に用いていた露呈部を有するレジスト(図示せず)は、洗浄処理によって除去される。レジストの洗浄処理は、たとえば、ウェット洗浄、アッシング洗浄等が含まれる。ウェット洗浄は、たとえば、RCA洗浄であり、RCA洗浄の中のアンモニア・過酸化水素水洗浄(SC1)だけでもよい。アッシング洗浄は、オゾン、酸素などのガスとレジストの化学反応によりレジストを剥離する光励起アッシング洗浄でもよく、酸素ガスを高周波などによりプラズマ化させ、そのプラズマを利用してレジストを剥離するプラズマアッシング洗浄でもよい。好ましくは、レジストの洗浄処理は、ウェット洗浄とアッシング洗浄との組み合わせである。具体的には、たとえば、アッシング洗浄を実施し、その後に、ウェット洗浄を実施する。レジストの洗浄処理は、ウェット洗浄だけでもよい。
【0058】
図13に示されるように、レジストの洗浄処理によって、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(ゲート導電層14’の下に位置しない第3の絶縁層22dの部分(70)、洗浄処理に曝される第3の絶縁層22dの部分)が除去(たとえば、SC1洗浄で溶解除去)される。また、レジストの洗浄処理によって、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)も除去される。また、レジストの洗浄処理によって、メモリ領域100の第2の絶縁層22cの一部(60)が除去される。なお、本発明者は、第2の絶縁層22cが密度の低い層である場合、独立したドライエッチング処理ではなく、レジストの洗浄処理であっても、第2の絶縁層22cの一部(60)を除去できることをSTEM(scanning transmission electron microscope)によって観察した。
【0059】
高耐圧トランジスタ領域300が複数のトランジスタ、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントのイオン注入によるN型のソースドレイン領域12、13の形成処理と、P型のドーパントのイオン注入によるP型のソースドレイン領域12、13の形成処理とは、個々に実施される。言い換えれば、ソースドレイン領域形成工程において、2回のレジスト洗浄処理が実施される。この場合、2回目のレジスト洗浄処理によって、低耐圧トランジスタ領域200の第3の絶縁層22dの一部がさらに除去され、高耐圧トランジスタ領域300の第4の絶縁層22eの一部がさらに除去され、メモリ領域100の第2の絶縁層22cの一部さらに除去される。なお、第2の絶縁層22cの厚さによっては、メモリ領域100の第2の絶縁層22cの一部が完全に除去され、メモリ領域100の電荷蓄積層22bの一部が除去される。代替的に、第2の絶縁層22cの厚さによっては、メモリ領域100の第2の絶縁層22cの一部および電荷蓄積層22bの一部が完全に除去され、メモリ領域100の第1の絶縁層22aが除去される。
【0060】
(低耐圧トランジスタ用のソースドレイン領域形成)
図14は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、低耐圧トランジスタ領域200の半導体層10(ウェル領域11)に、ソースドレイン領域12、13を形成する。すなわち、低耐圧トランジスタ領域200のソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入する。
具体的には、まず、メモリ領域100の第2の絶縁層22cの一部(60)(場合によっては、電荷蓄積層22bの一部(60)または第1の絶縁層22aの一部(60))およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(70)およびゲート導電層14’(71)との上に、レジスト(図示せず)を塗布する。その後、低耐圧トランジスタ領域200の第3の絶縁層22d(70)を露呈するように、塗布されたレジストの一部(図示せず)(70)およびゲート導電層14’(71)を現像除去する。これにより、露呈部を有するレジストが、メモリ領域100の第2の絶縁層22cの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)との上に形成される。その後、露呈部(70、71)を有するレジストをマスクとして使用し、低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(70)に、必要なドーパントのイオン注入を実施する。
【0061】
低耐圧トランジスタ領域200が複数のトランジスタ(図示せず)、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントが低耐圧トランジスタ領域200の半導体層10(ウェル領域11)にイオン注入されるとき、P型のドーパントが必要なトランジスタ領域の半導体層10(ウェル領域11)の上の第3の絶縁層22dの上にも、塗布されたレジスト(図示せず)が現像除去されないで、残す必要がある。
低耐圧トランジスタ領域200において注入されるドーパントの型(たとえば、N型)は、その低耐圧トランジスタ領域200に対応するトランジスタの型に応じて決定される。また、その低耐圧トランジスタ領域200において注入されるドーパントのドーズ量は、その低耐圧トランジスタ領域200に対応するトランジスタの特性に応じて決定される。
【0062】
低耐圧トランジスタ領域200のソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入し終えた後に、イオン注入時に用いていた露呈部を有するレジスト(図示せず)は、洗浄処理によって除去される。レジストの洗浄処理は、たとえば、ウェット洗浄、アッシング洗浄等が含まれる。ウェット洗浄は、たとえば、RCA洗浄であり、RCA洗浄の中のアンモニア・過酸化水素水洗浄(SC1)だけでもよい。
【0063】
低耐圧トランジスタ領域200が複数のトランジスタ、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントのイオン注入によるN型のソースドレイン領域12、13の形成処理と、P型のドーパントのイオン注入によるP型のソースドレイン領域12、13の形成処理とは、個々に実施される。言い換えれば、ソースドレイン領域形成工程において、2回のレジスト洗浄処理が実施される。
【0064】
図14に示されるように、レジストの洗浄処理によって、たとえば、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(ゲート導電層14’の下に位置しない第3の絶縁層22dの部分(70))が完全に除去されて、低耐圧トランジスタ領域200の半導体層10の一部(71)の上にゲート絶縁層22d’が形成される。レジストの洗浄処理によって、たとえば、高耐圧トランジスタ領域300の第4の絶縁層22eの一部は完全に除去されない。レジストの洗浄処理によって、たとえば、メモリ領域100の第2の絶縁層22cの一部、および電荷蓄積層22bの一部は完全に除去され、メモリ領域100の第1の絶縁層22aの一部が完全に除去されない。メモリ領域100の半導体層10の一部(61)の上に第2のゲート絶縁層22c’および電荷蓄積層22b’が形成される。なお、本発明者は、第1の絶縁層22aの表面が変質していない場合、独立したドライエッチング処理ではなく、レジストの洗浄処理であっても、電荷蓄積層22b’の一部(60)(および第1の絶縁層22aの一部(60)の表面)を除去できることをSTEMによって観察した。
【0065】
たとえば、レジストが除去されたにも拘わらず、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)が完全に除去されない場合もある。この場合、レジストの洗浄処理に要する時間を調整する(延ばす)ことで、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)を完全に除去することができる。代替的に、レジストの洗浄処理に要する時間を調整しなくてもよく、メモリ領域100の第2の絶縁層22cの一部(60)、または電荷蓄積層22bの一部(60)が部分的に除去されてもよい。言い換えれば、メモリ領域100の第2の絶縁層22cの一部(60)、電荷蓄積層22bの一部(60)、および第1の絶縁層22aの一部(60)を有する絶縁複合層22c、22b、22a(60)が部分的に除去されてもよい。
【0066】
図13および図14において、高耐圧トランジスタ用のソースドレイン領域形成処理の後に、低耐圧トランジスタ用のソースドレイン領域形成処理を実施したが、低耐圧トランジスタ用のソースドレイン領域形成処理の後に、高耐圧トランジスタ用のソースドレイン領域形成処理を実施してもよい。
【0067】
(メモリ用のソースドレイン領域形成)
図15および図16は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の第2の第1の絶縁層22aの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の半導体層10(ソースドレイン領域12、13)(および素子分離領域15)およびゲート導電層14’(71)との上に、レジスト(図示せず)を塗布する。その後、メモリ領域100の第2の第1の絶縁層22aの一部(60)およびゲート導電層14’(61)を露呈するように、塗布されたレジストの一部(図示せず)(60、61)を現像除去する。
【0068】
これにより、図15に示されるように、露呈部を有するレジストR3が、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の半導体層10(ソースドレイン領域12、13)(および素子分離領域15)およびゲート導電層14’(71)との上に形成される。
その後、図15に示されるように、露呈部(60、61)を有するレジストR3をマスクとして使用し、メモリ領域100の半導体層10(ウェル領域11)(60)に、必要なドーパント(たとえば、ヒ素、リン等)のイオン注入を実施する。これにより、図16に示されるように、メモリ領域100の第1の絶縁層22aの一部(60)の下に位置する半導体層10にソースドレイン領域12、13が形成される。本実施形態において、ゲート電荷蓄積層22b’にホットキャリアを注入するために、メモリ領域100のソースドレイン領域12、13におけるドーパントのドーズ量の範囲は、たとえば、7×1014個/cm2以上である。
【0069】
図15に示されるように、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)が完全に除去され、メモリ領域100の第1の絶縁層22aの一部が部分的に除去されている。したがって、メモリ領域100のソースドレイン領域12、13を形成するために必要なドーパントをイオン注入するとき、高精度にドーパントのドーズ量(不純物の濃度)を調整できる。また、第2の絶縁層22cおよび電荷蓄積層22bの障害がなく、第1の絶縁層22aの障害が少ないので、ドーパントのイオンエネルギーを調整し(低下させ)、メモリ領域100の半導体層10(ウェル領域)にドーパント(不純物)を浅く導入できる。
なお、メモリ領域100の第2の絶縁層22cの一部(60)、または電荷蓄積層22bの一部(60)が完全に除去されず、部分的に除去されてもよい。代替的に、メモリ領域100の第1の絶縁層22aの一部(60)が完全に除去されてもよい。このような場合であっても、ドーパントがイオン注入されるメモリ領域100の絶縁複合層(60)(メモリ領域100の第2の絶縁層22cの一部(60)、電荷蓄積層22bの一部(60)、および第1の絶縁層22aの一部(60))の厚さが薄くなっている。あるいは、ドーパントがメモリ領域100の半導体層10に直接にイオン注入される。したがって、メモリ領域100の半導体層10内のドーパントのドーズ量(不純物の濃度)を高精度に調整できる。また、半導体層10(ウェル領域11)にドーパントを浅く導入できる。
【0070】
図13に示されるように、レジストの洗浄処理は、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)を完全に除去し、メモリ領域100の第1の絶縁層22aの一部(60)を部分的に除去する。レジストの洗浄処理は、必要な処理であり、追加的な独立した処理ではない。したがって、このようなレジストの洗浄処理は、製造コストが増加することを回避できる。
【0071】
(サイドウォール形成)
図17は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
図17に示すように、その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、ゲート導電層14’の両方の側部にサイドウォール16、17(64、65、74、75、84、85)を形成する。サイドウォール16、17は、たとえば、窒化シリコン層(たとえば、SiN層)である。
具体的には、SiN層は、たとえば、CVD処理によって、メモリ領域100の第2の第1の絶縁層22aの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の半導体層10(ソースドレイン領域12、13)(および素子分離領域15)およびゲート導電層14’(71)との上に形成される。その後、SiN層の全面にレジスト(図示せず)を塗布する。その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々におけるゲート導電層14’(61、71、81)の上方に塗布されたレジストの一部(図示せず)を除くレジストの残部(図示せず)(60、70、80)を現像除去する。レジストの一部をマスクとして利用し、レジストの残部(図示せず)(60、70、80)の下に形成されたSiN層の一部(60、70、80)に異方性エッチング処置を実施し、サイドウォール16、17を形成する。
【0072】
(コンタクト層形成)
図1に示すように、その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、ソースドレイン領域12、13および半導体層10にコンタクト領域18、19(60、70、80)を形成する。コンタクト領域18、19は、たとえば、ソースドレイン領域12、13および半導体層10(ウェル領域)に、コンタクト領域18、19に隣接のソースドレイン領域12、13のドーズ量と同程度のドーズ量で、コンタクト領域18、19に隣接のソースドレイン領域12、13のドーパントと同じ型のドーパントを深くイオン注入する。コンタクト領域18、19は、好ましくは、表面にシリサイド層(図示せず)(たとえば、CoSi2層)を有する。CoSi2層は、たとえば、レジスト処理およびスパッタ処理によって形成することができる。
【0073】
図1に示されないが、周知の手法にて、メモリ領域100のゲート導電層14’にワード線を接続し、ソースドレインコンタクト領域18、19の一方にビット線を接続し、ソースドレインコンタクト領域18、19の他方にソース線を接続して、1つのメモリセルとして製造できる。メモリ領域100に複数のトランジスタを形成し、複数の複数のメモリセルを製造できる。複数のメモリセルの各々は、対応する1つのワード線、対応する1つのビット線および対応する1つのソース線を介して周辺回路(高耐圧トランジスタ領域300のトランジスタ)にて駆動され、複数のメモリセルは、全体として、たとえばNOR型のメモリーデバイスとして機能する。
高耐圧トランジスタ領域300のトランジスタに関して、高耐圧トランジスタ領域300のゲート導電層14’にゲート電極を接続し、ソースドレインコンタクト領域18、19の一方にドレイン電極を接続し、ソースドレインコンタクト領域18、19の他方にソース電極を接続する。高耐圧トランジスタ領域300のトランジスタは、周辺回路(低耐圧トランジスタ領域200(ロジック領域)のトランジスタ)に基づいて駆動される。
低耐圧トランジスタ領域200のトランジスタに関して、低耐圧トランジスタ領域200のゲート導電層14’にゲート電極を接続し、ソースドレインコンタクト領域18、19の一方にドレイン電極を接続し、ソースドレインコンタクト領域の他方18、19にソース電極を接続する。
【0074】
3.変形例
図18は、図1に示す半導体装置のもう1つの製造方法の概略を説明するための図である。
上述した半導体装置の製造方法の概略では、図5において、メモリ領域100の半導体層10(ウェル領域11)に第1の酸化膜21を介して、ドーパント(不純物)を半導体層10(ウェル領域11)にイオン注入していた。半導体装置のもう1つの製造方法の概略では、図5の工程におけるドーパントのイオン注入は、実施しない。半導体装置のもう1つの製造方法の概略では、図6の工程において実施されるメモリ領域100の第1の酸化膜21の除去工程を利用する。図6では、メモリ領域100の第1の酸化膜21を除去するために、メモリ領域100の第1の酸化膜21を露呈するレジストが、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の第1の酸化膜21の上に形成されていた。言い換えれば、図18に示されるように、図6の工程において実施されるメモリ領域100の第1の酸化膜21の除去工程の後、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の第1の酸化膜21の上にレジストR4が、残っている。
図18では、残っている第1の酸化膜21の上のレジストR4をマスクとして使用し、メモリ領域100の半導体層10(ウェル領域11)にドーパントを注入する。メモリ領域100の第1の酸化膜21が除去されているので、メモリ領域100の半導体層10(ウェル領域11)において高精度にドーパントのドーズ量(不純物の濃度)を調整できる。なお、ドーズ量は、メモリ領域100のトランジスタの閾値に応じて調整される。また、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200に残っている第1の酸化膜21の上のレジストR4をマスクとして使用するので、メモリ領域100のチャネル領域11’用のフォトマスクが不要となり、したがって、製造コストが下げることができる。
その後の工程は、上述した半導体装置の製造方法の概略と同様である。
【0075】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、(場合によって技術常識を参照することによって、)変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【0076】
【図1】本実施形態の半導体装置の構造の概略図。
【図2】図1に示す半導体装置の製造方法の概略を説明するための図。
【図3】図1に示す半導体装置の製造方法の概略を説明するためのもう1つの図。
【図4】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図5】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図6】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図7】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図8】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図9】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図10】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図11】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図12】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図13】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図14】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図15】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図16】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図17】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図18】図1に示す半導体装置のもう1つの製造方法の概略を説明するための図。
【符号の説明】
【0077】
10 半導体層、12、13、18、19 ソースドレイン領域、14 導電層、
15 素子分離領域、16、17、22a、22c、22d、22e 絶縁層、
21 第1の酸化膜、22b 電荷蓄積層、100 メモリ領域、
200 低耐圧トランジスタ領域、300 高耐圧トランジスタ領域、R レジスト
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法等に関する。
【背景技術】
【0002】
半導体装置に含まれる不揮発性記憶装置は、たとえば、平板型のMONOS(Metal−Oxide−Nitride−Oxide−Semiconductor)とスプリットゲート(Split−Gate)型のMONOSとを含む。MONOSは、SONOS(Silicon−Oxide−Nitride−Oxide−Semiconductor)と呼ばれることもある。現在、製造プロセスの簡易化およびチップサイズの縮小化に繋がるため、平板型のMONOSは、スプリットゲート型のMONOSよりも注目されている。平板型のMONOSは、概して、FN(Fowler Nordheim)電流を制御して電荷を書き込み・消去を行なうものと、ホットキャリア(Hot Carrier)を用いてエネルギーの大きな電子を制御し、書き込み・消去状態を実現するものとに分類される。ホットキャリアを用いるMONOSは、FN電流を利用するMONOSと比べて、高いバイアスを必要としないという利点を有する。さらに、ホットキャリアを用いるMONOSは、等価酸化膜厚(EOT、Equivalent Oxide Thickness)が比較的薄く設定されることから、読み出しの電流値を高く設定でき、扱いやすいという利点を有する。
不揮発性記憶装置(不揮発性記憶領域)を含む半導体装置は、たとえば、特許文献1に開示されている。
なお、半導体装置は、不揮発性記憶装置(不揮発性記憶領域)だけでなく、たとえば、周辺回路装置(周辺回路領域)を含む。周辺回路装置は、不揮発性記憶装置を駆動する高耐圧トランジスタと、高耐圧トランジスタを制御する低耐圧トランジスタと、を有する。
【特許文献1】特開2004−296683号公報
【特許文献2】特開2004−039866号公報
【特許文献3】特開2004−047889号公報
【特許文献4】特開2003−218245号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
(ソースドレイン領域)
特許文献1(特開2004−296683号公報)の図5および段落[0082]、[0083]は、メモリ領域1000の積層体22(ONO膜)の上の導電層14をパターニングしてゲート導電層14aを形成するときに、積層体22が半導体層10の上に残ることを開示する。したがって、特許文献1の図6〜図9、段落[0084]〜[0088]に開示されるように、メモリ領域1000に対応する半導体層10に第1、第2および第3の不純物領域17、18、19を半導体層10に形成するとき、不純物は、積層体22を介して導入される。このような不純物の導入処理は、デバイスの能力を左右する重要な処理である。しかしながら、積層体22の厚さにばらつきがあるので、このような不純物の導入処理は、高精度に不純物の濃度を調整できないという問題を有する。また、このような不純物の導入処理は、半導体層10に不純物を浅く導入できないという問題も有する。
【0004】
特許文献2(特開2004−039866号公報)の図3および段落[0028]は、セルアレイ領域(MONOSセル)のゲート電極25を加工するときに、ゲート絶縁膜20が残ることを開示する。また、特許文献3(特開2004−047889号公報)の図6(B)および段落[0036]は、メモリ形成トランジスタ領域10cのメモリゲート電極25を加工するときに、ONO膜14が残ることを開示する。したがって、特許文献2および特許文献3におけるその後の不純物の導入処理は、特許文献1と同様な問題を有する。
【0005】
特許文献4(特開2003−218245号公報)の図5(k)および段落[0043]は、メモリトランジスタ形成領域のゲート電極30aを加工するときに、残っていた第1、第2および第3の誘電体膜21a,22a,23aの一部をRIE等で除去することを開示する。しかしながら、特許文献4は、このようなドライエッチング処理の目的を開示していない。なお、特許文献4の段落[0038]は、第1の誘電体膜21の表面を熱窒化処理(アンモニア雰囲気で800℃〜1000℃に加熱)した後に、第2の誘電体膜22をCVD法によって形成すること、および、第3の誘電体膜23を熱酸化法によって形成することを開示する。第1の誘電体膜21の表面は、熱窒化処理によって変質されており、第3の誘電体膜23は、熱酸化法によって形成されているので、本発明者は、図5(k)の工程では、ドライエッチングを用いる必要があると考える。さらに、段落[0038]および[0046]は、第2の誘電体膜22をCVD法によって形成するとき、周辺回路トランジスタ領域への影響を防ぐために、第1の誘電体膜21の表面を熱窒化処理し、窒化阻止膜41’を形成することを開示する。このような観点から、本発明者は、第1の誘電体膜21の表面は変質させる必要があると考える。
【0006】
また、特許文献4の図4(g)および図5(j)は、メモリトランジスタ形成領域のゲート電極30aと周辺回路トランジスタ領域のゲート電極30a’とを個々に形成することを開示する。したがって、このようなゲート電極の加工処理は、製造コストを増加させるという問題を有する。
【0007】
(チャネル領域)
特許文献3(特開2004−047889号公報)の図3(B)および段落[0030]は、Pウェル13を形成することを開示する。Pウェル13は、図3(B)に示されないメモリ形成トランジスタ領域10cに対応する保護膜12であって、半導体基板10の上に形成される保護膜12を介して、P型の不純物イオンをイオン注入することによって、形成される。また、特許文献3の段落[0030]は、必要に応じて、Pウェル13に、メモリトランジスタの閾値を調整するためのイオン注入を行うことを開示する。しかしながら、このような閾値調整用のイオン注入は、保護膜12を介して実施される。したがって、このようなイオン注入処理は、高精度に閾値を調整できないという問題を有する。
【課題を解決するための手段】
【0008】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【0009】
本発明の第1の態様は、少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の絶縁層を形成すること、
前記第1の絶縁層の上に前記少なくとも1つの第1のトランジスタの電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも1つの第1のトランジスタの第2の絶縁層を形成すること、
前記第2の絶縁層の上に前記少なくとも1つの第1のトランジスタの第1の導電層を形成すること、
前記第1の導電層の一部をエッチングして、前記第1の導電層の前記一部の下に形成された前記第2の絶縁層の一部を露呈し、かつ前記第1の導電層の残部を前記少なくとも1つの第1のトランジスタの第1のゲート導電層として形成すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第3の絶縁層を形成すること、
前記第3の絶縁層の上に前記少なくとも1つの第2のトランジスタの第2の導電層を形成すること、
前記第2の導電層の一部をエッチングして、前記第2の導電層の前記一部の下に形成された前記第3の絶縁層の一部を露呈し、かつ前記第2の導電層の残部を前記少なくとも1つの第2のトランジスタの第2のゲート導電層として形成すること、
前記第2の絶縁層の前記一部、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、および前記第2のゲート導電層の上に第1のレジストを塗布すること、
前記第3の絶縁層の前記一部および前記第2のゲート導電層の上に塗布された前記第1のレジストの一部を現像除去して、前記第3の絶縁層の前記一部を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の半導体層の一部に前記少なくとも1つの第2のトランジスタの第1のソースドレイン領域を形成すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1のレジストの前記残部の前記洗浄除去によって、前記少なくとも1つの第1のトランジスタの絶縁複合層であって、前記第2の絶縁層の前記一部、前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部、および前記電荷蓄積層の前記一部の下に形成された前記第1の絶縁層の一部を有する絶縁複合層を部分的に除去して、第1の残留絶縁複合層を形成すること、および、
少なくとも前記第1のレジストの前記残部の前記洗浄除去の後に、前記第1の残留絶縁複合層が形成される前の前記絶縁複合層の下に位置していた前記第1の半導体層の一部に、前記少なくとも1つの第1のトランジスタの第2のソースドレイン領域を形成すること、
を含む半導体装置の製造方法に関係する。
本発明の第1の態様によれば、高い性能を有する半導体装置を提供することが可能となる。
【0010】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第3のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第3のトランジスタの第3の半導体層を準備すること、
前記第3の半導体層の上に前記少なくとも1つの第3のトランジスタの第4の絶縁層を形成すること、
前記第4の絶縁層の上に前記少なくとも1つの第3のトランジスタの第3の導電層を形成すること、
前記第3の導電層の一部をエッチングして、前記第3の導電層の前記一部の下に形成された前記第4の絶縁層の一部を露呈し、かつ前記第3の導電層の残部を前記少なくとも1つの第3のトランジスタの第3のゲート導電層として形成すること、
前記第1の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、および前記第3のゲート導電層の上に第2のレジストを塗布すること、
前記第4の絶縁層の前記一部および前記第3のゲート導電層の上に塗布された前記第2のレジストの一部を現像除去して、前記第4の絶縁層の前記一部を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第3の半導体層の一部に前記少なくとも1つの第3のトランジスタの第3のソースドレイン領域を形成すること、
前記第2のレジストの前記残部を洗浄除去すること、および
前記第2のレジストの前記残部の前記洗浄除去によって、前記第1の残留絶縁複合層を部分的に除去して、第2の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去および前記第2のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0011】
本発明の第1の態様では、前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの一方は、N型トランジスタでもよく、
前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの他方は、P型トランジスタでもよい。
【0012】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第4のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第4のトランジスタの第4の半導体層10を準備すること、
前記第4の半導体層の上に前記少なくとも1つの第4のトランジスタの第5の絶縁層を形成すること、
前記第5の絶縁層の上に前記少なくとも1つの第4のトランジスタの第4の導電層を形成すること、
前記第4の導電層の一部をエッチングして、前記第4の導電層の前記一部の下に形成された前記第5の絶縁層の一部を露呈し、かつ前記第4の導電層の残部を前記少なくとも1つの第4のトランジスタの第4のゲート導電層として形成すること、
前記第2の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、および前記第4のゲート導電層の上に第3のレジストを塗布すること、
前記第5の絶縁層の前記一部および前記第4のゲート導電層の上に塗布された前記第3のレジストの一部を現像除去して、前記第5の絶縁層の前記一部を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第4の半導体層の一部に前記少なくとも1つの第4のトランジスタの第4のソースドレイン領域を形成すること、
前記第3のレジストの前記残部を洗浄除去すること、および
前記第3のレジストの前記残部の前記洗浄除去によって、前記第2の残留絶縁複合層を部分的に除去して、第3の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、および前記第3のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0013】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層10の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を部分的に除去して、第4の残留絶縁複合層を形成すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0014】
本発明の第1の態様では、前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有してもよく、半導体装置の製造方法は、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を完全に除去すること、
を含んでもよく、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施されてもよい。
【0015】
本発明の第1の態様では、前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの一方は、N型トランジスタでもよく、
前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの他方は、P型トランジスタでもよい。
【0016】
本発明の第1の態様では、前記第1の絶縁層22aは、酸化シリコン層でもよく、
前記電荷蓄積層は、窒化シリコン層でもよく、
前記第2の絶縁層は、酸化シリコン層でもよく、
前記電荷蓄積層の前記形成は、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない前記第1の絶縁層の上に、CVD(chemical vapor deposition)法によって実施されてもよい。
【0017】
本発明の第1の態様では、前記第2の絶縁層の前記形成は、CVD法によって実施され、その後の熱処理を用いないで実施されてもよい。
【0018】
本発明の第1の態様では、半導体装置の製造方法は、前記第1の絶縁層の前記形成の前に、前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第3の絶縁層の前記形成の前に、前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体層に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第2のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第3のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第3のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第3のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含んでもよく、
前記第1の絶縁層の前記形成は、前記第2のドーパントの前記注入の後に実施されてもよい。
【0019】
本発明の第2の態様は、少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第1のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第1のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体層に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第2のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含む半導体装置の製造方法に関係する。
【0020】
本発明の第2の態様は、本発明の第1の態様に適用してもよい。
【0021】
本発明の第3の態様は、半導体装置であって、
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと、
前記少なくとも1つの不揮発性記憶セルを駆動または制御するための少なくとも1つの第2のトランジスタと、
を含み、
前記少なくとも1つの第1のトランジスタは、
第1の半導体層と、
前記第1の半導体層の一部の上に形成された第1のゲート絶縁層であって、前記第1の半導体層の一部の上に形成された下層と、前記下層の一部である中心部の上に形成された上層とを有する第1のゲート絶縁層と、
前記第1のゲート絶縁層の前記上層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、
前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層と、
前記第2のゲート絶縁層の上に形成された第1のゲート導電層と、
前記第1のゲート導電層の一方の側面、前記第2のゲート絶縁層の一方の側面、前記ゲート電荷蓄積層の一方の側面、および前記第1のゲート絶縁層の前記上層の一方の側面に接する第1の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の一方の側に位置する前記下層の一方の側部の上に形成され、且つ前記第1のゲート導電層の前記一方の側面の頂部から前記第1のゲート絶縁層の前記下層の一端への曲部を有する第1の絶縁層16(64)と、
前記第1のゲート導電層の他方の側面、前記第2のゲート絶縁層の他方の側面、前記ゲート電荷蓄積層の他方の側面、および前記第1のゲート絶縁層の前記上層の他方の側面に接する第2の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の他方の側に位置する前記下層の他方の側部の上に形成され、且つ前記第1のゲート導電層の前記他方の側面の頂部から前記第1のゲート絶縁層の前記下層の他端への曲部を有する第2の絶縁層と、
を有し、
前記第1の半導体層は、少なくとも、前記第1のゲート絶縁層の前記下層の前記一方の側部および前記他方の側部の下に位置する第1のソースドレイン領域を有し、
前記少なくとも1つの第2のトランジスタは、
第2の半導体層と、
前記第2の半導体層10の一部の上に形成された第3のゲート絶縁層と、
前記第3のゲート絶縁層の上に形成された第2のゲート導電層と、
前記第2のゲート導電層の一方の側面に接する第3の絶縁層と、
前記第2のゲート導電層の他方の側面に接する第4の絶縁層と、
を有し、
前記第2の半導体層は、少なくとも、前記第3の絶縁層および前記第4の絶縁層の下方に位置する第2のソースドレイン領域を有する、半導体装置に関係する。
【0022】
本発明の第3の態様では、前記第1のゲート絶縁層は、前記第2のソースドレイン領域を形成するために用いられたレジストを洗浄除去するときに、前記下層と前記上層とに区別されてもよい。
【0023】
本発明の第3の態様では、前記第1のゲート絶縁層は、熱酸化法、CVD(chemical vapor deposition)法または陽極酸化法によって生成された酸化シリコン層であって、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない酸化シリコン層でもよく、
前記ゲート電荷蓄積層は、CVD法によって生成された窒化シリコン層でもよく、
前記第2のゲート絶縁層は、CVD法によって生成された酸化シリコン層であって、熱処理が実施されていない酸化シリコン層でもよい。
【0024】
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも1つの要素は、本発明に従う他の態様を構成する少なくとも1つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【0025】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0026】
1.半導体装置の構造
図1は、本実施形態の半導体装置の構造の概略図を示す。
図1は、1つの不揮発性記憶セルの1つの第1のトランジスタ、少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタ、および少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第3のトランジスタを図示する。少なくとも1つの第2のトランジスタは、少なくとも1つの第3のトランジスタを制御する。
本実施形態は、図1の構造に限定されるものではない。すなわち、本実施形態は、複数の第1、第2および/または第3のトランジスタを採用することができる。また、本実施形態は、各不揮発性記憶セルが1つの第1のトランジスタまたは複数の第1のトランジスタで構成される複数の不揮発性記憶セルを採用することができる。図1において、半導体装置は、第1のトランジスタ(不揮発性記憶領域100)と、第2のトランジスタ(低耐圧トランジスタ領域200)と、第3のトランジスタ(高耐圧トランジスタ領域300)とを含む。
【0027】
図1において、第1のトランジスタは、第1の半導体層10(60、61;62、63)と、第1のゲート絶縁層22a’(63)と、ゲート電荷蓄積層22b’(61)と、第2のゲート絶縁層22c’(61)と、第1のゲート導電層14’(61)と、第1の絶縁層16(64)と、第2の絶縁層17(65)とを含む。第1の絶縁層16(64)および第2の絶縁層17(65)(サイドウォール)の各々の断面は、ゲート導電層14’側の一方の側面であって第1の半導体層10の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第1の半導体層10の頂面に対して平行な底面とを有する。第1の半導体層10(60、61;62、63)は、第1のゲート導電層14’(61)の下方に位置する第1の半導体層10のチャネル領域を第1のゲート導電層14’(61)のゲート長方向に挟む第1のソースドレイン領域12、13、18、19を有する。第1のソースドレイン領域12、13、18、19は、第1の半導体層10の上層に浅く形成されているソースドレインエクステンション領域12、13と、第1の半導体層10の上層に深く形成されているソースドレインコンタクト領域18、19とに分けて呼ばれることもある。第1のトランジスタは、第1のトランジスタ自身を他の素子と分離するために、素子分離領域15を有することができる。
【0028】
第2のトランジスタは、第2の半導体層10(70、71;72、73)と、第3のゲート絶縁層22d’(71)と、第2のゲート導電層14’(71)と、第3の絶縁層16(74)と、第4の絶縁層17(75)とを含む。第3の絶縁層16(74)および第4の絶縁層17(75)(サイドウォール)の各々の断面は、ゲート導電層14’側の一方の側面であって第2の半導体層10の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第2の半導体層10の頂面に対して平行な底面とを有する。第2の半導体層10(70、71;72、73)は、第2のゲート導電層14’(71)の下方に位置する第2の半導体層10のチャネル領域を第2のゲート導電層14’(71)のゲート長方向に挟む第2のソースドレイン領域12、13、18、19を有する。第2のソースドレイン領域12、13、18、19は、第2の半導体層10の上層に浅く形成されているソースドレインエクステンション領域12、13と、第2の半導体層10の上層に深く形成されているソースドレインコンタクト領域18、19とに分けて呼ばれることもある。第2のトランジスタは、第2のトランジスタ自身を他の素子と分離するために、素子分離領域15を有することができる。
【0029】
第3のトランジスタは、第3の半導体層10(80、81;82、83)と、第4のゲート絶縁層22e’(83)と、第3のゲート導電層14’(81)と、第5の絶縁層16(84)と、第6の絶縁層17(85)とを含む。第5の絶縁層16(84)および第6の絶縁層17(85)(サイドウォール)の各々の断面は、ゲート導電層14’側の一方の側面であって第3の半導体層10の頂面に対して垂直な一方の側面と、一方の側面と反対側の曲面を有する他方の側面と、第3の半導体層10の頂面に対して平行な底面とを有する。第3の半導体層10(80、81;82、83)は、第3のゲート導電層14’(81)の下方に位置する第3の半導体層10のチャネル領域を第3のゲート導電層14’(81)のゲート長方向に挟む第3のソースドレイン領域12、13、18、19を有する。第3のソースドレイン領域12、13、18、19は、第3の半導体層10の上層に浅く形成されているソースドレインエクステンション領域12、13と、第3の半導体層10の上層に深く形成されているソースドレインコンタクト領域18、19とに分けて呼ばれることもある。第3のトランジスタは、第3のトランジスタ自身を他の素子と分離するために、素子分離領域15を有することができる。第3のトランジスタに求められる性能に依存して、ソースドレインエクステンション領域12、13を省略してもよい。
【0030】
第3のトランジスタの第4のゲート絶縁層22e’(83)の厚さの第1の等価酸化膜の厚さは、第2のトランジスタの第3のゲート絶縁層22d’(71)の厚さの第2の等価酸化膜の厚さよりも厚い。したがって、第2のトランジスタは、第3のトランジスタと比べて、低耐圧のトランジスタでる。言い換えれば、第3のトランジスタは、第2のトランジスタと比べて、高耐圧のトランジスタである。
【0031】
第1のトランジスタの第1のゲート絶縁層22a’(63)は、第1の半導体層10の一部(63)の上に形成されている。第1のゲート絶縁層22a’(63)は、第1の半導体層10の一部(63)の上に形成された下層(63)と、下層(63)の一部である中心部(61)の上に形成された上層(61)とを有する。ゲート電荷蓄積層22b’(61)は、第1のゲート絶縁層22a’の上層(61)の上に形成されている。第2のゲート絶縁層22c’(61)は、ゲート電荷蓄積層22b’(61)の上に形成されている。第1のゲート導電層14’(61)は、第2のゲート絶縁層22c’(61)の上に形成されている。
第1の絶縁層16(64)は、第1のゲート導電層14’の一方の側面、第2のゲート絶縁層22c’の一方の側面、ゲート電荷蓄積層22b’の一方の側面、および第1のゲート絶縁層22a’の上層(61)の一方の側面に接する。第1の絶縁層16(64)は、第1のゲート絶縁層22a’の下層の一方の側部(64)の上に形成され、下層の一方の側部(64)は、下層の中央部(61)の一方の側に位置する。第1の絶縁層16(64)は、第1のゲート導電層14’の一方の側面の頂部(66)から第1のゲート絶縁層22a’の下層の一端(67)への曲部を有する。
第2の絶縁層17(65)は、第1のゲート導電層14’の他方の側面、第2のゲート絶縁層22c’の他方の側面、ゲート電荷蓄積層22b’の他方の側面、および第1のゲート絶縁層22a’の上層の他方の側面に接する。第2の絶縁層17(65)は、第1のゲート絶縁層22a’の下層の他方の側部(65)の上に形成され、下層の他方の側部(65)は、下層の中央部(61)の他方の側に位置する。第2の絶縁層17(65)は、は、第1のゲート導電層14’の他方の側面の頂部(68)から第1のゲート絶縁層22a’の下層の他端(69)への曲部を有する。
【0032】
第1の半導体層10は、少なくとも、第1のゲート絶縁層22a’の下層の一方の側部(64)および他方の側部(65)の下に位置する第1のソースドレイン領域12、13(64、65)を有する。第1のソースドレイン領域12(64)と第1の絶縁層16(64)との間、および、第1のソースドレイン領域13(65)と第2の絶縁層17(65)との間に、ゲート電荷蓄積層22b’(63)および第2のゲート絶縁層22c’(63)が存在しない。言い換えれば、第1のゲート絶縁層22a’の下層の厚さは、第1のゲート絶縁層22a’(63)、ゲート電荷蓄積層22b’(63)および第2のゲート絶縁層22c’(63)からなるゲート絶縁複合層22c、22b、22c(63)の厚さより薄い。したがって、第1のソースドレイン領域12、13において、高精度にドーパントのドーズ量(不純物の濃度)を調整できる。また、第1のソースドレイン領域12、13を浅く形成できる。このように、本実施形態では、半導体装置(不揮発性記憶装置の第1のトランジスタ)の能力を高めることができる。
【0033】
第1のゲート絶縁層22a’は、第2のトランジスタの第2のソースドレイン領域12、13(74、75)および/または第3のトランジスタの第3のソースドレイン領域12、13(84、85)を形成するために用いられたレジストを洗浄除去するときに、1のゲート絶縁層22a’の下層(63)と上層(61)とに区別された。レジストの洗浄処理は、必要な処理であり、追加的な独立した処理ではない。したがって、本実施形態では、製造コストが増加することを回避できる。
【0034】
第2のトランジスタの第2のゲート導電層14’および第3のトランジスタの第3のゲート導電層14’は、第1のトランジスタの第1のゲート導電層14’と同時に形成される。このように、本実施形態では、製造コストを下げることができる。
【0035】
第2のトランジスタの第3のゲート絶縁層22d’(71)は、第2の半導体層10の一部(71)の上に形成されている。第2のゲート導電層14’(71)は、第3のゲート絶縁層22d’(71)の上に形成されている。第3の絶縁層16(74)は、第3のゲート絶縁層22d’(71)の一方の側面に接する。第3の絶縁層16(74)は、第2のソースドレインエクステンション領域12の上に形成されている。第3の絶縁層16(74)は、第2のゲート導電層14’の一方の側面の頂部(76)から第2のソースドレインエクステンション領域12の一端(77)への曲部を有する。第4の絶縁層17(75)は、第3のゲート絶縁層22d’(71)の他方の側面に接する。第4の絶縁層17(75)は、第2のソースドレインエクステンション領域13の上に形成されている。第4の絶縁層17(75)は、第2のゲート導電層14’の他方の側面の頂部(78)から第2のソースドレインエクステンション領域13の一端(79)への曲部を有する。第2の半導体層10は、少なくとも、第3の絶縁層16(74)および第4の絶縁層17(75)の下に位置する第2のソースドレイン領域12、13(74、75)を有する。
【0036】
第3のトランジスタの第4のゲート絶縁層22e’(83)は、第3の半導体層10の一部(83)の上に形成されている。第4のゲート絶縁層22e’(83)は、第3の半導体層10の一部(83)の上に形成された下層(83)と、下層(83)の一部である中心部(81)の上に形成された上層(81)とを有する。第3のゲート導電層14’(81)は、第4のゲート絶縁層22e’の上層(81)の上に形成されている。
第5の絶縁層16(84)は、第3のゲート導電層14’の一方の側面、および第4のゲート絶縁層22e’の上層(81)の一方の側面に接する。第5の絶縁層16(84)は、第4のゲート絶縁層22e’の下層の一方の側部(84)の上に形成され、下層の一方の側部(84)は、下層の中央部(81)の一方の側に位置する。第5の絶縁層16(84)は、第3のゲート導電層14’の一方の側面の頂部(86)から第4のゲート絶縁層22e’の下層の一端(87)への曲部を有する。
第6の絶縁層17(85)は、第3のゲート導電層14’の他方の側面、および第4のゲート絶縁層22e’の上層(81)の他方の側面に接する。第6の絶縁層17(85)は、第4のゲート絶縁層22e’の下層の他方の側部(85)の上に形成され、下層の他方の側部(85)は、下層の中央部(81)の他方の側に位置する。第6の絶縁層17(85)は、第3のゲート導電層14’の他方の側面の頂部(88)から第4のゲート絶縁層22e’の下層の他端(89)への曲部を有する。
【0037】
第3の半導体層10は、少なくとも、第4のゲート絶縁層22e’の下層の一方の側部(84)および他方の側部(85)の下に位置する第3のソースドレイン領域12、13(84、85)を有する。言い換えれば、第3の半導体層10は、少なくとも、第5の絶縁層16(84)および第6の絶縁層17(85)の下に位置する第3のソースドレイン領域12、13(84、85)を有する。
【0038】
2.半導体装置の製造方法
(STI形成)
図2は、図1に示す半導体装置の製造方法の概略を説明するための図である。
まず、半導体層10(たとえば、(P型の)シリコン基板)を準備する。その後、半導体層10の自然酸化膜(図示せず)をフッ化水素酸(HF)水溶液で除去する。その後、隣接する複数の素子を互いに分離するための素子分離領域15をたとえばSTI(shallow trench isolation)によって半導体層10に形成する。STIは、LOCOS(local oxidation silicon)に変更してもよい。その後、半導体層10を洗浄(たとえば、RCA洗浄)する。RCA洗浄は、アンモニア・過酸化水素水洗浄と塩酸・過酸化水素水洗浄とを組み合わせたウェット洗浄である。
【0039】
(Pre−Ox形成)
図3は、図1に示す半導体装置の製造方法の概略を説明するためのもう1つの図である。
その後、半導体層10(および素子分離領域15)の上に第1の酸化膜21を形成する。第1の酸化膜21の厚さは、たとえば、100[Å]である。
【0040】
(WELL形成)
図4は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、半導体層10にウェル領域11を形成する。なお、図4において、各領域100、200、300において、1つのウェル領域11が示されているが、実際には、各領域100、200、300において、複数のウェル領域が形成されている場合が多い。各領域100、200、300において、1つのウェル領域11は、P型のウェルでもよいし、N型のウェルでもよい。言い換えれば、図1において、各領域100、200、300において、1つのトランジスタが示されているが、実際には、各領域100、200、300において、複数のトランジスタが形成されてもよい。各領域100、200、300において、1つのウェル領域11は、N型のトランジスタでもよいし、P型のトランジスタでもよい。
【0041】
(Vth調整)
図5は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、半導体層10(ウェル領域11)にドーパントを注入する。具体的には、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、トランジスタの型に応じた型のドーパント(不純物)をトランジスタの特性(閾値)に応じたドーズ量で半導体層10(ウェル領域11)にイオン注入を実施する。このとき、たとえば、メモリ領域100にドーパントを注入する場合、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、メモリ領域100の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。図5に示されるように、メモリ領域100の第1の酸化膜21を露呈する露呈部を有するレジストR1を高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の第1の酸化膜21の上に形成する。露呈部を有するレジストR1をマスクとして使用し、露呈されるメモリ領域100にドーパントを注入する。その後、レジストR1を洗浄除去する。
【0042】
低耐圧トランジスタ領域200にドーパントを注入する場合、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、低耐圧トランジスタ領域200の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。低耐圧トランジスタ領域200の第1の酸化膜21を露呈する露呈部を有するレジスト(図示せず)をメモリ領域100および高耐圧トランジスタ領域300の第1の酸化膜21の上に形成する。露呈部を有するレジスト(図示せず)をマスクとして使用し、露呈される低耐圧トランジスタ領域200にドーパントを注入する。
【0043】
高耐圧トランジスタ領域300にドーパントを注入する場合、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、高耐圧トランジスタ領域300の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。高耐圧トランジスタ領域300の第1の酸化膜21を露呈する露呈部を有するレジスト(図示せず)をメモリ領域100および低耐圧トランジスタ領域200の第1の酸化膜21の上に形成する。露呈部を有するレジスト(図示せず)をマスクとして使用し、露呈される高耐圧トランジスタ領域300にドーパントを注入する。
【0044】
このように、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、トランジスタの型に応じたレジスト処理を個々に実施する。なお、ドーパントを注入する領域100、200、300の順番は、変更してもよい。たとえば、高耐圧トランジスタ領域300にドーパントを注入し、その後、低耐圧トランジスタ領域200にドーパントを注入し、その後、メモリ領域100にドーパントを注入してもよい。
【0045】
(Pre−Ox除去)
図6は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第1の酸化膜21の表面全体にレジスト(図示せず)を塗布し、メモリ領域100の第1の酸化膜21を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。メモリ領域100の第1の酸化膜21を露呈する露呈部を有するレジスト(図示せず)を低耐圧トランジスタ領域200および高耐圧トランジスタ領域300に形成する。露呈部を有するレジストをマスクとして使用し、露呈されるメモリ領域100の第1の酸化膜21を例えばウェットエッチング(たとえば、BHF(フッ酸・フッ化アンモニウム・水溶液)エッチング))する。エッチングにより、図6に示されるように、メモリ領域100では、半導体層10(ウェル領域11)(および素子分離領域15)が露呈する。その後、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300に対応する第1の酸化膜21の上のレジスト(図示せず)を除去する。
なお、メモリ領域100は、不揮発性記憶領域と呼ぶこともできる。高耐圧トランジスタ領域300および低耐圧トランジスタ領域200をトランジスタ領域または周辺回路領域と呼ぶこともできる。
【0046】
(ONO膜堆積)
図7は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の半導体層10(ウェル領域11)(および素子分離領域15)の上に第1の絶縁層22aを形成する。第1の絶縁層22aは、たとえば、酸化シリコン層(たとえば、SiO2層)である。具体的には、第1の絶縁層22aは、メモリ領域100の半導体層10の表面を熱酸化(thermal oxidization)することによって、メモリ領域100の半導体層10の上に形成される。熱酸化処理は、たとえば、酸化ガスとしての乾燥酸素(O2)を用いるドライ酸化処理と、水蒸気(H2O)および水蒸気を含んだ酸素または窒素(N2)を用いる水蒸気酸化とを含む。熱酸化処理の温度範囲は、たとえば、650℃〜900℃である。
なお、実際には、メモリ領域100の半導体層10の表面を熱酸化するとき、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第1の酸化膜21の厚さは、少しだけ増加する。
【0047】
その後、第1の絶縁層22a(および第1の酸化膜21)の上に電荷蓄積層22bを形成する。電荷蓄積層22bは、たとえば、窒化シリコン層(たとえば、Si3N4層)である。Si3N4層は、たとえば、反応ガスとしてのアンモニア(NH3)およびジクロロシラン(Dichlorosilane(DCS)、SiH2Cl2)を用いるCVD(chemical vapor deposition)処理によって形成される。好ましくは、第1の絶縁層22aの上に電荷蓄積層22bを形成する前に、第1の絶縁層22aをアンモニア雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)しない。これにより、第1の絶縁層22aの表面は、変質しない。ジクロロシランは、たとえば、ヘキサクロロジシラン(Hexachlorodisilane(HCD)、Si2Cl6)に変更してもよい。具体的には、Si3N4層は、反応ガスとしてのアンモニアおよびヘキサクロロジシランを用いるCVD処理によって形成されてもよい。また、Si3N4層の一部(たとえば、下層)は、アンモニアおよびジクロロシランを用いる第1のCVD処理によって形成し、その後、Si3N4層の残部(たとえば、上層)は、アンモニアおよびヘキサクロロジシランを用いる第2のCVD処理によって形成してもよい。
【0048】
その後、電荷蓄積層22bの上に第2の絶縁層22cを形成する。第2の絶縁層22cは、たとえば、酸化シリコン層(たとえば、SiO2層)である。SiO2層は、たとえば、反応ガスとしてのジクロロシランおよび一酸化窒素(NO)を用いるCVD処理によって形成される。高温下でCVD処理によって形成されるSiO2層は、HTO(high temperature oxide)層と呼ばれることもある。ジクロロシランは、たとえば、ヘキサクロロジシランに変更してもよい。一酸化窒素は、たとえば、二酸化窒素(NO2)に変更してもよい。好ましくは、第2の絶縁層22cを形成後、第2の絶縁層22cを酸素雰囲気あるいは窒素雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)しない。このような熱処理のないCVD処理によって形成されるSiO2層は、熱酸化処理によって形成される熱酸化層と比べて、密度の低い層のままとなる。
【0049】
第1の絶縁層22aの厚さ、電荷蓄積層22bの厚さおよび第2の絶縁層22cの厚さ合計の厚さの範囲は、たとえば、100[Å]〜130[Å]である。なお、メモリ領域100の電荷蓄積層22bに電荷が適切に書き込まれる(消去される)のであれば、第1の絶縁層22aの厚さ、電荷蓄積層22bの厚さおよび第2の絶縁層22cの厚さの合計の厚さの範囲は、100[Å]〜130[Å]に限定されるものではない。メモリ領域100において、第1の絶縁層22a、電荷蓄積層22bおよび第2の絶縁層22cが、それぞれ酸化シリコン層、窒化シリコン層および酸化シリコン層である場合、第1の絶縁層22a、電荷蓄積層22bおよび第2の絶縁層22cは、ONO層と呼ばれることもある。
【0050】
(ONO膜選択除去)
図8は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、第2の絶縁層22cの表面全体にレジスト(図示せず)を塗布し、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第2の絶縁層22cを露呈するように、塗布されたレジストの一部(図示せず)を除去する。低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第2の絶縁層22cを露呈する露呈部を有するレジストR2をメモリ領域100の第2の絶縁層22cの上に形成する。露呈部を有するレジストR2をマスクとして使用して、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の露呈される第2の絶縁層22cをエッチングする。露呈部の下に位置していた第2の絶縁層22cがエッチングされると、露呈部の下方に位置していた電荷蓄積層22bが露呈し、露呈部を有するレジストR2をマスクとして使用し、露呈される電荷蓄積層22bをエッチングする。露呈部の下方に位置していた電荷蓄積層22bがエッチングされると、露呈部の下方に位置していた第1の酸化膜21が露呈し、露呈部を有するレジストR2をマスクとして使用し、露呈される第1の酸化膜21をエッチングする。たとえば、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第2の絶縁層22cおよび電荷蓄積層22bは、CDE(chemical dry etching)により除去する。たとえば、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300の第1の酸化膜21は、ウェットエッチング(たとえば、BHFエッチング))により除去する。エッチングにより、低耐圧トランジスタ領域200および高耐圧トランジスタ領域300では、半導体層10(ウェル領域、チャネル領域)(および素子分離領域15)が露呈する。
【0051】
(高耐圧トランジスタ用の酸化膜形成)
図9は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の第2の絶縁層22cの上のレジストR2を洗浄除去する。
その後、メモリ領域100の第2の絶縁層22c、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(および素子分離領域15)、および低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上にレジスト(図示せず)を塗布する。その後、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(および素子分離領域15)を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。これにより、露呈部を有するレジスト(図示せず)が、メモリ領域100の第2の絶縁層22cおよび低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上に形成される。
その後、露呈部を有するレジスト(図示せず)をマスクとして使用し、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(および素子分離領域15)の上に第4の絶縁層22eをたとえば熱酸化処理によって形成する。第4の絶縁層22eは、たとえば、酸化シリコン層(たとえば、SiO2層)である。SiO2層の厚さは、たとえば、100[Å]である。
その後、メモリ領域100の第2の絶縁層22cおよび低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上にレジスト(図示せず)を洗浄除去する。
【0052】
(低耐圧トランジスタ用の酸化膜形成)
図10は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(および素子分離領域15)の上に第3の絶縁層22dをたとえば熱酸化処理によって形成する。第3の絶縁層22dは、たとえば、酸化シリコン層(たとえば、SiO2層)である。SiO2層の厚さは、たとえば、30[Å]である。実際には、低耐圧トランジスタ領域200の半導体層10の表面を熱酸化するとき、高耐圧トランジスタ領域300の第4の絶縁層22eは、少しだけ増加し、メモリ領域100の第2の絶縁層22c(第2の絶縁層22cを形成後、第2の絶縁層22cは、酸素雰囲気あるいは窒素雰囲気で、たとえば、800℃〜1000℃で熱処理(アニール)されていない)の厚さは、ほとんど増加しない。
なお、図9および図10において、高耐圧トランジスタ用の酸化膜形成処理の後に、低耐圧トランジスタ用の酸化膜形成処理を実施したが、低耐圧トランジスタ用の酸化膜形成処理の後に、高耐圧トランジスタ用の酸化膜形成処理を実施してもよい。
【0053】
(PLY−Si堆積)
図11は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の第2の絶縁層22c、高耐圧トランジスタ領域300の第4の絶縁層22e、および低耐圧トランジスタ領域200の第3の絶縁層22dの上に導電層14を形成する。導電層14は、たとえば、ポリシリコン層(たとえば、ノンドープポリシリコン層)である。ノンドープポリシリコン層は、たとえば、反応ガスとしてのシラン(SiH4)を用いるCVD処理によって形成される。その後、ドープトポリシリコン層を形成するために必要なドーパント(たとえば、ヒ素)をノンドープポリシリコン層にイオン注入する。
なお、導電層14は、ドープトポリシリコン層として、反応ガスとしてのシラン(SiH4)およびホスフィン(PH3)を用いるCVD処理によって第2の絶縁層22cの上に形成してもよい。
【0054】
(Gate電極加工)
図12は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、導電層14の表面全体にレジスト(図示せず)を塗布し、メモリ領域100の導電層14の一部(60)、高耐圧トランジスタ領域300の導電層14の一部(80)、および低耐圧トランジスタ領域200の導電層14の一部(70)を露呈するように、塗布されたレジストの一部(図示せず)を現像除去する。これにより、メモリ領域100の導電層14の残部(61)、高耐圧トランジスタ領域300の導電層14の残部(81)、および低耐圧トランジスタ領域200の導電層14の残部(71)の上に、露呈部を有するレジスト(図示せず)が形成される。その後、露呈部を有するレジストをマスクとして使用し、メモリ領域100の導電層14の一部(60)、高耐圧トランジスタ領域300の導電層14の一部(80)、および低耐圧トランジスタ領域200の導電層14の一部(70)をドライエッチングする。たとえば、低耐圧トランジスタ領域200の導電層14の一部(70)の下に形成された第3の絶縁層22dの一部(70)が露呈したときに、ドライエッチングを終了する。ドライエッチングにより、図12に示されるように、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、ゲート導電層14’が形成される。
【0055】
(高耐圧トランジスタ用のソースドレイン領域形成)
図13は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)に、ソースドレイン領域12、13を形成する。すなわち、高耐圧トランジスタ領域300にソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入する。
具体的には、まず、メモリ領域100の第2の絶縁層22cの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(70)およびゲート導電層14’(71)との上に、レジスト(図示せず)を塗布する。その後、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)を露呈するように、塗布されたレジストの一部(図示せず)(80、81)を現像除去する。これにより、露呈部を有するレジストが、メモリ領域100の第2の絶縁層22cの一部(60)およびゲート導電層14’(61)と、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(70)およびゲート導電層14’(71)との上に形成される。その後、露呈部(80、81)を有するレジストをマスクとして使用し、高耐圧トランジスタ領域300の半導体層10(ウェル領域11)(80)に、必要なドーパントのイオン注入を実施する。
【0056】
なお、高耐圧トランジスタ領域300が複数のトランジスタ(図示せず)、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントが高耐圧トランジスタ領域300の半導体層10(ウェル領域11)にイオン注入されるとき、P型のドーパントが必要なトランジスタ領域の半導体層10の上の第4の絶縁層22eの上にも、塗布されたレジスト(図示せず)が現像除去されないで、残す必要がある。
高耐圧トランジスタ領域300において注入されるドーパントの型(たとえば、N型)は、その高耐圧トランジスタ領域300に対応するトランジスタの型に応じて決定される。また、その高耐圧トランジスタ領域300において注入されるドーパントのドーズ量は、その高耐圧トランジスタ領域300に対応するトランジスタの特性に応じて決定される。
【0057】
高耐圧トランジスタ領域300のソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入し終えた後に、イオン注入時に用いていた露呈部を有するレジスト(図示せず)は、洗浄処理によって除去される。レジストの洗浄処理は、たとえば、ウェット洗浄、アッシング洗浄等が含まれる。ウェット洗浄は、たとえば、RCA洗浄であり、RCA洗浄の中のアンモニア・過酸化水素水洗浄(SC1)だけでもよい。アッシング洗浄は、オゾン、酸素などのガスとレジストの化学反応によりレジストを剥離する光励起アッシング洗浄でもよく、酸素ガスを高周波などによりプラズマ化させ、そのプラズマを利用してレジストを剥離するプラズマアッシング洗浄でもよい。好ましくは、レジストの洗浄処理は、ウェット洗浄とアッシング洗浄との組み合わせである。具体的には、たとえば、アッシング洗浄を実施し、その後に、ウェット洗浄を実施する。レジストの洗浄処理は、ウェット洗浄だけでもよい。
【0058】
図13に示されるように、レジストの洗浄処理によって、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(ゲート導電層14’の下に位置しない第3の絶縁層22dの部分(70)、洗浄処理に曝される第3の絶縁層22dの部分)が除去(たとえば、SC1洗浄で溶解除去)される。また、レジストの洗浄処理によって、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)も除去される。また、レジストの洗浄処理によって、メモリ領域100の第2の絶縁層22cの一部(60)が除去される。なお、本発明者は、第2の絶縁層22cが密度の低い層である場合、独立したドライエッチング処理ではなく、レジストの洗浄処理であっても、第2の絶縁層22cの一部(60)を除去できることをSTEM(scanning transmission electron microscope)によって観察した。
【0059】
高耐圧トランジスタ領域300が複数のトランジスタ、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントのイオン注入によるN型のソースドレイン領域12、13の形成処理と、P型のドーパントのイオン注入によるP型のソースドレイン領域12、13の形成処理とは、個々に実施される。言い換えれば、ソースドレイン領域形成工程において、2回のレジスト洗浄処理が実施される。この場合、2回目のレジスト洗浄処理によって、低耐圧トランジスタ領域200の第3の絶縁層22dの一部がさらに除去され、高耐圧トランジスタ領域300の第4の絶縁層22eの一部がさらに除去され、メモリ領域100の第2の絶縁層22cの一部さらに除去される。なお、第2の絶縁層22cの厚さによっては、メモリ領域100の第2の絶縁層22cの一部が完全に除去され、メモリ領域100の電荷蓄積層22bの一部が除去される。代替的に、第2の絶縁層22cの厚さによっては、メモリ領域100の第2の絶縁層22cの一部および電荷蓄積層22bの一部が完全に除去され、メモリ領域100の第1の絶縁層22aが除去される。
【0060】
(低耐圧トランジスタ用のソースドレイン領域形成)
図14は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、低耐圧トランジスタ領域200の半導体層10(ウェル領域11)に、ソースドレイン領域12、13を形成する。すなわち、低耐圧トランジスタ領域200のソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入する。
具体的には、まず、メモリ領域100の第2の絶縁層22cの一部(60)(場合によっては、電荷蓄積層22bの一部(60)または第1の絶縁層22aの一部(60))およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(70)およびゲート導電層14’(71)との上に、レジスト(図示せず)を塗布する。その後、低耐圧トランジスタ領域200の第3の絶縁層22d(70)を露呈するように、塗布されたレジストの一部(図示せず)(70)およびゲート導電層14’(71)を現像除去する。これにより、露呈部を有するレジストが、メモリ領域100の第2の絶縁層22cの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)との上に形成される。その後、露呈部(70、71)を有するレジストをマスクとして使用し、低耐圧トランジスタ領域200の半導体層10(ウェル領域11)(70)に、必要なドーパントのイオン注入を実施する。
【0061】
低耐圧トランジスタ領域200が複数のトランジスタ(図示せず)、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントが低耐圧トランジスタ領域200の半導体層10(ウェル領域11)にイオン注入されるとき、P型のドーパントが必要なトランジスタ領域の半導体層10(ウェル領域11)の上の第3の絶縁層22dの上にも、塗布されたレジスト(図示せず)が現像除去されないで、残す必要がある。
低耐圧トランジスタ領域200において注入されるドーパントの型(たとえば、N型)は、その低耐圧トランジスタ領域200に対応するトランジスタの型に応じて決定される。また、その低耐圧トランジスタ領域200において注入されるドーパントのドーズ量は、その低耐圧トランジスタ領域200に対応するトランジスタの特性に応じて決定される。
【0062】
低耐圧トランジスタ領域200のソースドレイン領域12、13を形成するために必要なドーパント(たとえば、ヒ素、リン等)を半導体層10(ウェル領域11)にイオン注入し終えた後に、イオン注入時に用いていた露呈部を有するレジスト(図示せず)は、洗浄処理によって除去される。レジストの洗浄処理は、たとえば、ウェット洗浄、アッシング洗浄等が含まれる。ウェット洗浄は、たとえば、RCA洗浄であり、RCA洗浄の中のアンモニア・過酸化水素水洗浄(SC1)だけでもよい。
【0063】
低耐圧トランジスタ領域200が複数のトランジスタ、すなわちN型のトランジスタおよびP型のトランジスタを有する場合、N型のドーパントのイオン注入によるN型のソースドレイン領域12、13の形成処理と、P型のドーパントのイオン注入によるP型のソースドレイン領域12、13の形成処理とは、個々に実施される。言い換えれば、ソースドレイン領域形成工程において、2回のレジスト洗浄処理が実施される。
【0064】
図14に示されるように、レジストの洗浄処理によって、たとえば、低耐圧トランジスタ領域200の第3の絶縁層22dの一部(ゲート導電層14’の下に位置しない第3の絶縁層22dの部分(70))が完全に除去されて、低耐圧トランジスタ領域200の半導体層10の一部(71)の上にゲート絶縁層22d’が形成される。レジストの洗浄処理によって、たとえば、高耐圧トランジスタ領域300の第4の絶縁層22eの一部は完全に除去されない。レジストの洗浄処理によって、たとえば、メモリ領域100の第2の絶縁層22cの一部、および電荷蓄積層22bの一部は完全に除去され、メモリ領域100の第1の絶縁層22aの一部が完全に除去されない。メモリ領域100の半導体層10の一部(61)の上に第2のゲート絶縁層22c’および電荷蓄積層22b’が形成される。なお、本発明者は、第1の絶縁層22aの表面が変質していない場合、独立したドライエッチング処理ではなく、レジストの洗浄処理であっても、電荷蓄積層22b’の一部(60)(および第1の絶縁層22aの一部(60)の表面)を除去できることをSTEMによって観察した。
【0065】
たとえば、レジストが除去されたにも拘わらず、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)が完全に除去されない場合もある。この場合、レジストの洗浄処理に要する時間を調整する(延ばす)ことで、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)を完全に除去することができる。代替的に、レジストの洗浄処理に要する時間を調整しなくてもよく、メモリ領域100の第2の絶縁層22cの一部(60)、または電荷蓄積層22bの一部(60)が部分的に除去されてもよい。言い換えれば、メモリ領域100の第2の絶縁層22cの一部(60)、電荷蓄積層22bの一部(60)、および第1の絶縁層22aの一部(60)を有する絶縁複合層22c、22b、22a(60)が部分的に除去されてもよい。
【0066】
図13および図14において、高耐圧トランジスタ用のソースドレイン領域形成処理の後に、低耐圧トランジスタ用のソースドレイン領域形成処理を実施したが、低耐圧トランジスタ用のソースドレイン領域形成処理の後に、高耐圧トランジスタ用のソースドレイン領域形成処理を実施してもよい。
【0067】
(メモリ用のソースドレイン領域形成)
図15および図16は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
その後、メモリ領域100の第2の第1の絶縁層22aの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の半導体層10(ソースドレイン領域12、13)(および素子分離領域15)およびゲート導電層14’(71)との上に、レジスト(図示せず)を塗布する。その後、メモリ領域100の第2の第1の絶縁層22aの一部(60)およびゲート導電層14’(61)を露呈するように、塗布されたレジストの一部(図示せず)(60、61)を現像除去する。
【0068】
これにより、図15に示されるように、露呈部を有するレジストR3が、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の半導体層10(ソースドレイン領域12、13)(および素子分離領域15)およびゲート導電層14’(71)との上に形成される。
その後、図15に示されるように、露呈部(60、61)を有するレジストR3をマスクとして使用し、メモリ領域100の半導体層10(ウェル領域11)(60)に、必要なドーパント(たとえば、ヒ素、リン等)のイオン注入を実施する。これにより、図16に示されるように、メモリ領域100の第1の絶縁層22aの一部(60)の下に位置する半導体層10にソースドレイン領域12、13が形成される。本実施形態において、ゲート電荷蓄積層22b’にホットキャリアを注入するために、メモリ領域100のソースドレイン領域12、13におけるドーパントのドーズ量の範囲は、たとえば、7×1014個/cm2以上である。
【0069】
図15に示されるように、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)が完全に除去され、メモリ領域100の第1の絶縁層22aの一部が部分的に除去されている。したがって、メモリ領域100のソースドレイン領域12、13を形成するために必要なドーパントをイオン注入するとき、高精度にドーパントのドーズ量(不純物の濃度)を調整できる。また、第2の絶縁層22cおよび電荷蓄積層22bの障害がなく、第1の絶縁層22aの障害が少ないので、ドーパントのイオンエネルギーを調整し(低下させ)、メモリ領域100の半導体層10(ウェル領域)にドーパント(不純物)を浅く導入できる。
なお、メモリ領域100の第2の絶縁層22cの一部(60)、または電荷蓄積層22bの一部(60)が完全に除去されず、部分的に除去されてもよい。代替的に、メモリ領域100の第1の絶縁層22aの一部(60)が完全に除去されてもよい。このような場合であっても、ドーパントがイオン注入されるメモリ領域100の絶縁複合層(60)(メモリ領域100の第2の絶縁層22cの一部(60)、電荷蓄積層22bの一部(60)、および第1の絶縁層22aの一部(60))の厚さが薄くなっている。あるいは、ドーパントがメモリ領域100の半導体層10に直接にイオン注入される。したがって、メモリ領域100の半導体層10内のドーパントのドーズ量(不純物の濃度)を高精度に調整できる。また、半導体層10(ウェル領域11)にドーパントを浅く導入できる。
【0070】
図13に示されるように、レジストの洗浄処理は、メモリ領域100の第2の絶縁層22cの一部(60)、および電荷蓄積層22bの一部(60)を完全に除去し、メモリ領域100の第1の絶縁層22aの一部(60)を部分的に除去する。レジストの洗浄処理は、必要な処理であり、追加的な独立した処理ではない。したがって、このようなレジストの洗浄処理は、製造コストが増加することを回避できる。
【0071】
(サイドウォール形成)
図17は、図1に示す半導体装置の製造方法の概略を説明するための他の図である。
図17に示すように、その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、ゲート導電層14’の両方の側部にサイドウォール16、17(64、65、74、75、84、85)を形成する。サイドウォール16、17は、たとえば、窒化シリコン層(たとえば、SiN層)である。
具体的には、SiN層は、たとえば、CVD処理によって、メモリ領域100の第2の第1の絶縁層22aの一部(60)およびゲート導電層14’(61)と、高耐圧トランジスタ領域300の第4の絶縁層22eの一部(80)およびゲート導電層14’(81)と、低耐圧トランジスタ領域200の半導体層10(ソースドレイン領域12、13)(および素子分離領域15)およびゲート導電層14’(71)との上に形成される。その後、SiN層の全面にレジスト(図示せず)を塗布する。その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々におけるゲート導電層14’(61、71、81)の上方に塗布されたレジストの一部(図示せず)を除くレジストの残部(図示せず)(60、70、80)を現像除去する。レジストの一部をマスクとして利用し、レジストの残部(図示せず)(60、70、80)の下に形成されたSiN層の一部(60、70、80)に異方性エッチング処置を実施し、サイドウォール16、17を形成する。
【0072】
(コンタクト層形成)
図1に示すように、その後、メモリ領域100、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の各々において、ソースドレイン領域12、13および半導体層10にコンタクト領域18、19(60、70、80)を形成する。コンタクト領域18、19は、たとえば、ソースドレイン領域12、13および半導体層10(ウェル領域)に、コンタクト領域18、19に隣接のソースドレイン領域12、13のドーズ量と同程度のドーズ量で、コンタクト領域18、19に隣接のソースドレイン領域12、13のドーパントと同じ型のドーパントを深くイオン注入する。コンタクト領域18、19は、好ましくは、表面にシリサイド層(図示せず)(たとえば、CoSi2層)を有する。CoSi2層は、たとえば、レジスト処理およびスパッタ処理によって形成することができる。
【0073】
図1に示されないが、周知の手法にて、メモリ領域100のゲート導電層14’にワード線を接続し、ソースドレインコンタクト領域18、19の一方にビット線を接続し、ソースドレインコンタクト領域18、19の他方にソース線を接続して、1つのメモリセルとして製造できる。メモリ領域100に複数のトランジスタを形成し、複数の複数のメモリセルを製造できる。複数のメモリセルの各々は、対応する1つのワード線、対応する1つのビット線および対応する1つのソース線を介して周辺回路(高耐圧トランジスタ領域300のトランジスタ)にて駆動され、複数のメモリセルは、全体として、たとえばNOR型のメモリーデバイスとして機能する。
高耐圧トランジスタ領域300のトランジスタに関して、高耐圧トランジスタ領域300のゲート導電層14’にゲート電極を接続し、ソースドレインコンタクト領域18、19の一方にドレイン電極を接続し、ソースドレインコンタクト領域18、19の他方にソース電極を接続する。高耐圧トランジスタ領域300のトランジスタは、周辺回路(低耐圧トランジスタ領域200(ロジック領域)のトランジスタ)に基づいて駆動される。
低耐圧トランジスタ領域200のトランジスタに関して、低耐圧トランジスタ領域200のゲート導電層14’にゲート電極を接続し、ソースドレインコンタクト領域18、19の一方にドレイン電極を接続し、ソースドレインコンタクト領域の他方18、19にソース電極を接続する。
【0074】
3.変形例
図18は、図1に示す半導体装置のもう1つの製造方法の概略を説明するための図である。
上述した半導体装置の製造方法の概略では、図5において、メモリ領域100の半導体層10(ウェル領域11)に第1の酸化膜21を介して、ドーパント(不純物)を半導体層10(ウェル領域11)にイオン注入していた。半導体装置のもう1つの製造方法の概略では、図5の工程におけるドーパントのイオン注入は、実施しない。半導体装置のもう1つの製造方法の概略では、図6の工程において実施されるメモリ領域100の第1の酸化膜21の除去工程を利用する。図6では、メモリ領域100の第1の酸化膜21を除去するために、メモリ領域100の第1の酸化膜21を露呈するレジストが、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の第1の酸化膜21の上に形成されていた。言い換えれば、図18に示されるように、図6の工程において実施されるメモリ領域100の第1の酸化膜21の除去工程の後、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200の第1の酸化膜21の上にレジストR4が、残っている。
図18では、残っている第1の酸化膜21の上のレジストR4をマスクとして使用し、メモリ領域100の半導体層10(ウェル領域11)にドーパントを注入する。メモリ領域100の第1の酸化膜21が除去されているので、メモリ領域100の半導体層10(ウェル領域11)において高精度にドーパントのドーズ量(不純物の濃度)を調整できる。なお、ドーズ量は、メモリ領域100のトランジスタの閾値に応じて調整される。また、高耐圧トランジスタ領域300および低耐圧トランジスタ領域200に残っている第1の酸化膜21の上のレジストR4をマスクとして使用するので、メモリ領域100のチャネル領域11’用のフォトマスクが不要となり、したがって、製造コストが下げることができる。
その後の工程は、上述した半導体装置の製造方法の概略と同様である。
【0075】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、(場合によって技術常識を参照することによって、)変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【0076】
【図1】本実施形態の半導体装置の構造の概略図。
【図2】図1に示す半導体装置の製造方法の概略を説明するための図。
【図3】図1に示す半導体装置の製造方法の概略を説明するためのもう1つの図。
【図4】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図5】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図6】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図7】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図8】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図9】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図10】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図11】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図12】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図13】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図14】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図15】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図16】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図17】図1に示す半導体装置の製造方法の概略を説明するための他の図。
【図18】図1に示す半導体装置のもう1つの製造方法の概略を説明するための図。
【符号の説明】
【0077】
10 半導体層、12、13、18、19 ソースドレイン領域、14 導電層、
15 素子分離領域、16、17、22a、22c、22d、22e 絶縁層、
21 第1の酸化膜、22b 電荷蓄積層、100 メモリ領域、
200 低耐圧トランジスタ領域、300 高耐圧トランジスタ領域、R レジスト
【特許請求の範囲】
【請求項1】
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の絶縁層を形成すること、
前記第1の絶縁層の上に前記少なくとも1つの第1のトランジスタの電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも1つの第1のトランジスタの第2の絶縁層を形成すること、
前記第2の絶縁層の上に前記少なくとも1つの第1のトランジスタの第1の導電層を形成すること、
前記第1の導電層の一部をエッチングして、前記第1の導電層の前記一部の下に形成された前記第2の絶縁層の一部を露呈し、かつ前記第1の導電層の残部を前記少なくとも1つの第1のトランジスタの第1のゲート導電層として形成すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第3の絶縁層を形成すること、
前記第3の絶縁層の上に前記少なくとも1つの第2のトランジスタの第2の導電層を形成すること、
前記第2の導電層の一部をエッチングして、前記第2の導電層の前記一部の下に形成された前記第3の絶縁層の一部を露呈し、かつ前記第2の導電層の残部を前記少なくとも1つの第2のトランジスタの第2のゲート導電層として形成すること、
前記第2の絶縁層の前記一部、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、および前記第2のゲート導電層の上に第1のレジストを塗布すること、
前記第3の絶縁層の前記一部および前記第2のゲート導電層の上に塗布された前記第1のレジストの一部を現像除去して、前記第3の絶縁層の前記一部を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の半導体層の一部に前記少なくとも1つの第2のトランジスタの第1のソースドレイン領域を形成すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1のレジストの前記残部の前記洗浄除去によって、前記少なくとも1つの第1のトランジスタの絶縁複合層であって、前記第2の絶縁層の前記一部、前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部、および前記電荷蓄積層の前記一部の下に形成された前記第1の絶縁層の一部を有する絶縁複合層を部分的に除去して、第1の残留絶縁複合層を形成すること、および、
少なくとも前記第1のレジストの前記残部の前記洗浄除去の後に、前記第1の残留絶縁複合層が形成される前の前記絶縁複合層の下に位置していた前記第1の半導体層の一部に、前記少なくとも1つの第1のトランジスタの第2のソースドレイン領域を形成すること、
を含む半導体装置の製造方法。
【請求項2】
請求項1において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第3のトランジスタを有し、
前記少なくとも1つの第3のトランジスタの第3の半導体層を準備すること、
前記第3の半導体層の上に前記少なくとも1つの第3のトランジスタの第4の絶縁層を形成すること、
前記第4の絶縁層の上に前記少なくとも1つの第3のトランジスタの第3の導電層を形成すること、
前記第3の導電層の一部をエッチングして、前記第3の導電層の前記一部の下に形成された前記第4の絶縁層の一部を露呈し、かつ前記第3の導電層の残部を前記少なくとも1つの第3のトランジスタの第3のゲート導電層として形成すること、
前記第1の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、および前記第3のゲート導電層の上に第2のレジストを塗布すること、
前記第4の絶縁層の前記一部および前記第3のゲート導電層の上に塗布された前記第2のレジストの一部を現像除去して、前記第4の絶縁層の前記一部を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第3の半導体層の一部に前記少なくとも1つの第3のトランジスタの第3のソースドレイン領域を形成すること、
前記第2のレジストの前記残部を洗浄除去すること、および
前記第2のレジストの前記残部の前記洗浄除去によって、前記第1の残留絶縁複合層を部分的に除去して、第2の残留絶縁複合層を形成すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去および前記第2のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項3】
請求項2において、
前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの一方は、N型トランジスタであり、
前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの他方は、P型トランジスタである、半導体装置の製造方法。
【請求項4】
請求項2または3において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第4のトランジスタを有し、
前記少なくとも1つの第4のトランジスタの第4の半導体層を準備すること、
前記第4の半導体層の上に前記少なくとも1つの第4のトランジスタの第5の絶縁層を形成すること、
前記第5の絶縁層の上に前記少なくとも1つの第4のトランジスタの第4の導電層を形成すること、
前記第4の導電層の一部をエッチングして、前記第4の導電層の前記一部の下に形成された前記第5の絶縁層の一部を露呈し、かつ前記第4の導電層の残部を前記少なくとも1つの第4のトランジスタの第4のゲート導電層として形成すること、
前記第2の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、および前記第4のゲート導電層の上に第3のレジストを塗布すること、
前記第5の絶縁層の前記一部および前記第4のゲート導電層の上に塗布された前記第3のレジストの一部を現像除去して、前記第5の絶縁層の前記一部を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第4の半導体層の一部に前記少なくとも1つの第4のトランジスタの第4のソースドレイン領域を形成すること、
前記第3のレジストの前記残部を洗浄除去すること、および
前記第3のレジストの前記残部の前記洗浄除去によって、前記第2の残留絶縁複合層を部分的に除去して、第3の残留絶縁複合層を形成すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、および前記第3のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項5】
請求項4において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有し、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を部分的に除去して、第4の残留絶縁複合層を形成すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項6】
請求項4において、
請求項4において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有し、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を完全に除去すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項7】
請求項5または6において、
前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの一方は、N型トランジスタであり、
前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの他方は、P型トランジスタである、半導体装置の製造方法。
【請求項8】
請求項1乃至7のいずれかにおいて、
前記第1の絶縁層は、酸化シリコン層であり、
前記電荷蓄積層は、窒化シリコン層であり、
前記第2の絶縁層は、酸化シリコン層であり、
前記電荷蓄積層の前記形成は、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない前記第1の絶縁層の上に、CVD(chemical vapor deposition)法によって実施される、半導体装置の製造方法。
【請求項9】
請求項8において、
前記第2の絶縁層の前記形成は、CVD法によって実施され、その後の熱処理を用いないで実施される、半導体装置の製造方法。
【請求項10】
請求項1において、
前記第1の絶縁層の前記形成の前に、前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第3の絶縁層の前記形成の前に、前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第2のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第3のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第3のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第3のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含み、
前記第1の絶縁層の前記形成は、前記第2のドーパントの前記注入の後に実施される、半導体装置の製造方法。
【請求項11】
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第1のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第1のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体層に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第2のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含む半導体装置の製造方法。
【請求項12】
半導体装置であって、
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと、
前記少なくとも1つの不揮発性記憶セルを駆動または制御するための少なくとも1つの第2のトランジスタと、
を含み、
前記少なくとも1つの第1のトランジスタは、
第1の半導体層と、
前記第1の半導体層の一部の上に形成された第1のゲート絶縁層であって、前記第1の半導体層の一部の上に形成された下層と、前記下層の一部である中心部の上に形成された上層とを有する第1のゲート絶縁層と、
前記第1のゲート絶縁層の前記上層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、
前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層と、
前記第2のゲート絶縁層の上に形成された第1のゲート導電層と、
前記第1のゲート導電層の一方の側面、前記第2のゲート絶縁層の一方の側面、前記ゲート電荷蓄積層の一方の側面、および前記第1のゲート絶縁層の前記上層の一方の側面に接する第1の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の一方の側に位置する前記下層の一方の側部の上に形成され、且つ前記第1のゲート導電層の前記一方の側面の頂部から前記第1のゲート絶縁層の前記下層の一端への曲部を有する第1の絶縁層と、
前記第1のゲート導電層の他方の側面、前記第2のゲート絶縁層の他方の側面、前記ゲート電荷蓄積層の他方の側面、および前記第1のゲート絶縁層の前記上層の他方の側面に接する第2の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の他方の側に位置する前記下層の他方の側部の上に形成され、且つ前記第1のゲート導電層の前記他方の側面の頂部から前記第1のゲート絶縁層の前記下層の他端への曲部を有する第2の絶縁層と、
を有し、
前記第1の半導体層は、少なくとも、前記第1のゲート絶縁層の前記下層の前記一方の側部および前記他方の側部の下に位置する第1のソースドレイン領域を有し、
前記少なくとも1つの第2のトランジスタは、
第2の半導体層と、
前記第2の半導体層の一部の上に形成された第3のゲート絶縁層と、
前記第3のゲート絶縁層の上に形成された第2のゲート導電層と、
前記第2のゲート導電層の一方の側面に接する第3の絶縁層と、
前記第2のゲート導電層の他方の側面に接する第4の絶縁層と、
を有し、
前記第2の半導体層は、少なくとも、前記第3の絶縁層および前記第4の絶縁層の下方に位置する第2のソースドレイン領域を有する、半導体装置。
【請求項13】
請求項12において、
前記第1のゲート絶縁層は、前記第2のソースドレイン領域を形成するために用いられたレジストを洗浄除去するときに、前記下層と前記上層とに区別された、半導体装置。
【請求項14】
請求項12または13において、
前記第1のゲート絶縁層は、熱酸化法、CVD(chemical vapor deposition)法または陽極酸化法によって生成された酸化シリコン層であって、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない酸化シリコン層であり、
前記ゲート電荷蓄積層は、CVD法によって生成された窒化シリコン層であり、
前記第2のゲート絶縁層は、CVD法によって生成された酸化シリコン層であって、熱処理が実施されていない酸化シリコン層である、半導体装置。
【請求項1】
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の絶縁層を形成すること、
前記第1の絶縁層の上に前記少なくとも1つの第1のトランジスタの電荷蓄積層を形成すること、
前記電荷蓄積層の上に前記少なくとも1つの第1のトランジスタの第2の絶縁層を形成すること、
前記第2の絶縁層の上に前記少なくとも1つの第1のトランジスタの第1の導電層を形成すること、
前記第1の導電層の一部をエッチングして、前記第1の導電層の前記一部の下に形成された前記第2の絶縁層の一部を露呈し、かつ前記第1の導電層の残部を前記少なくとも1つの第1のトランジスタの第1のゲート導電層として形成すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第3の絶縁層を形成すること、
前記第3の絶縁層の上に前記少なくとも1つの第2のトランジスタの第2の導電層を形成すること、
前記第2の導電層の一部をエッチングして、前記第2の導電層の前記一部の下に形成された前記第3の絶縁層の一部を露呈し、かつ前記第2の導電層の残部を前記少なくとも1つの第2のトランジスタの第2のゲート導電層として形成すること、
前記第2の絶縁層の前記一部、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、および前記第2のゲート導電層の上に第1のレジストを塗布すること、
前記第3の絶縁層の前記一部および前記第2のゲート導電層の上に塗布された前記第1のレジストの一部を現像除去して、前記第3の絶縁層の前記一部を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の半導体層の一部に前記少なくとも1つの第2のトランジスタの第1のソースドレイン領域を形成すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1のレジストの前記残部の前記洗浄除去によって、前記少なくとも1つの第1のトランジスタの絶縁複合層であって、前記第2の絶縁層の前記一部、前記第2の絶縁層の前記一部の下に形成された前記電荷蓄積層の一部、および前記電荷蓄積層の前記一部の下に形成された前記第1の絶縁層の一部を有する絶縁複合層を部分的に除去して、第1の残留絶縁複合層を形成すること、および、
少なくとも前記第1のレジストの前記残部の前記洗浄除去の後に、前記第1の残留絶縁複合層が形成される前の前記絶縁複合層の下に位置していた前記第1の半導体層の一部に、前記少なくとも1つの第1のトランジスタの第2のソースドレイン領域を形成すること、
を含む半導体装置の製造方法。
【請求項2】
請求項1において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第3のトランジスタを有し、
前記少なくとも1つの第3のトランジスタの第3の半導体層を準備すること、
前記第3の半導体層の上に前記少なくとも1つの第3のトランジスタの第4の絶縁層を形成すること、
前記第4の絶縁層の上に前記少なくとも1つの第3のトランジスタの第3の導電層を形成すること、
前記第3の導電層の一部をエッチングして、前記第3の導電層の前記一部の下に形成された前記第4の絶縁層の一部を露呈し、かつ前記第3の導電層の残部を前記少なくとも1つの第3のトランジスタの第3のゲート導電層として形成すること、
前記第1の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、および前記第3のゲート導電層の上に第2のレジストを塗布すること、
前記第4の絶縁層の前記一部および前記第3のゲート導電層の上に塗布された前記第2のレジストの一部を現像除去して、前記第4の絶縁層の前記一部を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第3の半導体層の一部に前記少なくとも1つの第3のトランジスタの第3のソースドレイン領域を形成すること、
前記第2のレジストの前記残部を洗浄除去すること、および
前記第2のレジストの前記残部の前記洗浄除去によって、前記第1の残留絶縁複合層を部分的に除去して、第2の残留絶縁複合層を形成すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去および前記第2のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項3】
請求項2において、
前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの一方は、N型トランジスタであり、
前記少なくとも1つの第2のトランジスタおよび前記少なくとも1つの第3のトランジスタの他方は、P型トランジスタである、半導体装置の製造方法。
【請求項4】
請求項2または3において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第4のトランジスタを有し、
前記少なくとも1つの第4のトランジスタの第4の半導体層を準備すること、
前記第4の半導体層の上に前記少なくとも1つの第4のトランジスタの第5の絶縁層を形成すること、
前記第5の絶縁層の上に前記少なくとも1つの第4のトランジスタの第4の導電層を形成すること、
前記第4の導電層の一部をエッチングして、前記第4の導電層の前記一部の下に形成された前記第5の絶縁層の一部を露呈し、かつ前記第4の導電層の残部を前記少なくとも1つの第4のトランジスタの第4のゲート導電層として形成すること、
前記第2の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、および前記第4のゲート導電層の上に第3のレジストを塗布すること、
前記第5の絶縁層の前記一部および前記第4のゲート導電層の上に塗布された前記第3のレジストの一部を現像除去して、前記第5の絶縁層の前記一部を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第4の半導体層の一部に前記少なくとも1つの第4のトランジスタの第4のソースドレイン領域を形成すること、
前記第3のレジストの前記残部を洗浄除去すること、および
前記第3のレジストの前記残部の前記洗浄除去によって、前記第2の残留絶縁複合層を部分的に除去して、第3の残留絶縁複合層を形成すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、および前記第3のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項5】
請求項4において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有し、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を部分的に除去して、第4の残留絶縁複合層を形成すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項6】
請求項4において、
請求項4において、
前記半導体装置は、前記少なくとも1つの不揮発性記憶セルを駆動するための少なくとも1つの第5のトランジスタを有し、
前記少なくとも1つの第5のトランジスタの第5の半導体層を準備すること、
前記第5の半導体層の上に前記少なくとも1つの第5のトランジスタの第6の絶縁層を形成すること、
前記第6の絶縁層の上に前記少なくとも1つの第5のトランジスタの第5の導電層を形成すること、
前記第5の導電層の一部をエッチングして、前記第5の導電層の前記一部の下に形成された前記第6の絶縁層の一部を露呈し、かつ前記第5の導電層の残部を前記少なくとも1つの第5のトランジスタの第5のゲート導電層として形成すること、
前記第3の残留絶縁複合層、前記第1のゲート導電層、前記前記第3の絶縁層の前記一部、前記第2のゲート導電層、前記前記第4の絶縁層の前記一部、前記第3のゲート導電層、前記前記第5の絶縁層の前記一部、前記第4のゲート導電層、前記前記第6の絶縁層の前記一部、および前記第5のゲート導電層の上に第4のレジストを塗布すること、
前記第6の絶縁層の前記一部および前記第5のゲート導電層の上に塗布された前記第4のレジストの一部を現像除去して、前記第6の絶縁層の前記一部を露呈する前記第4のレジストの残部を形成すること、
前記第4のレジストの前記残部をマスクとして使用し、前記第5の半導体層の一部に前記少なくとも1つの第5のトランジスタの第5のソースドレイン領域を形成すること、
前記第4のレジストの前記残部を洗浄除去すること、および
前記第4のレジストの前記残部の前記洗浄除去によって、前記第3の残留絶縁複合層を完全に除去すること、
を含み、
前記少なくとも1つの第1のトランジスタの前記第2のソースドレイン領域の前記形成は、少なくとも、前記第1のレジストの前記残部の前記洗浄除去、前記第2のレジストの前記残部の前記洗浄除去、前記第3のレジストの前記残部の前記洗浄除去、および前記第4のレジストの前記残部の前記洗浄除去の後に、実施される、半導体装置の製造方法。
【請求項7】
請求項5または6において、
前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの一方は、N型トランジスタであり、
前記少なくとも1つの第4のトランジスタおよび前記少なくとも1つの第5のトランジスタの他方は、P型トランジスタである、半導体装置の製造方法。
【請求項8】
請求項1乃至7のいずれかにおいて、
前記第1の絶縁層は、酸化シリコン層であり、
前記電荷蓄積層は、窒化シリコン層であり、
前記第2の絶縁層は、酸化シリコン層であり、
前記電荷蓄積層の前記形成は、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない前記第1の絶縁層の上に、CVD(chemical vapor deposition)法によって実施される、半導体装置の製造方法。
【請求項9】
請求項8において、
前記第2の絶縁層の前記形成は、CVD法によって実施され、その後の熱処理を用いないで実施される、半導体装置の製造方法。
【請求項10】
請求項1において、
前記第1の絶縁層の前記形成の前に、前記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第3の絶縁層の前記形成の前に、前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第2のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第3のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第3のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第3のレジストの残部を形成すること、
前記第3のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第3のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含み、
前記第1の絶縁層の前記形成は、前記第2のドーパントの前記注入の後に実施される、半導体装置の製造方法。
【請求項11】
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと前記少なくとも1つの不揮発性記憶セルを制御するための少なくとも1つの第2のトランジスタとを有する半導体装置の半導体装置の製造方法であって、
前記少なくとも1つの第1のトランジスタの第1の半導体層を準備すること、
前記少なくとも1つの第2のトランジスタの第2の半導体層を準備すること、
記第1の半導体層の上に前記少なくとも1つの第1のトランジスタの第1の酸化層を形成すること、
前記第2の半導体層の上に前記少なくとも1つの第2のトランジスタの第2の酸化層を形成すること、
前記第1の酸化層および前記第2の酸化層の上に第1のレジストを塗布すること、
前記第2の酸化層の上に塗布された前記第1のレジストの一部を現像除去して、前記第2の酸化層を露呈する前記第1のレジストの残部を形成すること、
前記第1のレジストの前記残部をマスクとして使用し、前記第2の酸化層を介して、前記第2の半導体層に前記少なくとも1つの第2のトランジスタの閾値を調整するための第1のドーパントを注入すること、
前記第1のレジストの前記残部を洗浄除去すること、
前記第1の酸化層および前記第2の酸化層の上に第2のレジストを塗布すること、
前記第1の酸化層の上に塗布された前記第2のレジストの一部を現像除去して、前記第1の酸化層を露呈する前記第2のレジストの残部を形成すること、
前記第2のレジストの前記残部をマスクとして使用し、前記第1の酸化層をエッチング除去し、前記第1の半導体層を露呈すること、および
前記第2のレジストの前記残部をマスクとして使用し、露呈される前記第1の半導体層に前記少なくとも1つの第1のトランジスタの閾値を調整するための第2のドーパントを注入すること、
を含む半導体装置の製造方法。
【請求項12】
半導体装置であって、
少なくとも1つの不揮発性記憶セルの少なくとも1つの第1のトランジスタと、
前記少なくとも1つの不揮発性記憶セルを駆動または制御するための少なくとも1つの第2のトランジスタと、
を含み、
前記少なくとも1つの第1のトランジスタは、
第1の半導体層と、
前記第1の半導体層の一部の上に形成された第1のゲート絶縁層であって、前記第1の半導体層の一部の上に形成された下層と、前記下層の一部である中心部の上に形成された上層とを有する第1のゲート絶縁層と、
前記第1のゲート絶縁層の前記上層の上に形成された電荷蓄積能力を有するゲート電荷蓄積層と、
前記ゲート電荷蓄積層の上に形成された第2のゲート絶縁層と、
前記第2のゲート絶縁層の上に形成された第1のゲート導電層と、
前記第1のゲート導電層の一方の側面、前記第2のゲート絶縁層の一方の側面、前記ゲート電荷蓄積層の一方の側面、および前記第1のゲート絶縁層の前記上層の一方の側面に接する第1の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の一方の側に位置する前記下層の一方の側部の上に形成され、且つ前記第1のゲート導電層の前記一方の側面の頂部から前記第1のゲート絶縁層の前記下層の一端への曲部を有する第1の絶縁層と、
前記第1のゲート導電層の他方の側面、前記第2のゲート絶縁層の他方の側面、前記ゲート電荷蓄積層の他方の側面、および前記第1のゲート絶縁層の前記上層の他方の側面に接する第2の絶縁層であって、前記第1のゲート絶縁層の前記下層の前記中央部の他方の側に位置する前記下層の他方の側部の上に形成され、且つ前記第1のゲート導電層の前記他方の側面の頂部から前記第1のゲート絶縁層の前記下層の他端への曲部を有する第2の絶縁層と、
を有し、
前記第1の半導体層は、少なくとも、前記第1のゲート絶縁層の前記下層の前記一方の側部および前記他方の側部の下に位置する第1のソースドレイン領域を有し、
前記少なくとも1つの第2のトランジスタは、
第2の半導体層と、
前記第2の半導体層の一部の上に形成された第3のゲート絶縁層と、
前記第3のゲート絶縁層の上に形成された第2のゲート導電層と、
前記第2のゲート導電層の一方の側面に接する第3の絶縁層と、
前記第2のゲート導電層の他方の側面に接する第4の絶縁層と、
を有し、
前記第2の半導体層は、少なくとも、前記第3の絶縁層および前記第4の絶縁層の下方に位置する第2のソースドレイン領域を有する、半導体装置。
【請求項13】
請求項12において、
前記第1のゲート絶縁層は、前記第2のソースドレイン領域を形成するために用いられたレジストを洗浄除去するときに、前記下層と前記上層とに区別された、半導体装置。
【請求項14】
請求項12または13において、
前記第1のゲート絶縁層は、熱酸化法、CVD(chemical vapor deposition)法または陽極酸化法によって生成された酸化シリコン層であって、ケイ素を含まない窒素系ガス雰囲気で熱処理されていない酸化シリコン層であり、
前記ゲート電荷蓄積層は、CVD法によって生成された窒化シリコン層であり、
前記第2のゲート絶縁層は、CVD法によって生成された酸化シリコン層であって、熱処理が実施されていない酸化シリコン層である、半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2009−252876(P2009−252876A)
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願番号】特願2008−96950(P2008−96950)
【出願日】平成20年4月3日(2008.4.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願日】平成20年4月3日(2008.4.3)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
[ Back to top ]