半導体記憶装置及びその製造方法
【課題】電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させる。
【解決手段】ビット線とワード線とを有する半導体記憶装置（１０１）は、基板（１１１）と、前記基板上に形成された第１のゲート絶縁膜（１２１）と、前記第１のゲート絶縁膜上に形成された電荷蓄積膜（１２２）と、前記電荷蓄積膜上に形成された第２のゲート絶縁膜（１２３）と、前記第２のゲート絶縁膜上に形成されたゲート電極（１２４）とを備え、前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている。
【解決手段】ビット線とワード線とを有する半導体記憶装置（１０１）は、基板（１１１）と、前記基板上に形成された第１のゲート絶縁膜（１２１）と、前記第１のゲート絶縁膜上に形成された電荷蓄積膜（１２２）と、前記電荷蓄積膜上に形成された第２のゲート絶縁膜（１２３）と、前記第２のゲート絶縁膜上に形成されたゲート電極（１２４）とを備え、前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、例えば、ＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）構造を有する不揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、電荷トラップ型の不揮発性メモリが知られている。電荷トラップ型の不揮発性メモリは、絶縁膜中に電荷をトラップさせることで、データを記憶する。電荷トラップ型の不揮発性メモリの例としては、ＭＯＮＯＳ構造を有する不揮発性メモリ（以下「ＭＯＮＯＳメモリ」と呼ぶ）が挙げられる。特許文献１には、ＭＯＮＯＳメモリの例が記載されている。
【０００３】
ＭＯＮＯＳメモリのセルトランジスタは一般に、基板、トンネル絶縁膜（第１のゲート絶縁膜）、電荷蓄積膜、電荷ブロック膜（第２のゲート絶縁膜）、ゲート電極等により構成される。ＭＯＮＯＳメモリは、書き込み時には、基板から電荷蓄積膜に電子を注入することで、セルトランジスタの閾値電圧を高レベルに設定し、データを書き込む。一方、消去時には、基板から電荷蓄積膜に正孔を注入する、又は、電荷蓄積膜内の電子を基板に引き戻すことで、セルトランジスタの閾値電圧を低レベルに戻し、データを消去する。
【０００４】
ＭＯＮＯＳメモリのメモリセルを形成する際、電荷蓄積膜は、セル間の絶縁を取るために、ゲート電極と共にＲＩＥ（Reactive Ion Etching）によりエッチングされる。これにより、メモリセルをセルフアラインで形成することができる。
【０００５】
しかしながら、電荷蓄積膜には、チャネル長方向（ビット線方向）の端部にかかる電界が弱く、チャネル幅方向（ワード線方向）の端部にかかる電界が強いという問題がある。これらの端部は、メモリセルの電荷保持特性に悪影響を与える。
【特許文献１】特開２００７−２５１１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させることを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は例えば、ビット線とワード線とを有する半導体記憶装置であって、ビット線方向に伸びる第１のトレンチが複数形成された基板と、前記第１のトレンチ間において前記基板上に形成された第１のゲート絶縁膜と、前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成され、且つ、ワード線方向に伸びる第２のトレンチ間に位置する電荷蓄積膜と、前記第２のトレンチ間において前記電荷蓄積膜上に形成された第２のゲート絶縁膜と、前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されたゲート電極とを備え、前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている、ことを特徴とする半導体記憶装置である。
【０００８】
本発明の別の態様は例えば、ビット線とワード線とを有する半導体記憶装置の製造方法であって、基板上に、第１のゲート絶縁膜と電荷蓄積膜とを順に形成し、前記電荷蓄積膜と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる第１のトレンチを複数形成し、前記電荷蓄積膜上に、第２のゲート絶縁膜とゲート電極層とを順に形成し、前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積膜とを加工して、ワード線方向に伸びる第２のトレンチを複数形成すると共に、前記ゲート電極層からゲート電極を形成し、前記電荷蓄積膜のビット線方向の側面又はワード線方向の側面を後退させる、あるいは酸化することで、前記電荷蓄積膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも狭くする、又は、前記電荷蓄積膜のワード線方向の幅を、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くする、ことを特徴とする半導体記憶装置の製造方法である。
【発明の効果】
【０００９】
本発明によれば、電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させることが可能になる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図１には、図１ＡのＡ１−Ａ２断面図と、図１ＢのＢ１−Ｂ２断面図と、図１Ｃの平面図が示されている。図１Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。これらの側方断面図及び平面図には、半導体記憶装置１０１を構成するセルトランジスタの構造が示されている。
【００１２】
図１の半導体記憶装置１０１は、ＭＯＮＯＳ構造を有する不揮発性メモリであり、複数本のビット線と複数本のワード線とを有する。図１Ａ及びＣに示す矢印αは、ビット線に平行な方向（ビット線方向）を表し、図１Ｂ及びＣに示す矢印βは、ワード線に平行な方向（ワード線方向）を表す。ビット線方向は、セルトランジスタのチャネル長方向に相当し、ワード線方向は、セルトランジスタのチャネル幅方向に相当する。
【００１３】
図１の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。トンネル絶縁膜１２１は、本発明の第１のゲート絶縁膜の例である。電荷ブロック膜１２３は、本発明の第２のゲート絶縁膜の例である。
【００１４】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。基板１１１には、ビット線方向に伸びる第１のトレンチＴ1が複数形成されている。図１Ｂでは、基板１１１における第１のトレンチＴ1間の部分が、Ｘで示されている。
【００１５】
トンネル絶縁膜１２１は、図１Ｂに示すように、第１のトレンチＴ1間において、基板１１１上に形成されている。トンネル絶縁膜１２１はここでは、シリコンと酸素と窒素を主成分とするシリコン酸窒化膜である。トンネル絶縁膜１２１は、シリコンと酸素を主成分とするシリコン酸化膜でもよい。
【００１６】
電荷蓄積膜１２２は、図１Ｂに示すように、第１のトレンチＴ1間において、トンネル絶縁膜１２１上に形成されている。電荷蓄積膜１２２は、電荷を蓄積する機能を有する絶縁膜である。電荷蓄積膜１２２はここでは、シリコンと窒素を主成分とするシリコン窒化膜である。また、基板１１１上には、図１Ａに示すように、ワード線方向に伸びる第２のトレンチＴ2が複数形成されている。電荷蓄積膜１２２は、図１Ａに示すように、第２のトレンチＴ2間に位置している。
【００１７】
電荷ブロック膜１２３は、図１Ａに示すように、第２のトレンチＴ2間において、電荷蓄積膜１２２上に形成されている。電荷ブロック膜１２３は、電荷をブロックする機能を有する絶縁膜である。電荷ブロック膜１２３はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。電荷ブロック膜１２３は、ｈｉｇｈ−ｋ絶縁膜、例えば、アルミニウムと酸素を主成分とするアルミナ膜でもよい。
【００１８】
ゲート電極１２４は、図１Ａに示すように、第２のトレンチＴ2間において、電荷ブロック膜１２３上に形成されている。ゲート電極１２４は一般に、コントロールゲートとも呼ばれる。ゲート電極１２４はここでは、不純物がドープされたポリシリコン層である。ゲート電極１２４は、メタル層、例えば、タンタルと窒素を主成分とする窒化タンタル層でもよい。
【００１９】
素子分離絶縁膜１３１は、図１Ｂに示すように、素子分離溝である第１のトレンチＴ1に埋め込まれている。図１の半導体記憶装置１０１では、基板１１１の表面の部分Ｘと、トンネル絶縁膜１２１と、電荷蓄積膜１２２が、素子分離絶縁膜１３１に埋め込まれている。電荷蓄積膜１２２は、ここではその一部が素子分離絶縁膜１３１に埋め込まれているが、その全部が素子分離絶縁膜１３１に埋め込まれていてもよい。素子分離絶縁膜１３１はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。
【００２０】
セル間絶縁膜１３２は、図１Ａに示すように、ゲート電極１２４上に形成されていると共に、第２のトレンチＴ2に埋め込まれている。図１の半導体記憶装置１０１では、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４が、セル間絶縁膜１３２に埋め込まれている。セル間絶縁膜１３２はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。
【００２１】
上述のように、図１Ｂでは、基板１１１における第１のトレンチＴ1間の部分が、Ｘで示されている。図１の半導体記憶装置１０１では、この部分に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが形成される。チャネル領域Ｃは、図１Ａ及びＢのように、トンネル絶縁膜１２１の下部に形成される。ソース領域Ｓ及びドレイン領域Ｄは、図１Ａのように、ゲート電極１２４を挟む位置に形成される。
【００２２】
以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。
【００２３】
図１Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図１Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図１Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。本実施形態では、図１Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くなっている（ＷA＜ＷA0）。
【００２４】
ここで、本実施形態と比較例とを比較してみる。比較例の半導体記憶装置１０１の側方断面図及び平面図を、図２６に示す。
【００２５】
比較例では、図２６Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0と等しくなっている（ＷA＝ＷA0）。よって、比較例の電荷蓄積膜１２２には、ビット線方向の端部Ｅ1にかかる電界が、ビット線方向の中央部Ｍ1よりも弱いという問題がある。その結果、比較例では、電荷蓄積膜１２２への電荷蓄積後に、電荷蓄積膜１２２内の電荷密度の不均一性に起因して、電荷蓄積膜１２２内で電荷の移動が生じる。これにより、比較例では、セルトランジスタの閾値電圧Ｖthが変化してしまい、メモリセルの電荷保持特性が悪くなってしまう。
【００２６】
一方、本実施形態では、図１Ａのように、幅ＷAが幅ＷA0よりも狭くなっている。その結果、本実施形態では、比較例の端部Ｅ1に相当する領域が、電荷蓄積膜１２２から除かれている。これにより、本実施形態では、電荷蓄積膜１２２における電荷蓄積後の電荷密度の不均一性が緩和され、電荷蓄積膜１２２内での電荷の移動が抑制される。よって、本実施形態によれば、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００２７】
特に、本発明者らの検討の結果、比較例におけるメモリセルの電荷保持特性は、メモリセル寸法が１００ｎｍ以下になると著しく低下することが判明した。これに対し、本実施形態によれば、メモリ寸法が１００ｎｍ以下であっても、メモリセルの電荷保持特性を向上できることが判明した。よって、本実施形態のようなメモリセル構造は、メモリセル寸法が１００ｎｍ以下の場合に特に効果的である。
【００２８】
図１では、電荷蓄積膜１２２のビット線方向の幅ＷAが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、電荷蓄積膜１２２の幅ＷAは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図２〜図４に示す。図２〜図４では、電荷蓄積膜１２２のビット線方向の幅に関し、上面における幅がＷA1で示され、下面における幅がＷA2で示され、上面と下面の間における幅がＷA3で示されている。
【００２９】
図２は、本実施形態の第１変形例の半導体記憶装置１０１を表す。
【００３０】
本変形例では、電荷蓄積膜１２２の下面の幅ＷA2が、電荷蓄積膜１２２の上面の幅ＷA1よりも狭くなっている（ＷA2＜ＷA1（＜ＷA0））。その結果、本変形例では、電荷蓄積膜１２２の上面に蓄積された電荷が電荷蓄積膜１２２の下面に拡散する際に、下面の幅ＷA2が狭いために、電荷蓄積膜１２２内でのビット線方向への電荷の移動が抑制される（図２７Ａを参照）。図２７Ａは、図２Ａに示す電荷蓄積膜１２２の拡大図である。図２７Ａでは、電荷Ｑが上面から下面に拡散する際に、ビット線方向への電荷Ｑの移動が制限される様子が、矢印ａで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００３１】
図３は、本実施形態の第２変形例の半導体記憶装置１０１を表す。
【００３２】
本変形例では、電荷蓄積膜１２２の上面の幅ＷA1が、電荷蓄積膜１２２の下面の幅ＷA2よりも狭くなっている（ＷA1＜ＷA2（＜ＷA0））。その結果、本変形例では、上面の幅ＷA1が狭くなるため、電荷蓄積膜１２２の上面に蓄積された電荷が、電荷蓄積膜１２２の上面において、ビット線方向に移動することが抑制される（図２７Ｂを参照）。図２７Ｂは、図３Ａに示す電荷蓄積膜１２２の拡大図である。図２７Ｂでは、電荷蓄積膜１２２の上面において、ビット線方向への電荷Ｑの移動が制限される様子が、矢印ｂで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００３３】
図４は、本実施形態の第３変形例の半導体記憶装置１０１を表す。
【００３４】
本変形例では、電荷蓄積膜１２２の上面の幅ＷA1及び下面の幅ＷA2が、上面と下面の間の幅ＷA3よりも狭くなっている（ＷA1，ＷA2＜ＷA3（＜ＷA0））。その結果、本変形例では、上面の幅ＷA1及び下面の幅ＷA2が狭くなるため、第１及び第２変形例と同様の効果が得られる。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷA3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。
【００３５】
なお、第３変形例において、上面の幅ＷA1と下面の幅ＷA2は、互いに等しくなっていてもよいし、互いに異なっていてもよい。また、第３変形例において、上面の幅ＷA1及び下面の幅ＷA2は、上面と下面の間の任意の地点の幅に比べて狭くなっていてもよいし、上面と下面の間の所定の地点の幅に比べて狭くなっていてもよい。
【００３６】
以上のように、図２〜図４では、電荷蓄積膜１２２のビット線方向の幅が、電荷蓄積膜１２２の上面から下面まで一定になっていない。図２及び図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、下面よりも幅が広い部分がある。即ち、幅ＷA2よりも幅が広い部分がある。一方、図３及び図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、上面よりも幅が広い部分がある。即ち、幅ＷA1よりも幅が広い部分がある。また、図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、上面よりも幅が広く、且つ、下面よりも幅が広い部分がある。即ち、幅ＷA1よりも幅が広く、且つ、幅ＷA2よりも幅が広い部分がある。
【００３７】
図５から図８は、図１の半導体記憶装置１０１の製造方法を示す工程図である。図５には、図５ＡのＡ１−Ａ２断面図と、図５ＢのＢ１−Ｂ２断面図が示されている。図６から図８についても同様である。
【００３８】
まず、図５に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。シリコン酸化膜２２１は、シリコン基板１１１を、７００℃の酸素雰囲気に晒すことで形成される。シリコン酸化膜２２１の膜厚はここでは、４ｎｍとする。
【００３９】
次に、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）により、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。シリコン窒化膜２２２の膜厚はここでは、５ｎｍとする。
【００４０】
次に、図５に示すように、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。
【００４１】
次に、図５に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。図５の工程により、シリコン窒化膜２２２、シリコン酸化膜２２１、及びシリコン基板１１１の表面の部分Ｘは、ビット線方向に伸びる帯状の形状に加工される。
【００４２】
次に、図６に示すように、塗布法及びＣＭＰ（Chemical Mechanical Polishing）により、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。
【００４３】
次に、図６に示すように、ＡＬＤ（Atomic Layer Deposition）により、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。シリコン酸化膜２２３の膜厚はここでは、６ｎｍとする。
【００４４】
次に、図６に示すように、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。ポリシリコン層２２４の膜厚はここでは、２００ｎｍとする。ポリシリコン層２２４は、本発明のゲート電極層の例である。
【００４５】
次に、図６に示すように、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。
【００４６】
次に、図７に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。図７の工程により、ポリシリコン層２２４及びシリコン酸化膜２２３は、ワード線方向に伸びる帯状の形状に加工され、シリコン窒化膜２２２は、長方形の島状の形状に加工される。各ゲート電極１２４のビット線方向の幅と、ゲート電極１２４間の距離は、ここでは約２０ｎｍとする。
【００４７】
ここで、本実施形態では、図７の工程におけるエッチングの際、シリコン窒化膜２２２のビット線方向の両側面を後退させる。図７では、これら両側面がσ1で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のビット線方向の両側面を後退させる。これにより、図７に示すように、シリコン窒化膜２２２のビット線方向の幅ＷAが、ポリシリコン層２２４のビット線方向の幅ＷA0よりも狭くなる。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。
【００４８】
次に、図８に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図１の半導体記憶装置１０１が作製される。
【００４９】
以下、図２〜図４に示す第１〜第３変形例の半導体記憶装置１０１の製造方法について説明する。
【００５０】
図２の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン窒化膜２２２の形状が逆テーパー状になるようエッチングを行い、シリコン窒化膜２２２のビット線方向の側面σ1を後退させる。これにより、図２の半導体記憶装置１０１を製造することができる。
【００５１】
図３の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン酸化膜２２３をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、第２のトレンチＴ2の底部のシリコン窒化膜２２２を除去すると共に、シリコン窒化膜２２２のビット線方向の側面σ1を後退させる。これにより、図３の半導体記憶装置１０１を製造することができる。図２８には、第２変形例におけるシリコン窒化膜２２２のエッチング過程が示されている。なお、第２変形例におけるシリコン窒化膜２２２のエッチングでは、リン酸によるエッチングに代えて、その他の等方性エッチングを採用しても構わない。
【００５２】
図４の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン窒化膜２２２をＲＩＥにより加工した後、酸素ラジカルを含む雰囲気中での酸化により、シリコン窒化膜２２２のビット方向の側面σ1を酸化する。シリコン窒化膜２０２の上層及び下層は酸化膜であるため、シリコン窒化膜２２２の上面及び下面には、酸化剤が拡散する。そのため、シリコン窒化膜２２２の側面σ1が酸化される際には、シリコン窒化膜２２２の上面近傍及び下面近傍が、シリコン窒化膜２２２のその他の部分よりも、より多く酸化される。よって、上記の酸化により、図４のような電荷蓄積膜１２２が形成される。これにより、図４の半導体記憶装置１０１を製造することができる。
【００５３】
以上のように、本実施形態では、電荷蓄積膜１２２のビット線方向の幅ＷAを、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くする。これにより、本実施形態では、電荷蓄積膜１２２の電荷保持特性を向上させることができる。
【００５４】
以下、第２及び第３実施形態の半導体記憶装置１０１について説明する。第２及び第３実施形態は、第１実施形態の変形例であり、第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。
【００５５】
（第２実施形態）
図９は、第２実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図９には、図９ＡのＡ１−Ａ２断面図と、図９ＢのＢ１−Ｂ２断面図と、図９Ｃの平面図が示されている。図９Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。
【００５６】
図９の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。図９には更に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが示されている。
【００５７】
以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。
【００５８】
図９Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図９Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図９Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。本実施形態では、図９Ｂのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなっている（ＷB＜ＷB0）。
【００５９】
ここで、本実施形態と比較例とを比較してみる。比較例の半導体記憶装置１０１の側方断面図及び平面図を、図２６に示す。
【００６０】
比較例では、図２６Ａのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0と等しくなっている（ＷB＝ＷB0）。よって、比較例の電荷蓄積膜１２２には、ワード線方向の端部Ｅ2にかかる電界が、電荷蓄積膜１２２の中央部Ｍ2よりも強いという問題がある。その結果、比較例では、電荷蓄積膜１２２への電荷蓄積後に、電荷蓄積膜１２２内の電荷密度の不均一性に起因して、電荷蓄積膜１２２内で電荷の移動が生じる。これにより、比較例では、セルトランジスタの閾値電圧Ｖthが変化してしまい、メモリセルの電荷保持特性が悪くなってしまう。
【００６１】
一方、本実施形態では、図９Ａのように、幅ＷBが幅ＷB0よりも狭くなっている。その結果、本実施形態では、比較例の端部Ｅ2に相当する領域が、電荷蓄積膜１２２から除かれている。これにより、本実施形態では、電荷蓄積膜１２２における電荷蓄積後の電荷密度の不均一性が緩和され、電荷蓄積膜１２２内での電荷の移動が抑制される。よって、本実施形態によれば、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００６２】
特に、本発明者らの検討の結果、比較例におけるメモリセルの電荷保持特性は、メモリセル寸法が１００ｎｍ以下になると著しく低下することが判明した。これに対し、本実施形態によれば、メモリ寸法が１００ｎｍ以下であっても、メモリセルの電荷保持特性を向上できることが判明した。よって、本実施形態のようなメモリセル構造は、メモリセル寸法が１００ｎｍ以下の場合に特に効果的である。
【００６３】
図９では、電荷蓄積膜１２２のワード線方向の幅ＷBが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、電荷蓄積膜１２２の幅ＷBは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図１０〜図１２に示す。図１０〜図１２では、電荷蓄積膜１２２のワード線方向の幅に関し、上面における幅がＷB1で示され、下面における幅がＷB2で示され、上面と下面の間における幅がＷB3で示されている。
【００６４】
図１０は、本実施形態の第１変形例の半導体記憶装置１０１を表す。
【００６５】
本変形例では、電荷蓄積膜１２２の下面の幅ＷB2が、電荷蓄積膜１２２の上面の幅ＷB1よりも狭くなっている（ＷB2＜ＷB1（＜ＷB0））。その結果、本変形例では、電荷蓄積膜１２２の上面に蓄積された電荷が電荷蓄積膜１２２の下面に拡散する際に、下面の幅ＷB2が狭いために、電荷蓄積膜１２２内でのワード線方向への電荷の移動が抑制される（図２７Ｃを参照）。図２７Ｃは、図１０Ｂに示す電荷蓄積膜１２２の拡大図である。図２７Ｃでは、電荷Ｑが上面から下面に拡散する際に、ワード線方向への電荷Ｑの移動が制限される様子が、矢印ｃで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００６６】
図１１は、本実施形態の第２変形例の半導体記憶装置１０１を表す。
【００６７】
本変形例では、電荷蓄積膜１２２の上面の幅ＷB1が、電荷蓄積膜１２２の下面の幅ＷB2よりも狭くなっている（ＷB1＜ＷB2（＜ＷB0））。その結果、本変形例では、上面の幅ＷB1が狭くなるため、電荷蓄積膜１２２の上面に蓄積された電荷が、電荷蓄積膜１２２の上面において、ワード線方向に移動することが抑制される（図２７Ｄを参照）。図２７Ｄは、図１１Ｂに示す電荷蓄積膜１２２の拡大図である。図２７Ｄでは、電荷蓄積膜１２２の上面において、ワード線方向への電荷Ｑの移動が制限される様子が、矢印ｄで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、電荷蓄積膜１２２の形状がテーパー状になるため、電荷蓄積膜１２２の上部のゲート電極１２４の形状もテーパー状になる。これにより、本変形例では、メモリセルのワード線方向の側面における電界集中を緩和し、セルトランジスタの破壊耐圧を向上させることができる。
【００６８】
図１２は、本実施形態の第３変形例の半導体記憶装置１０１を表す。
【００６９】
本変形例では、電荷蓄積膜１２２の上面の幅ＷB1及び下面の幅ＷB2が、上面と下面の間の幅ＷB3よりも狭くなっている（ＷB1，ＷB2＜ＷB3（＜ＷB0））。その結果、本変形例では、上面の幅ＷB1及び下面の幅ＷB2が狭くなるため、第１及び第２変形例と同様の効果が得られる。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷB3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。
【００７０】
なお、第３変形例において、上面の幅ＷB1と下面の幅ＷB2は、互いに等しくなっていてもよいし、互いに異なっていてもよい。また、第３変形例において、上面の幅ＷB1及び下面の幅ＷB2は、上面と下面の間の任意の地点の幅に比べて狭くなっていてもよいし、上面と下面の間の所定の地点の幅に比べて狭くなっていてもよい。
【００７１】
以上のように、図１０〜図１２では、電荷蓄積膜１２２のワード線方向の幅が、電荷蓄積膜１２２の上面から下面まで一定になっていない。図１０及び図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、下面よりも幅が広い部分がある。即ち、幅ＷB2よりも幅が広い部分がある。一方、図１１及び図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、上面よりも幅が広い部分がある。即ち、幅ＷB1よりも幅が広い部分がある。また、図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、上面よりも幅が広く、且つ、下面よりも幅が広い部分がある。即ち、幅ＷB1よりも幅が広く、且つ、幅ＷB2よりも幅が広い部分がある。
【００７２】
図１３から図１６は、図９の半導体記憶装置１０１の製造方法を示す工程図である。図１３には、図１３ＡのＡ１−Ａ２断面図と、図１３ＢのＢ１−Ｂ２断面図が示されている。図１４から図１６についても同様である。
【００７３】
まず、図１３に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。次に、ＣＶＤにより、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。次に、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。
【００７４】
次に、図１３に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。
【００７５】
ここで、本実施形態では、図１３の工程におけるエッチングの際、シリコン窒化膜２２２のワード線方向の両側面を後退させる。図１３では、これら両側面がσ2で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のワード線方向の両側面を後退させる。これにより、図１３に示すように、シリコン窒化膜２２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなる。その後、図１３の工程では、シリコン酸化膜２２１がＲＩＥにより加工される。
【００７６】
次に、図１４に示すように、塗布法及びＣＭＰにより、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。次に、ＡＬＤにより、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。次に、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。次に、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。
【００７７】
次に、図１５に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。
【００７８】
次に、図１６に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図９の半導体記憶装置１０１が作製される。
【００７９】
以下、図１０〜図１２に示す第１〜第３変形例の半導体記憶装置１０１の製造方法について説明する。
【００８０】
図１０の半導体記憶装置１０１を製造する際には、図１３の工程において、シリコン窒化膜２２２の形状が逆テーパー状になるようエッチングを行い、シリコン窒化膜２２２のワード線方向の側面σ2を後退させる。これにより、図１０の半導体記憶装置１０１を製造することができる。
【００８１】
図１１の半導体記憶装置１０１を製造する際には、図１３の工程において、マスク層３０１をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、第１のトレンチＴ1の底部のシリコン窒化膜２２２を除去すると共に、シリコン窒化膜２２２のワード線方向の側面σ2を後退させる。これにより、図１１の半導体記憶装置１０１を製造することができる。図２９には、第２変形例におけるシリコン窒化膜２２２のエッチング過程が示されている。なお、第２変形例におけるシリコン窒化膜２２２のエッチングでは、リン酸によるエッチングに代えて、その他の等方性エッチングを採用しても構わない。
【００８２】
図１２の半導体記憶装置１０１を製造する際には、図１３の工程において、シリコン窒化膜２２２をＲＩＥにより加工した後、酸素ラジカルを含む雰囲気中での酸化により、シリコン窒化膜２２２のワード方向の側面σ2を酸化する。シリコン窒化膜２０２の上層及び下層は酸化膜であるため、シリコン窒化膜２２２の上面及び下面には、酸化剤が拡散する（第３変形例では、マスク層３０１をシリコン酸化膜とする）。そのため、シリコン窒化膜２２２の側面σ2が酸化される際には、シリコン窒化膜２２２の上面近傍及び下面近傍が、シリコン窒化膜２２２のその他の部分よりも、より多く酸化される。よって、上記の酸化により、図１２のような電荷蓄積膜１２２が形成される。これにより、図１２の半導体記憶装置１０１を製造することができる。なお、図１２では、上記の酸化によりシリコン窒化膜２２２の上面近傍に形成されたバーズビークが、Ｂで示されている。
【００８３】
以上のように、本実施形態では、電荷蓄積膜１２２のワード線方向の幅ＷBを、トンネル絶縁膜１２１下の基板１１１内に形成されるチャネル領域Ｃのチャネル幅ＷB0よりも狭くする。これにより、本実施形態では、電荷蓄積膜１２２の電荷保持特性を向上させることができる。
【００８４】
（第３実施形態）
図１７は、第３実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図１７には、図１７ＡのＡ１−Ａ２断面図と、図１７ＢのＢ１−Ｂ２断面図と、図１７Ｃの平面図が示されている。図１７Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。
【００８５】
図１７の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。図１７には更に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが示されている。
【００８６】
以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。
【００８７】
図１７Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図１７Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図１７Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。
【００８８】
本実施形態では、図１７Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くなっている（ＷA＜ＷA0）。第１実施形態と同様である。また、本実施形態では、図１７Ｂのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなっている（ＷB＜ＷB0）。第２実施形態と同様である。よって、本実施形態によれば、第１及び第２実施形態よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００８９】
図１７では、幅ＷA及びＷBが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、幅ＷA及びＷBは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図１８〜図２１に示す。図１８〜図２１では、電荷蓄積膜１２２のビット線方向及びワード線方向の幅に関し、上面における幅がＷA1及びＷB1で示され、下面における幅がＷA2及びＷB2で示され、上面と下面の間における幅がＷA3及びＷB3で示されている。
【００９０】
図１８は、本実施形態の第１変形例の半導体記憶装置１０１を表す。
【００９１】
本変形例では、下面の幅ＷA2及びＷB2がそれぞれ、上面の幅ＷA1及びＷB1よりも狭くなっている（ＷA2＜ＷA1（＜ＷA0）、且つ、ＷB2＜ＷB1（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図２の構造と図１０の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第１変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００９２】
図１９は、本実施形態の第２変形例の半導体記憶装置１０１を表す。
【００９３】
本変形例では、上面の幅ＷA1及びＷB1がそれぞれ、下面の幅ＷA2及びＷB2よりも狭くなっている（ＷA1＜ＷA2（＜ＷA0）、且つ、ＷB1＜ＷB2（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図３の構造と図１１の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第２変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、電荷蓄積膜１２２の形状がテーパー状になるため、電荷蓄積膜１２２の上部のゲート電極１２４の形状もテーパー状になる。これにより、本変形例では、メモリセルのワード線方向の側面における電界集中を緩和し、セルトランジスタの破壊耐圧を向上させることができる。
【００９４】
図２０は、本実施形態の第３変形例の半導体記憶装置１０１を表す。
【００９５】
本変形例では、上面の幅ＷA1及びＷB1がそれぞれ、上面と下面の間の幅ＷA3及びＷB3よりも狭くなっていると共に、下面の幅ＷA2及びＷB2がそれぞれ、上面と下面の間の幅ＷA3及びＷB3よりも狭くなっている（ＷA1，ＷA2＜ＷA3（＜ＷA0）、且つ、ＷB1，ＷB2＜ＷB3（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図４の構造と図１２の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第３変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷA3及びＷB3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。
【００９６】
図２１は、本実施形態の第４変形例の半導体記憶装置１０１を表す。
【００９７】
第４変形例の電荷蓄積膜１２２のＡ１−Ａ２断面及びＢ１−Ｂ２断面は、第３変形例と同様である。しかしながら、第３変形例の電荷蓄積膜１２２が、図２０Ｃのように、正方形又は長方形の平面構造を有するのに対し、第４変形例の電荷蓄積膜１２２は、図２１のように、円形又は楕円形の平面構造を有する。
【００９８】
第３変形例の電荷蓄積膜１２２は、電荷蓄積膜１２２のワード線方向の側面σ2（図１３参照）を酸化し、その後、電荷蓄積膜１２２のビット線方向の側面σ1（図７参照）を酸化することで形成可能である。一方、第４変形例の電荷蓄積膜１２２は、側面σ1及びσ2が共に露出した状態で、側面σ1及びσ2を同時に酸化することで形成可能である。
【００９９】
第４変形例によれば、第３変形例と同様の効果を得ることができる。加えて、第４変形例によれば、図２１の矢印γで示すような、各セルの斜め方向の近接効果を抑制し、斜めＹＵＰＩＮ効果を低減することができる。
【０１００】
図２２から図２５は、図１７の半導体記憶装置１０１の製造方法を示す工程図である。図２２には、図２２ＡのＡ１−Ａ２断面図と、図２２ＢのＢ１−Ｂ２断面図が示されている。図２３から図２５についても同様である。
【０１０１】
まず、図２２に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。次に、ＣＶＤにより、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。次に、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。
【０１０２】
次に、図２２に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。
【０１０３】
ここで、本実施形態では、図２２の工程におけるエッチングの際、シリコン窒化膜２２２のワード線方向の両側面を後退させる。図２２では、これら両側面がσ2で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のワード線方向の両側面を後退させる。これにより、図２２に示すように、シリコン窒化膜２２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなる。その後、図２２の工程では、シリコン酸化膜２２１がＲＩＥにより加工される。
【０１０４】
次に、図２３に示すように、塗布法及びＣＭＰにより、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。次に、ＡＬＤにより、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。次に、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。次に、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。
【０１０５】
次に、図２４に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。
【０１０６】
ここで、本実施形態では、図２４の工程におけるエッチングの際、シリコン窒化膜２２２のビット線方向の両側面を後退させる。図２４では、これら両側面がσ1で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のビット線方向の両側面を後退させる。これにより、図２４に示すように、シリコン窒化膜２２２のビット線方向の幅ＷAが、ポリシリコン層２２４のビット線方向の幅ＷA0よりも狭くなる。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。
【０１０７】
次に、図２５に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図１７の半導体記憶装置１０１が作製される。
【０１０８】
このように、本実施形態の電荷蓄積膜１２２は、第１実施形態の電荷蓄積膜１２２の形成方法と、第２実施形態の電荷蓄積膜１２２の形成方法とを組み合わせることで、形成可能である。これは、本実施形態の第１〜第３変形例の電荷蓄積膜１２２についても同様である。また、第４変形例の電荷蓄積膜１２２の酸化方法としては、第３変形例と同様のラジカル酸化を採用可能である。
【０１０９】
以上のように、本実施形態では、電荷蓄積膜１２２のビット線方向の幅ＷAを、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くし、且つ、電荷蓄積膜１２２のワード線方向の幅ＷBを、トンネル絶縁膜１２１下の基板１１１内に形成されるチャネル領域Ｃのチャネル幅ＷB0よりも狭くする。これにより、本実施形態では、第１及び第２実施形態よりもさらに、電荷蓄積膜１２２の電荷保持特性を向上させることができる。
【０１１０】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【図面の簡単な説明】
【０１１１】
【図１】第１実施形態の半導体記憶装置の側方断面図及び平面図である。
【図２】第１実施形態の第１変形例の半導体記憶装置を表す。
【図３】第１実施形態の第２変形例の半導体記憶装置を表す。
【図４】第１実施形態の第３変形例の半導体記憶装置を表す。
【図５】図１の半導体記憶装置の製造方法を示す工程図（１／４）である。
【図６】図１の半導体記憶装置の製造方法を示す工程図（２／４）である。
【図７】図１の半導体記憶装置の製造方法を示す工程図（３／４）である。
【図８】図１の半導体記憶装置の製造方法を示す工程図（４／４）である。
【図９】第２実施形態の半導体記憶装置の側方断面図及び平面図である。
【図１０】第２実施形態の第１変形例の半導体記憶装置を表す。
【図１１】第２実施形態の第２変形例の半導体記憶装置を表す。
【図１２】第２実施形態の第３変形例の半導体記憶装置を表す。
【図１３】図９の半導体記憶装置の製造方法を示す工程図（１／４）である。
【図１４】図９の半導体記憶装置の製造方法を示す工程図（２／４）である。
【図１５】図９の半導体記憶装置の製造方法を示す工程図（３／４）である。
【図１６】図９の半導体記憶装置の製造方法を示す工程図（４／４）である。
【図１７】第３実施形態の半導体記憶装置の側方断面図及び平面図である。
【図１８】第３実施形態の第１変形例の半導体記憶装置を表す。
【図１９】第３実施形態の第２変形例の半導体記憶装置を表す。
【図２０】第３実施形態の第３変形例の半導体記憶装置を表す。
【図２１】第３実施形態の第４変形例の半導体記憶装置を表す。
【図２２】図１７の半導体記憶装置の製造方法を示す工程図（１／４）である。
【図２３】図１７の半導体記憶装置の製造方法を示す工程図（２／４）である。
【図２４】図１７の半導体記憶装置の製造方法を示す工程図（３／４）である。
【図２５】図１７の半導体記憶装置の製造方法を示す工程図（４／４）である。
【図２６】比較例の半導体記憶装置の側方断面図及び平面図である。
【図２７】電荷蓄積膜における電荷の拡散について説明するための側方断面図である。
【図２８】図３の電荷蓄積膜の加工方法を説明するための側方断面図である。
【図２９】図１１の電荷蓄積膜の加工方法を説明するための側方断面図である。
【符号の説明】
【０１１２】
１０１ 半導体記憶装置
１１１ 基板
１２１ トンネル絶縁膜
１２２ 電荷蓄積膜
１２３ 電荷ブロック膜
１２４ ゲート電極
１３１ 素子分離絶縁膜
１３２ セル間絶縁膜
２２１ シリコン酸化膜
２２２ シリコン窒化膜
２２３ シリコン酸化膜
２２４ ポリシリコン層
２３１ シリコン酸化膜
２３２ シリコン酸化膜
３０１ マスク層
３０２ マスク層
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、例えば、ＭＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）構造を有する不揮発性メモリ及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、電荷トラップ型の不揮発性メモリが知られている。電荷トラップ型の不揮発性メモリは、絶縁膜中に電荷をトラップさせることで、データを記憶する。電荷トラップ型の不揮発性メモリの例としては、ＭＯＮＯＳ構造を有する不揮発性メモリ（以下「ＭＯＮＯＳメモリ」と呼ぶ）が挙げられる。特許文献１には、ＭＯＮＯＳメモリの例が記載されている。
【０００３】
ＭＯＮＯＳメモリのセルトランジスタは一般に、基板、トンネル絶縁膜（第１のゲート絶縁膜）、電荷蓄積膜、電荷ブロック膜（第２のゲート絶縁膜）、ゲート電極等により構成される。ＭＯＮＯＳメモリは、書き込み時には、基板から電荷蓄積膜に電子を注入することで、セルトランジスタの閾値電圧を高レベルに設定し、データを書き込む。一方、消去時には、基板から電荷蓄積膜に正孔を注入する、又は、電荷蓄積膜内の電子を基板に引き戻すことで、セルトランジスタの閾値電圧を低レベルに戻し、データを消去する。
【０００４】
ＭＯＮＯＳメモリのメモリセルを形成する際、電荷蓄積膜は、セル間の絶縁を取るために、ゲート電極と共にＲＩＥ（Reactive Ion Etching）によりエッチングされる。これにより、メモリセルをセルフアラインで形成することができる。
【０００５】
しかしながら、電荷蓄積膜には、チャネル長方向（ビット線方向）の端部にかかる電界が弱く、チャネル幅方向（ワード線方向）の端部にかかる電界が強いという問題がある。これらの端部は、メモリセルの電荷保持特性に悪影響を与える。
【特許文献１】特開２００７−２５１１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させることを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は例えば、ビット線とワード線とを有する半導体記憶装置であって、ビット線方向に伸びる第１のトレンチが複数形成された基板と、前記第１のトレンチ間において前記基板上に形成された第１のゲート絶縁膜と、前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成され、且つ、ワード線方向に伸びる第２のトレンチ間に位置する電荷蓄積膜と、前記第２のトレンチ間において前記電荷蓄積膜上に形成された第２のゲート絶縁膜と、前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されたゲート電極とを備え、前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている、ことを特徴とする半導体記憶装置である。
【０００８】
本発明の別の態様は例えば、ビット線とワード線とを有する半導体記憶装置の製造方法であって、基板上に、第１のゲート絶縁膜と電荷蓄積膜とを順に形成し、前記電荷蓄積膜と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる第１のトレンチを複数形成し、前記電荷蓄積膜上に、第２のゲート絶縁膜とゲート電極層とを順に形成し、前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積膜とを加工して、ワード線方向に伸びる第２のトレンチを複数形成すると共に、前記ゲート電極層からゲート電極を形成し、前記電荷蓄積膜のビット線方向の側面又はワード線方向の側面を後退させる、あるいは酸化することで、前記電荷蓄積膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも狭くする、又は、前記電荷蓄積膜のワード線方向の幅を、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くする、ことを特徴とする半導体記憶装置の製造方法である。
【発明の効果】
【０００９】
本発明によれば、電荷蓄積膜を備える半導体記憶装置に関し、電荷蓄積膜の電荷保持特性を向上させることが可能になる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図１には、図１ＡのＡ１−Ａ２断面図と、図１ＢのＢ１−Ｂ２断面図と、図１Ｃの平面図が示されている。図１Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。これらの側方断面図及び平面図には、半導体記憶装置１０１を構成するセルトランジスタの構造が示されている。
【００１２】
図１の半導体記憶装置１０１は、ＭＯＮＯＳ構造を有する不揮発性メモリであり、複数本のビット線と複数本のワード線とを有する。図１Ａ及びＣに示す矢印αは、ビット線に平行な方向（ビット線方向）を表し、図１Ｂ及びＣに示す矢印βは、ワード線に平行な方向（ワード線方向）を表す。ビット線方向は、セルトランジスタのチャネル長方向に相当し、ワード線方向は、セルトランジスタのチャネル幅方向に相当する。
【００１３】
図１の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。トンネル絶縁膜１２１は、本発明の第１のゲート絶縁膜の例である。電荷ブロック膜１２３は、本発明の第２のゲート絶縁膜の例である。
【００１４】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。基板１１１には、ビット線方向に伸びる第１のトレンチＴ1が複数形成されている。図１Ｂでは、基板１１１における第１のトレンチＴ1間の部分が、Ｘで示されている。
【００１５】
トンネル絶縁膜１２１は、図１Ｂに示すように、第１のトレンチＴ1間において、基板１１１上に形成されている。トンネル絶縁膜１２１はここでは、シリコンと酸素と窒素を主成分とするシリコン酸窒化膜である。トンネル絶縁膜１２１は、シリコンと酸素を主成分とするシリコン酸化膜でもよい。
【００１６】
電荷蓄積膜１２２は、図１Ｂに示すように、第１のトレンチＴ1間において、トンネル絶縁膜１２１上に形成されている。電荷蓄積膜１２２は、電荷を蓄積する機能を有する絶縁膜である。電荷蓄積膜１２２はここでは、シリコンと窒素を主成分とするシリコン窒化膜である。また、基板１１１上には、図１Ａに示すように、ワード線方向に伸びる第２のトレンチＴ2が複数形成されている。電荷蓄積膜１２２は、図１Ａに示すように、第２のトレンチＴ2間に位置している。
【００１７】
電荷ブロック膜１２３は、図１Ａに示すように、第２のトレンチＴ2間において、電荷蓄積膜１２２上に形成されている。電荷ブロック膜１２３は、電荷をブロックする機能を有する絶縁膜である。電荷ブロック膜１２３はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。電荷ブロック膜１２３は、ｈｉｇｈ−ｋ絶縁膜、例えば、アルミニウムと酸素を主成分とするアルミナ膜でもよい。
【００１８】
ゲート電極１２４は、図１Ａに示すように、第２のトレンチＴ2間において、電荷ブロック膜１２３上に形成されている。ゲート電極１２４は一般に、コントロールゲートとも呼ばれる。ゲート電極１２４はここでは、不純物がドープされたポリシリコン層である。ゲート電極１２４は、メタル層、例えば、タンタルと窒素を主成分とする窒化タンタル層でもよい。
【００１９】
素子分離絶縁膜１３１は、図１Ｂに示すように、素子分離溝である第１のトレンチＴ1に埋め込まれている。図１の半導体記憶装置１０１では、基板１１１の表面の部分Ｘと、トンネル絶縁膜１２１と、電荷蓄積膜１２２が、素子分離絶縁膜１３１に埋め込まれている。電荷蓄積膜１２２は、ここではその一部が素子分離絶縁膜１３１に埋め込まれているが、その全部が素子分離絶縁膜１３１に埋め込まれていてもよい。素子分離絶縁膜１３１はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。
【００２０】
セル間絶縁膜１３２は、図１Ａに示すように、ゲート電極１２４上に形成されていると共に、第２のトレンチＴ2に埋め込まれている。図１の半導体記憶装置１０１では、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４が、セル間絶縁膜１３２に埋め込まれている。セル間絶縁膜１３２はここでは、シリコンと酸素を主成分とするシリコン酸化膜である。
【００２１】
上述のように、図１Ｂでは、基板１１１における第１のトレンチＴ1間の部分が、Ｘで示されている。図１の半導体記憶装置１０１では、この部分に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが形成される。チャネル領域Ｃは、図１Ａ及びＢのように、トンネル絶縁膜１２１の下部に形成される。ソース領域Ｓ及びドレイン領域Ｄは、図１Ａのように、ゲート電極１２４を挟む位置に形成される。
【００２２】
以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。
【００２３】
図１Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図１Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図１Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。本実施形態では、図１Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くなっている（ＷA＜ＷA0）。
【００２４】
ここで、本実施形態と比較例とを比較してみる。比較例の半導体記憶装置１０１の側方断面図及び平面図を、図２６に示す。
【００２５】
比較例では、図２６Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0と等しくなっている（ＷA＝ＷA0）。よって、比較例の電荷蓄積膜１２２には、ビット線方向の端部Ｅ1にかかる電界が、ビット線方向の中央部Ｍ1よりも弱いという問題がある。その結果、比較例では、電荷蓄積膜１２２への電荷蓄積後に、電荷蓄積膜１２２内の電荷密度の不均一性に起因して、電荷蓄積膜１２２内で電荷の移動が生じる。これにより、比較例では、セルトランジスタの閾値電圧Ｖthが変化してしまい、メモリセルの電荷保持特性が悪くなってしまう。
【００２６】
一方、本実施形態では、図１Ａのように、幅ＷAが幅ＷA0よりも狭くなっている。その結果、本実施形態では、比較例の端部Ｅ1に相当する領域が、電荷蓄積膜１２２から除かれている。これにより、本実施形態では、電荷蓄積膜１２２における電荷蓄積後の電荷密度の不均一性が緩和され、電荷蓄積膜１２２内での電荷の移動が抑制される。よって、本実施形態によれば、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００２７】
特に、本発明者らの検討の結果、比較例におけるメモリセルの電荷保持特性は、メモリセル寸法が１００ｎｍ以下になると著しく低下することが判明した。これに対し、本実施形態によれば、メモリ寸法が１００ｎｍ以下であっても、メモリセルの電荷保持特性を向上できることが判明した。よって、本実施形態のようなメモリセル構造は、メモリセル寸法が１００ｎｍ以下の場合に特に効果的である。
【００２８】
図１では、電荷蓄積膜１２２のビット線方向の幅ＷAが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、電荷蓄積膜１２２の幅ＷAは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図２〜図４に示す。図２〜図４では、電荷蓄積膜１２２のビット線方向の幅に関し、上面における幅がＷA1で示され、下面における幅がＷA2で示され、上面と下面の間における幅がＷA3で示されている。
【００２９】
図２は、本実施形態の第１変形例の半導体記憶装置１０１を表す。
【００３０】
本変形例では、電荷蓄積膜１２２の下面の幅ＷA2が、電荷蓄積膜１２２の上面の幅ＷA1よりも狭くなっている（ＷA2＜ＷA1（＜ＷA0））。その結果、本変形例では、電荷蓄積膜１２２の上面に蓄積された電荷が電荷蓄積膜１２２の下面に拡散する際に、下面の幅ＷA2が狭いために、電荷蓄積膜１２２内でのビット線方向への電荷の移動が抑制される（図２７Ａを参照）。図２７Ａは、図２Ａに示す電荷蓄積膜１２２の拡大図である。図２７Ａでは、電荷Ｑが上面から下面に拡散する際に、ビット線方向への電荷Ｑの移動が制限される様子が、矢印ａで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００３１】
図３は、本実施形態の第２変形例の半導体記憶装置１０１を表す。
【００３２】
本変形例では、電荷蓄積膜１２２の上面の幅ＷA1が、電荷蓄積膜１２２の下面の幅ＷA2よりも狭くなっている（ＷA1＜ＷA2（＜ＷA0））。その結果、本変形例では、上面の幅ＷA1が狭くなるため、電荷蓄積膜１２２の上面に蓄積された電荷が、電荷蓄積膜１２２の上面において、ビット線方向に移動することが抑制される（図２７Ｂを参照）。図２７Ｂは、図３Ａに示す電荷蓄積膜１２２の拡大図である。図２７Ｂでは、電荷蓄積膜１２２の上面において、ビット線方向への電荷Ｑの移動が制限される様子が、矢印ｂで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００３３】
図４は、本実施形態の第３変形例の半導体記憶装置１０１を表す。
【００３４】
本変形例では、電荷蓄積膜１２２の上面の幅ＷA1及び下面の幅ＷA2が、上面と下面の間の幅ＷA3よりも狭くなっている（ＷA1，ＷA2＜ＷA3（＜ＷA0））。その結果、本変形例では、上面の幅ＷA1及び下面の幅ＷA2が狭くなるため、第１及び第２変形例と同様の効果が得られる。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷA3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。
【００３５】
なお、第３変形例において、上面の幅ＷA1と下面の幅ＷA2は、互いに等しくなっていてもよいし、互いに異なっていてもよい。また、第３変形例において、上面の幅ＷA1及び下面の幅ＷA2は、上面と下面の間の任意の地点の幅に比べて狭くなっていてもよいし、上面と下面の間の所定の地点の幅に比べて狭くなっていてもよい。
【００３６】
以上のように、図２〜図４では、電荷蓄積膜１２２のビット線方向の幅が、電荷蓄積膜１２２の上面から下面まで一定になっていない。図２及び図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、下面よりも幅が広い部分がある。即ち、幅ＷA2よりも幅が広い部分がある。一方、図３及び図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、上面よりも幅が広い部分がある。即ち、幅ＷA1よりも幅が広い部分がある。また、図４に示す電荷蓄積膜１２２のビット線方向の幅には、上面から下面の間に、上面よりも幅が広く、且つ、下面よりも幅が広い部分がある。即ち、幅ＷA1よりも幅が広く、且つ、幅ＷA2よりも幅が広い部分がある。
【００３７】
図５から図８は、図１の半導体記憶装置１０１の製造方法を示す工程図である。図５には、図５ＡのＡ１−Ａ２断面図と、図５ＢのＢ１−Ｂ２断面図が示されている。図６から図８についても同様である。
【００３８】
まず、図５に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。シリコン酸化膜２２１は、シリコン基板１１１を、７００℃の酸素雰囲気に晒すことで形成される。シリコン酸化膜２２１の膜厚はここでは、４ｎｍとする。
【００３９】
次に、図５に示すように、ＣＶＤ（Chemical Vapor Deposition）により、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。シリコン窒化膜２２２の膜厚はここでは、５ｎｍとする。
【００４０】
次に、図５に示すように、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。
【００４１】
次に、図５に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。図５の工程により、シリコン窒化膜２２２、シリコン酸化膜２２１、及びシリコン基板１１１の表面の部分Ｘは、ビット線方向に伸びる帯状の形状に加工される。
【００４２】
次に、図６に示すように、塗布法及びＣＭＰ（Chemical Mechanical Polishing）により、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。
【００４３】
次に、図６に示すように、ＡＬＤ（Atomic Layer Deposition）により、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。シリコン酸化膜２２３の膜厚はここでは、６ｎｍとする。
【００４４】
次に、図６に示すように、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。ポリシリコン層２２４の膜厚はここでは、２００ｎｍとする。ポリシリコン層２２４は、本発明のゲート電極層の例である。
【００４５】
次に、図６に示すように、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。
【００４６】
次に、図７に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。図７の工程により、ポリシリコン層２２４及びシリコン酸化膜２２３は、ワード線方向に伸びる帯状の形状に加工され、シリコン窒化膜２２２は、長方形の島状の形状に加工される。各ゲート電極１２４のビット線方向の幅と、ゲート電極１２４間の距離は、ここでは約２０ｎｍとする。
【００４７】
ここで、本実施形態では、図７の工程におけるエッチングの際、シリコン窒化膜２２２のビット線方向の両側面を後退させる。図７では、これら両側面がσ1で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のビット線方向の両側面を後退させる。これにより、図７に示すように、シリコン窒化膜２２２のビット線方向の幅ＷAが、ポリシリコン層２２４のビット線方向の幅ＷA0よりも狭くなる。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。
【００４８】
次に、図８に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図１の半導体記憶装置１０１が作製される。
【００４９】
以下、図２〜図４に示す第１〜第３変形例の半導体記憶装置１０１の製造方法について説明する。
【００５０】
図２の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン窒化膜２２２の形状が逆テーパー状になるようエッチングを行い、シリコン窒化膜２２２のビット線方向の側面σ1を後退させる。これにより、図２の半導体記憶装置１０１を製造することができる。
【００５１】
図３の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン酸化膜２２３をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、第２のトレンチＴ2の底部のシリコン窒化膜２２２を除去すると共に、シリコン窒化膜２２２のビット線方向の側面σ1を後退させる。これにより、図３の半導体記憶装置１０１を製造することができる。図２８には、第２変形例におけるシリコン窒化膜２２２のエッチング過程が示されている。なお、第２変形例におけるシリコン窒化膜２２２のエッチングでは、リン酸によるエッチングに代えて、その他の等方性エッチングを採用しても構わない。
【００５２】
図４の半導体記憶装置１０１を製造する際には、図７の工程において、シリコン窒化膜２２２をＲＩＥにより加工した後、酸素ラジカルを含む雰囲気中での酸化により、シリコン窒化膜２２２のビット方向の側面σ1を酸化する。シリコン窒化膜２０２の上層及び下層は酸化膜であるため、シリコン窒化膜２２２の上面及び下面には、酸化剤が拡散する。そのため、シリコン窒化膜２２２の側面σ1が酸化される際には、シリコン窒化膜２２２の上面近傍及び下面近傍が、シリコン窒化膜２２２のその他の部分よりも、より多く酸化される。よって、上記の酸化により、図４のような電荷蓄積膜１２２が形成される。これにより、図４の半導体記憶装置１０１を製造することができる。
【００５３】
以上のように、本実施形態では、電荷蓄積膜１２２のビット線方向の幅ＷAを、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くする。これにより、本実施形態では、電荷蓄積膜１２２の電荷保持特性を向上させることができる。
【００５４】
以下、第２及び第３実施形態の半導体記憶装置１０１について説明する。第２及び第３実施形態は、第１実施形態の変形例であり、第２及び第３実施形態については、第１実施形態との相違点を中心に説明する。
【００５５】
（第２実施形態）
図９は、第２実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図９には、図９ＡのＡ１−Ａ２断面図と、図９ＢのＢ１−Ｂ２断面図と、図９Ｃの平面図が示されている。図９Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。
【００５６】
図９の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。図９には更に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが示されている。
【００５７】
以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。
【００５８】
図９Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図９Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図９Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。本実施形態では、図９Ｂのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなっている（ＷB＜ＷB0）。
【００５９】
ここで、本実施形態と比較例とを比較してみる。比較例の半導体記憶装置１０１の側方断面図及び平面図を、図２６に示す。
【００６０】
比較例では、図２６Ａのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0と等しくなっている（ＷB＝ＷB0）。よって、比較例の電荷蓄積膜１２２には、ワード線方向の端部Ｅ2にかかる電界が、電荷蓄積膜１２２の中央部Ｍ2よりも強いという問題がある。その結果、比較例では、電荷蓄積膜１２２への電荷蓄積後に、電荷蓄積膜１２２内の電荷密度の不均一性に起因して、電荷蓄積膜１２２内で電荷の移動が生じる。これにより、比較例では、セルトランジスタの閾値電圧Ｖthが変化してしまい、メモリセルの電荷保持特性が悪くなってしまう。
【００６１】
一方、本実施形態では、図９Ａのように、幅ＷBが幅ＷB0よりも狭くなっている。その結果、本実施形態では、比較例の端部Ｅ2に相当する領域が、電荷蓄積膜１２２から除かれている。これにより、本実施形態では、電荷蓄積膜１２２における電荷蓄積後の電荷密度の不均一性が緩和され、電荷蓄積膜１２２内での電荷の移動が抑制される。よって、本実施形態によれば、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００６２】
特に、本発明者らの検討の結果、比較例におけるメモリセルの電荷保持特性は、メモリセル寸法が１００ｎｍ以下になると著しく低下することが判明した。これに対し、本実施形態によれば、メモリ寸法が１００ｎｍ以下であっても、メモリセルの電荷保持特性を向上できることが判明した。よって、本実施形態のようなメモリセル構造は、メモリセル寸法が１００ｎｍ以下の場合に特に効果的である。
【００６３】
図９では、電荷蓄積膜１２２のワード線方向の幅ＷBが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、電荷蓄積膜１２２の幅ＷBは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図１０〜図１２に示す。図１０〜図１２では、電荷蓄積膜１２２のワード線方向の幅に関し、上面における幅がＷB1で示され、下面における幅がＷB2で示され、上面と下面の間における幅がＷB3で示されている。
【００６４】
図１０は、本実施形態の第１変形例の半導体記憶装置１０１を表す。
【００６５】
本変形例では、電荷蓄積膜１２２の下面の幅ＷB2が、電荷蓄積膜１２２の上面の幅ＷB1よりも狭くなっている（ＷB2＜ＷB1（＜ＷB0））。その結果、本変形例では、電荷蓄積膜１２２の上面に蓄積された電荷が電荷蓄積膜１２２の下面に拡散する際に、下面の幅ＷB2が狭いために、電荷蓄積膜１２２内でのワード線方向への電荷の移動が抑制される（図２７Ｃを参照）。図２７Ｃは、図１０Ｂに示す電荷蓄積膜１２２の拡大図である。図２７Ｃでは、電荷Ｑが上面から下面に拡散する際に、ワード線方向への電荷Ｑの移動が制限される様子が、矢印ｃで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００６６】
図１１は、本実施形態の第２変形例の半導体記憶装置１０１を表す。
【００６７】
本変形例では、電荷蓄積膜１２２の上面の幅ＷB1が、電荷蓄積膜１２２の下面の幅ＷB2よりも狭くなっている（ＷB1＜ＷB2（＜ＷB0））。その結果、本変形例では、上面の幅ＷB1が狭くなるため、電荷蓄積膜１２２の上面に蓄積された電荷が、電荷蓄積膜１２２の上面において、ワード線方向に移動することが抑制される（図２７Ｄを参照）。図２７Ｄは、図１１Ｂに示す電荷蓄積膜１２２の拡大図である。図２７Ｄでは、電荷蓄積膜１２２の上面において、ワード線方向への電荷Ｑの移動が制限される様子が、矢印ｄで示されている。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、電荷蓄積膜１２２の形状がテーパー状になるため、電荷蓄積膜１２２の上部のゲート電極１２４の形状もテーパー状になる。これにより、本変形例では、メモリセルのワード線方向の側面における電界集中を緩和し、セルトランジスタの破壊耐圧を向上させることができる。
【００６８】
図１２は、本実施形態の第３変形例の半導体記憶装置１０１を表す。
【００６９】
本変形例では、電荷蓄積膜１２２の上面の幅ＷB1及び下面の幅ＷB2が、上面と下面の間の幅ＷB3よりも狭くなっている（ＷB1，ＷB2＜ＷB3（＜ＷB0））。その結果、本変形例では、上面の幅ＷB1及び下面の幅ＷB2が狭くなるため、第１及び第２変形例と同様の効果が得られる。これにより、本変形例では、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷB3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。
【００７０】
なお、第３変形例において、上面の幅ＷB1と下面の幅ＷB2は、互いに等しくなっていてもよいし、互いに異なっていてもよい。また、第３変形例において、上面の幅ＷB1及び下面の幅ＷB2は、上面と下面の間の任意の地点の幅に比べて狭くなっていてもよいし、上面と下面の間の所定の地点の幅に比べて狭くなっていてもよい。
【００７１】
以上のように、図１０〜図１２では、電荷蓄積膜１２２のワード線方向の幅が、電荷蓄積膜１２２の上面から下面まで一定になっていない。図１０及び図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、下面よりも幅が広い部分がある。即ち、幅ＷB2よりも幅が広い部分がある。一方、図１１及び図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、上面よりも幅が広い部分がある。即ち、幅ＷB1よりも幅が広い部分がある。また、図１２に示す電荷蓄積膜１２２のワード線方向の幅には、上面から下面の間に、上面よりも幅が広く、且つ、下面よりも幅が広い部分がある。即ち、幅ＷB1よりも幅が広く、且つ、幅ＷB2よりも幅が広い部分がある。
【００７２】
図１３から図１６は、図９の半導体記憶装置１０１の製造方法を示す工程図である。図１３には、図１３ＡのＡ１−Ａ２断面図と、図１３ＢのＢ１−Ｂ２断面図が示されている。図１４から図１６についても同様である。
【００７３】
まず、図１３に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。次に、ＣＶＤにより、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。次に、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。
【００７４】
次に、図１３に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。
【００７５】
ここで、本実施形態では、図１３の工程におけるエッチングの際、シリコン窒化膜２２２のワード線方向の両側面を後退させる。図１３では、これら両側面がσ2で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のワード線方向の両側面を後退させる。これにより、図１３に示すように、シリコン窒化膜２２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなる。その後、図１３の工程では、シリコン酸化膜２２１がＲＩＥにより加工される。
【００７６】
次に、図１４に示すように、塗布法及びＣＭＰにより、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。次に、ＡＬＤにより、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。次に、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。次に、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。
【００７７】
次に、図１５に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。
【００７８】
次に、図１６に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図９の半導体記憶装置１０１が作製される。
【００７９】
以下、図１０〜図１２に示す第１〜第３変形例の半導体記憶装置１０１の製造方法について説明する。
【００８０】
図１０の半導体記憶装置１０１を製造する際には、図１３の工程において、シリコン窒化膜２２２の形状が逆テーパー状になるようエッチングを行い、シリコン窒化膜２２２のワード線方向の側面σ2を後退させる。これにより、図１０の半導体記憶装置１０１を製造することができる。
【００８１】
図１１の半導体記憶装置１０１を製造する際には、図１３の工程において、マスク層３０１をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、第１のトレンチＴ1の底部のシリコン窒化膜２２２を除去すると共に、シリコン窒化膜２２２のワード線方向の側面σ2を後退させる。これにより、図１１の半導体記憶装置１０１を製造することができる。図２９には、第２変形例におけるシリコン窒化膜２２２のエッチング過程が示されている。なお、第２変形例におけるシリコン窒化膜２２２のエッチングでは、リン酸によるエッチングに代えて、その他の等方性エッチングを採用しても構わない。
【００８２】
図１２の半導体記憶装置１０１を製造する際には、図１３の工程において、シリコン窒化膜２２２をＲＩＥにより加工した後、酸素ラジカルを含む雰囲気中での酸化により、シリコン窒化膜２２２のワード方向の側面σ2を酸化する。シリコン窒化膜２０２の上層及び下層は酸化膜であるため、シリコン窒化膜２２２の上面及び下面には、酸化剤が拡散する（第３変形例では、マスク層３０１をシリコン酸化膜とする）。そのため、シリコン窒化膜２２２の側面σ2が酸化される際には、シリコン窒化膜２２２の上面近傍及び下面近傍が、シリコン窒化膜２２２のその他の部分よりも、より多く酸化される。よって、上記の酸化により、図１２のような電荷蓄積膜１２２が形成される。これにより、図１２の半導体記憶装置１０１を製造することができる。なお、図１２では、上記の酸化によりシリコン窒化膜２２２の上面近傍に形成されたバーズビークが、Ｂで示されている。
【００８３】
以上のように、本実施形態では、電荷蓄積膜１２２のワード線方向の幅ＷBを、トンネル絶縁膜１２１下の基板１１１内に形成されるチャネル領域Ｃのチャネル幅ＷB0よりも狭くする。これにより、本実施形態では、電荷蓄積膜１２２の電荷保持特性を向上させることができる。
【００８４】
（第３実施形態）
図１７は、第３実施形態の半導体記憶装置１０１の側方断面図及び平面図である。図１７には、図１７ＡのＡ１−Ａ２断面図と、図１７ＢのＢ１−Ｂ２断面図と、図１７Ｃの平面図が示されている。図１７Ｃには、Ａ１−Ａ２断面とＢ１−Ｂ２断面の位置が示されている。
【００８５】
図１７の半導体記憶装置１０１は、基板１１１と、トンネル絶縁膜１２１と、電荷蓄積膜１２２と、電荷ブロック膜１２３と、ゲート電極１２４と、素子分離絶縁膜１３１と、セル間絶縁膜１３２とを備える。図１７には更に、チャネル領域Ｃ、ソース領域Ｓ、及びドレイン領域Ｄが示されている。
【００８６】
以下、本実施形態における電荷蓄積膜１２２の詳細について説明する。
【００８７】
図１７Ａでは、電荷蓄積膜１２２のビット線方向の幅がＷAで示され、ゲート電極１２４のビット線方向の幅がＷA0で示されている。また、図１７Ｂでは、電荷蓄積膜１２２のワード線方向の幅がＷBで示され、チャネル領域Ｃのチャネル幅がＷB0で示されている。また、図１７Ｃには、電荷蓄積膜１２２の平面図と共に、幅ＷA，ＷA0，ＷB，ＷB0の関係が示されている。
【００８８】
本実施形態では、図１７Ａのように、電荷蓄積膜１２２のビット線方向の幅ＷAが、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くなっている（ＷA＜ＷA0）。第１実施形態と同様である。また、本実施形態では、図１７Ｂのように、電荷蓄積膜１２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなっている（ＷB＜ＷB0）。第２実施形態と同様である。よって、本実施形態によれば、第１及び第２実施形態よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００８９】
図１７では、幅ＷA及びＷBが、電荷蓄積膜１２２の上面から電荷蓄積膜１２２の下面まで、ほぼ一定になっている。しかしながら、幅ＷA及びＷBは、上面から下面まで一定になっていなくても構わない。このような電荷蓄積膜１２２の例を、図１８〜図２１に示す。図１８〜図２１では、電荷蓄積膜１２２のビット線方向及びワード線方向の幅に関し、上面における幅がＷA1及びＷB1で示され、下面における幅がＷA2及びＷB2で示され、上面と下面の間における幅がＷA3及びＷB3で示されている。
【００９０】
図１８は、本実施形態の第１変形例の半導体記憶装置１０１を表す。
【００９１】
本変形例では、下面の幅ＷA2及びＷB2がそれぞれ、上面の幅ＷA1及びＷB1よりも狭くなっている（ＷA2＜ＷA1（＜ＷA0）、且つ、ＷB2＜ＷB1（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図２の構造と図１０の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第１変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。
【００９２】
図１９は、本実施形態の第２変形例の半導体記憶装置１０１を表す。
【００９３】
本変形例では、上面の幅ＷA1及びＷB1がそれぞれ、下面の幅ＷA2及びＷB2よりも狭くなっている（ＷA1＜ＷA2（＜ＷA0）、且つ、ＷB1＜ＷB2（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図３の構造と図１１の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第２変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、電荷蓄積膜１２２の形状がテーパー状になるため、電荷蓄積膜１２２の上部のゲート電極１２４の形状もテーパー状になる。これにより、本変形例では、メモリセルのワード線方向の側面における電界集中を緩和し、セルトランジスタの破壊耐圧を向上させることができる。
【００９４】
図２０は、本実施形態の第３変形例の半導体記憶装置１０１を表す。
【００９５】
本変形例では、上面の幅ＷA1及びＷB1がそれぞれ、上面と下面の間の幅ＷA3及びＷB3よりも狭くなっていると共に、下面の幅ＷA2及びＷB2がそれぞれ、上面と下面の間の幅ＷA3及びＷB3よりも狭くなっている（ＷA1，ＷA2＜ＷA3（＜ＷA0）、且つ、ＷB1，ＷB2＜ＷB3（＜ＷB0））。このように、本変形例の電荷蓄積膜１２２は、図４の構造と図１２の構造とを組み合わせたような構造を有する。よって、本変形例によれば、第１及び第２実施形態の第３変形例よりもさらに、セルトランジスタの閾値電圧Ｖthの変化を小さくし、メモリセルの電荷保持特性を向上させることができる。加えて、本変形例では、上面と下面の間の幅ＷA3及びＷB3が広くなるため、電荷蓄積膜１２２の実効的な面積が広くなり、電荷蓄積膜１２２に蓄積可能な電荷量が増加する。よって、本変形例によれば、セルトランジスタの閾値電圧Ｖthのウィンドウを大きくすることができる。
【００９６】
図２１は、本実施形態の第４変形例の半導体記憶装置１０１を表す。
【００９７】
第４変形例の電荷蓄積膜１２２のＡ１−Ａ２断面及びＢ１−Ｂ２断面は、第３変形例と同様である。しかしながら、第３変形例の電荷蓄積膜１２２が、図２０Ｃのように、正方形又は長方形の平面構造を有するのに対し、第４変形例の電荷蓄積膜１２２は、図２１のように、円形又は楕円形の平面構造を有する。
【００９８】
第３変形例の電荷蓄積膜１２２は、電荷蓄積膜１２２のワード線方向の側面σ2（図１３参照）を酸化し、その後、電荷蓄積膜１２２のビット線方向の側面σ1（図７参照）を酸化することで形成可能である。一方、第４変形例の電荷蓄積膜１２２は、側面σ1及びσ2が共に露出した状態で、側面σ1及びσ2を同時に酸化することで形成可能である。
【００９９】
第４変形例によれば、第３変形例と同様の効果を得ることができる。加えて、第４変形例によれば、図２１の矢印γで示すような、各セルの斜め方向の近接効果を抑制し、斜めＹＵＰＩＮ効果を低減することができる。
【０１００】
図２２から図２５は、図１７の半導体記憶装置１０１の製造方法を示す工程図である。図２２には、図２２ＡのＡ１−Ａ２断面図と、図２２ＢのＢ１−Ｂ２断面図が示されている。図２３から図２５についても同様である。
【０１０１】
まず、図２２に示すように、所望の不純物をドーピングしたシリコン基板１１１上に、トンネル絶縁膜１２１となるシリコン酸化膜２２１を形成する。次に、ＣＶＤにより、シリコン酸化膜２２１上に、電荷蓄積膜１２２となるシリコン窒化膜２２２を堆積する。次に、ＣＶＤにより、シリコン窒化膜２２２上に、マスク層３０１を堆積する。
【０１０２】
次に、図２２に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０１、シリコン窒化膜２２２、シリコン酸化膜２２１を順次エッチング加工する。更に、シリコン基板１１１を、深さ１００ｎｍ程度までエッチングする。これにより、素子分離溝である第１のトレンチＴ1が形成されると共に、シリコン基板１１１における第１のトレンチＴ1間の部分Ｘが形成される。
【０１０３】
ここで、本実施形態では、図２２の工程におけるエッチングの際、シリコン窒化膜２２２のワード線方向の両側面を後退させる。図２２では、これら両側面がσ2で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のワード線方向の両側面を後退させる。これにより、図２２に示すように、シリコン窒化膜２２２のワード線方向の幅ＷBが、チャネル幅ＷB0よりも狭くなる。その後、図２２の工程では、シリコン酸化膜２２１がＲＩＥにより加工される。
【０１０４】
次に、図２３に示すように、塗布法及びＣＭＰにより、第１のトレンチＴ1に、素子分離絶縁膜１３１となるシリコン酸化膜２３１を埋め込む。次に、マスク層３０１を除去する。次に、ＡＬＤにより、シリコン窒化膜２２２上に、電荷ブロック膜１２３となるシリコン酸化膜２２３を堆積する。次に、ＣＶＤにより、シリコン酸化膜２２３上に、ゲート電極１２４となる、不純物をドーピングしたポリシリコン層２２４を堆積する。次に、ＣＶＤにより、ポリシリコン層２２４上に、マスク層３０２を堆積する。
【０１０５】
次に、図２４に示すように、レジストマスク（図示せず）を用いたＲＩＥにより、マスク層３０２、ポリシリコン層２２４、シリコン酸化膜２２３、シリコン窒化膜２２２を順次エッチング加工する。これにより、第２のトレンチＴ2が形成されると共に、ポリシリコン層２２４からゲート電極１２４が形成される。
【０１０６】
ここで、本実施形態では、図２４の工程におけるエッチングの際、シリコン窒化膜２２２のビット線方向の両側面を後退させる。図２４では、これら両側面がσ1で示されている。本製造方法では、シリコン窒化膜２２２をＲＩＥにより加工した後、１３０℃の高温に熱したリン酸により、シリコン窒化膜２２２のビット線方向の両側面を後退させる。これにより、図２４に示すように、シリコン窒化膜２２２のビット線方向の幅ＷAが、ポリシリコン層２２４のビット線方向の幅ＷA0よりも狭くなる。次に、イオン注入及び熱アニールにより、ソース拡散層Ｓ及びドレイン拡散層Ｄを形成する。
【０１０７】
次に、図２５に示すように、マスク層３０２を除去する。次に、塗布法及びＣＭＰにより、第２のトレンチＴ2に、セル間絶縁膜１３２となるシリコン酸化膜２３２を埋め込む。次に、周知の技術等により、配線層等（図示せず）を形成する。以上のようにして、図１７の半導体記憶装置１０１が作製される。
【０１０８】
このように、本実施形態の電荷蓄積膜１２２は、第１実施形態の電荷蓄積膜１２２の形成方法と、第２実施形態の電荷蓄積膜１２２の形成方法とを組み合わせることで、形成可能である。これは、本実施形態の第１〜第３変形例の電荷蓄積膜１２２についても同様である。また、第４変形例の電荷蓄積膜１２２の酸化方法としては、第３変形例と同様のラジカル酸化を採用可能である。
【０１０９】
以上のように、本実施形態では、電荷蓄積膜１２２のビット線方向の幅ＷAを、ゲート電極１２４のビット線方向の幅ＷA0よりも狭くし、且つ、電荷蓄積膜１２２のワード線方向の幅ＷBを、トンネル絶縁膜１２１下の基板１１１内に形成されるチャネル領域Ｃのチャネル幅ＷB0よりも狭くする。これにより、本実施形態では、第１及び第２実施形態よりもさらに、電荷蓄積膜１２２の電荷保持特性を向上させることができる。
【０１１０】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【図面の簡単な説明】
【０１１１】
【図１】第１実施形態の半導体記憶装置の側方断面図及び平面図である。
【図２】第１実施形態の第１変形例の半導体記憶装置を表す。
【図３】第１実施形態の第２変形例の半導体記憶装置を表す。
【図４】第１実施形態の第３変形例の半導体記憶装置を表す。
【図５】図１の半導体記憶装置の製造方法を示す工程図（１／４）である。
【図６】図１の半導体記憶装置の製造方法を示す工程図（２／４）である。
【図７】図１の半導体記憶装置の製造方法を示す工程図（３／４）である。
【図８】図１の半導体記憶装置の製造方法を示す工程図（４／４）である。
【図９】第２実施形態の半導体記憶装置の側方断面図及び平面図である。
【図１０】第２実施形態の第１変形例の半導体記憶装置を表す。
【図１１】第２実施形態の第２変形例の半導体記憶装置を表す。
【図１２】第２実施形態の第３変形例の半導体記憶装置を表す。
【図１３】図９の半導体記憶装置の製造方法を示す工程図（１／４）である。
【図１４】図９の半導体記憶装置の製造方法を示す工程図（２／４）である。
【図１５】図９の半導体記憶装置の製造方法を示す工程図（３／４）である。
【図１６】図９の半導体記憶装置の製造方法を示す工程図（４／４）である。
【図１７】第３実施形態の半導体記憶装置の側方断面図及び平面図である。
【図１８】第３実施形態の第１変形例の半導体記憶装置を表す。
【図１９】第３実施形態の第２変形例の半導体記憶装置を表す。
【図２０】第３実施形態の第３変形例の半導体記憶装置を表す。
【図２１】第３実施形態の第４変形例の半導体記憶装置を表す。
【図２２】図１７の半導体記憶装置の製造方法を示す工程図（１／４）である。
【図２３】図１７の半導体記憶装置の製造方法を示す工程図（２／４）である。
【図２４】図１７の半導体記憶装置の製造方法を示す工程図（３／４）である。
【図２５】図１７の半導体記憶装置の製造方法を示す工程図（４／４）である。
【図２６】比較例の半導体記憶装置の側方断面図及び平面図である。
【図２７】電荷蓄積膜における電荷の拡散について説明するための側方断面図である。
【図２８】図３の電荷蓄積膜の加工方法を説明するための側方断面図である。
【図２９】図１１の電荷蓄積膜の加工方法を説明するための側方断面図である。
【符号の説明】
【０１１２】
１０１ 半導体記憶装置
１１１ 基板
１２１ トンネル絶縁膜
１２２ 電荷蓄積膜
１２３ 電荷ブロック膜
１２４ ゲート電極
１３１ 素子分離絶縁膜
１３２ セル間絶縁膜
２２１ シリコン酸化膜
２２２ シリコン窒化膜
２２３ シリコン酸化膜
２２４ ポリシリコン層
２３１ シリコン酸化膜
２３２ シリコン酸化膜
３０１ マスク層
３０２ マスク層
【特許請求の範囲】
【請求項１】
ビット線とワード線とを有する半導体記憶装置であって、
ビット線方向に伸びる第１のトレンチが複数形成された基板と、
前記第１のトレンチ間において前記基板上に形成された第１のゲート絶縁膜と、
前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成され、且つ、ワード線方向に伸びる第２のトレンチ間に位置する電荷蓄積膜と、
前記第２のトレンチ間において前記電荷蓄積膜上に形成された第２のゲート絶縁膜と、
前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されたゲート電極とを備え、
前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、
前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている、
ことを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記下面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記上面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記上面よりも幅が広く、且つ、前記下面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
ビット線とワード線とを有する半導体記憶装置の製造方法であって、
基板上に、第１のゲート絶縁膜と電荷蓄積膜とを順に形成し、
前記電荷蓄積膜と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる第１のトレンチを複数形成し、
前記電荷蓄積膜上に、第２のゲート絶縁膜とゲート電極層とを順に形成し、
前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積膜とを加工して、ワード線方向に伸びる第２のトレンチを複数形成すると共に、前記ゲート電極層からゲート電極を形成し、
前記電荷蓄積膜のビット線方向の側面又はワード線方向の側面を後退させる、あるいは酸化することで、前記電荷蓄積膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも狭くする、又は、前記電荷蓄積膜のワード線方向の幅を、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くする、
ことを特徴とする半導体記憶装置の製造方法。
【請求項１】
ビット線とワード線とを有する半導体記憶装置であって、
ビット線方向に伸びる第１のトレンチが複数形成された基板と、
前記第１のトレンチ間において前記基板上に形成された第１のゲート絶縁膜と、
前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成され、且つ、ワード線方向に伸びる第２のトレンチ間に位置する電荷蓄積膜と、
前記第２のトレンチ間において前記電荷蓄積膜上に形成された第２のゲート絶縁膜と、
前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されたゲート電極とを備え、
前記電荷蓄積膜のビット線方向の幅が、前記ゲート電極のビット線方向の幅よりも狭くなっている、又は、
前記電荷蓄積膜のワード線方向の幅が、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くなっている、
ことを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記下面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記上面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電荷蓄積膜のビット線方向の幅又はワード線方向の幅には、前記電荷蓄積膜の上面から下面の間に、前記上面よりも幅が広く、且つ、前記下面よりも幅が広い部分があることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
ビット線とワード線とを有する半導体記憶装置の製造方法であって、
基板上に、第１のゲート絶縁膜と電荷蓄積膜とを順に形成し、
前記電荷蓄積膜と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる第１のトレンチを複数形成し、
前記電荷蓄積膜上に、第２のゲート絶縁膜とゲート電極層とを順に形成し、
前記ゲート電極層と前記第２のゲート絶縁膜と前記電荷蓄積膜とを加工して、ワード線方向に伸びる第２のトレンチを複数形成すると共に、前記ゲート電極層からゲート電極を形成し、
前記電荷蓄積膜のビット線方向の側面又はワード線方向の側面を後退させる、あるいは酸化することで、前記電荷蓄積膜のビット線方向の幅を、前記ゲート電極のビット線方向の幅よりも狭くする、又は、前記電荷蓄積膜のワード線方向の幅を、前記第１のゲート絶縁膜下の前記基板内に形成されるチャネル領域のチャネル幅よりも狭くする、
ことを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１０−１２９５９４（Ｐ２０１０−１２９５９４Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−２９９７５３（Ｐ２００８−２９９７５３）
【出願日】平成２０年１１月２５日（２００８．１１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１１月２５日（２００８．１１．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]