【課題】周期的に配列された複数本の配線と導電部材が設けられ、導電部材に配線よりも高い電圧を印加することができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、一方向に延び、周期的に配列された複数本の第１配線と、前記複数本の第１配線からなる群の外側に配置され、前記一方向に延びる第２配線と、前記群と前記第２配線との間に設けられた第３配線と、前記第２配線から見て前記群の反対側に配置された複数の導電部材と、を備える。そして、前記第１配線と前記第３配線との最短距離、及び前記第３配線と前記第２配線との最短距離は、前記第１配線間の最短距離と等しく、前記第２配線と前記導電部材との最短距離は、前記第１配線間の最短距離よりも長い。 （もっと読む）

【課題】コンタクト抵抗の上昇を防止することが可能な半導体装置を提供すること。
【解決手段】シリコン基板に形成される複数の拡散領域と、複数の拡散領域にボトム部が接続して形成される複数のコンタクトプラグ３３と、ボトム部を含んでシリコン基板上に形成されるアモルファスカーボン膜２４とを備え、ボトム部はアモルファスカーボン膜２４を貫通して拡散領域に接合される。アモルファスカーボン層２４をコンタクトプラグ３３形成時のエッチングストッパ層として用いることで、拡散領域がオーバーエッチングによりダメージを受けることが防止される。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】コンタクト電極の形状を改善し、コンタクト抵抗を低くする。
【解決手段】本発明の例に係わる不揮発性半導体メモリは、半導体基板１０上に第１ゲー
ト絶縁膜１１を介して形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に形成さ
れたゲート間絶縁膜１３を介して形成された制御ゲート電極１４を有するメモリセルと、
半導体基板１０の上面と接したボトム電極３２と、ボトム電極３２の両端部に形成された
ゲート間絶縁膜３３を介して形成されたトップ電極３４と、トップ電極３４間に形成され
、かつ、ボトム電極３２の上面に接するプラグ電極３５を具備するコンタクト電極とを具
備することを特徴とする。 （もっと読む）

【課題】３次元的に配列される導電パターンの厚さを増加しその抵抗を減少できる３次元半導体装置を提供する。
【解決手段】この装置は基板上に順に積層された水平構造体と、水平構造体を垂直に横切る垂直構造体とを具備する。水平構造体の各々は基板に平行な導電ライン及び垂直構造体に隣接した導電ラインの一側壁を覆う第２パターンを含む。また垂直構造体の各々は半導体柱及び水平構造体に隣接した半導体柱の少なくとも一側壁を覆う第１パターンを含む。
基板上に順に積層された電極を含む電極構造体と、電極構造体を垂直に貫通する半導体パターンと、第１パターン及び第２パターンを具備して半導体パターンと電極構造体との間に介在するメモリー要素と、を含み、第１パターンは垂直に延長されて複数の電極を横切り、第２パターンは水平に延長されて複数の半導体パターンを横切る。 （もっと読む）

【課題】３次元的にトランジスタが配置された構成において、垂直方向に隣接するトランジスタの間隔を小さくした場合に、カップリング容量に起因したトランジスタの誤動作を低減できる不揮発性半導体記憶装置の製造方法、及び不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の製造方法は、半導体基板の上に、第１の半導体膜と第２の半導体膜とが交互に複数回積層された積層膜における少なくとも複数の第２の半導体膜がゲート絶縁膜を介して半導体又は導電体の柱状部材によりそれぞれ保持された複数の構造を形成する形成工程と、前記形成工程で形成された前記複数の構造のそれぞれについて、前記複数の第２の半導体膜が前記柱状部材により保持された状態を維持しながら、前記積層膜から複数の前記第１の半導体膜を選択的に除去する除去工程と、前記除去工程を経た前記複数の構造のそれぞれにおける複数の前記第２の半導体膜の間に空洞を残すように、層間絶縁膜を埋め込む埋め込み工程とを備えている。 （もっと読む）

【課題】チップ面積の増加を抑制しつつビアコンタクトの周期性を保つことができる不揮発性半導体記憶装置およびその製造方法を実現する。
【解決手段】本発明の不揮発性半導体記憶装置およびその製造方法は、メモリセル領域１３ａ、１３ｂに形成され、下端がメモリセル１１ａ〜１１ｄのドレイン拡散層２２に接合されたドレインコンタクトプラグ１５と、メモリセル領域１３ａ、１３ｂおよびシャント領域１４を横断してＷＬ方向に延設され、下端が複数のソース拡散層２３に共通に接合されたローカルインターコネクト１６と、メモリセル領域１３ａ、１３ｂに形成され、下端がドレインコンタクトプラグ１５の上端に接合されたドレインビアプラグ１７と、シャント領域１４のＢＬ方向に延設され、接合部分２５で下端がローカルインターコネクト１６の上端と接合されたソース給電用ビア１８と、を有する。 （もっと読む）

【課題】信頼性の高い半導体装置を提供することを課題の一とする。また、信頼性の高い半導体装置の作製方法を提供することを課題の一とする。また、消費電力が低い半導体装置を提供することを課題の一とする。また、消費電力が低い半導体装置の作製方法を提供することを課題の一とする。
【解決手段】成膜中に水素原子を含む不純物と強く結合する物質を成膜室に導入して、成膜室に残留する水素原子を含む不純物と反応せしめ、水素原子を含む安定な物質に変性することで、高純度化された酸化物半導体層を形成する。水素原子を含む安定な物質は酸化物半導体層の金属原子に水素原子を与えることなく排気されるため、水素原子等が酸化物半導体層に取り込まれる現象を防止できる。水素原子を含む不純物と強く結合する物質としては、例えばハロゲン元素を含む物質が好ましい。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、前記ゲート電極と一部が重畳するように第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み、第２の導電層の伸長した領域の上にサイドウォール絶縁層を有し、サイドウォール絶縁層は異なる複数の材料層が積層される半導体装置である。 （もっと読む）

【課題】信頼性の高い半導体装置を提供することを課題の一とする。また、信頼性の高い半導体装置の作製方法を提供することを課題の一とする。また、消費電力が低い半導体装置を提供することを課題の一とする。また、消費電力が低い半導体装置の作製方法を提供することを課題の一とする。また、量産性の高い半導体装置を提供することを課題の一とする。また、量産性の高い半導体装置の作製方法を提供することを課題の一とする。
【解決手段】酸素欠損を生じることなく酸化物半導体層に残留する不純物を除去し、酸化物半導体層を極めて高い純度にまで精製して使用すればよい。具体的には、酸化物半導体層に酸素を添加した後に加熱処理を施し、不純物を除去して使用すればよい。特に酸素の添加方法としては、高エネルギーの酸素をイオン注入法またはイオンドーピング法などを用いて添加する方法が好ましい。 （もっと読む）

【課題】良質な特性を有する半導体装置の製造方法を提供する。
【解決手段】制御ゲート電極２０２の表面に絶縁膜２０３を形成する工程と、絶縁膜２０３の表面に電荷蓄積層２０４を形成する工程と、電荷蓄積層２０４の表面にトンネル絶縁膜２０５を形成する工程と、トンネル絶縁膜２０５の表面にシリコン層２０６を形成する工程と、シリコン層２０６を形成した後、熱処理を行ってトンネル絶縁膜２０５及びシリコン層２０６の境界面近傍に存在する酸素とシリコンとを反応させる工程と、を備える。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと、第１のトランジスタ上に絶縁層と、絶縁層上に第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域を含み、第２のトランジスタは、第２のチャネル形成領域を含み、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極またはドレイン電極は、第１の導電層と、第１の導電層の端面よりチャネル長方向に伸長した領域を有する第２の導電層と、を含み、第２の導電層の伸長した領域の上に、前記伸長した領域のチャネル長方向の長さより小さいチャネル長方向の長さの底面を有するサイドウォール絶縁層を有する半導体装置である。 （もっと読む）

【課題】良好な特性を維持しつつ、微細化を達成した、酸化物半導体を用いた半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層と、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、酸化物半導体層に接して設けられた絶縁層と、を有し、酸化物半導体層は、該酸化物半導体層の端面において、ソース電極またはドレイン電極と接し、且つ該酸化物半導体層の上面において、絶縁層を介して、ソース電極またはドレイン電極と重なる半導体装置である。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）

【課題】絶縁層と導電層とを交互にエッチングするにあたっての生産性が高い半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基体５０上に、シリコン酸化物を含む絶縁層２５と、シリコンを含む導電層ＷＬとをそれぞれ交互に複数積層する工程と、絶縁層２５と導電層ＷＬとの積層体上にＳｉＯＣ膜４０を形成する工程と、ＳｉＯＣ膜４０をパターニングする工程と、パターニングされたＳｉＯＣ膜４０をマスクにして絶縁層２５及び導電層ＷＬをエッチングし、積層体にホールＭＨを形成する工程と、を備えた。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。
【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３と、電荷蓄積層１３３上に形成されるゲート電極膜１３４とを備えるトランジスタを半導体膜１３１の高さ方向に複数有するメモリストリングスＭＳを有し、メモリストリングスＭＳは、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続されたメモリストリングス列を、第２の方向に隣接して２本並行配置したメモリストリングス群が第２の方向に所定の間隔で配置されるように、半導体基板１０１上に配置され、メモリストリングス群内で、第２の方向に隣接して２本並行配置したメモリストリングス列の間には絶縁膜１２４が形成されて電気的に離間されている。 （もっと読む）