【課題】占有面積を縮小させた揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びる一対の柱状部３８ａ、及び一対の柱状部３８ａの下端を連結させるように形成された連結部３８ｂを有するＵ字状半導体層３８と、Ｕ字状半導体層３８の側面を取り囲むように形成された電荷蓄積層３７ｂと、電荷蓄積層２７ｂの側面を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。柱状部３８ａは、カラム方向に第１ピッチ３Ｆをもって整列し、且つロウ方向に第２ピッチ２Ｆｃｏｓθをもって千鳥状に配列され、第１〜第４ワード線導電層３２ａ〜３２ｄは、カラム方向に第１ピッチ３Ｆをもって配列され、ロウ方向においては柱状部３８ａの千鳥状の配列に沿って波状に曲がりながら延びるように構成されている。 （もっと読む）

集積されたhigh-k誘電層と金属制御ゲートを有する半導体デバイスが記載されている。当該半導体デバイスの製造方法が記載されている。当該半導体デバイスの実施例は、浮遊ゲート上に設けられたhigh-k誘電層を有する。前記high-k誘電層は凹部を画定する。前記凹部内に金属制御ゲートが形成される。
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【課題】 簡易な工程で水素バリア膜を形成することで水素による信頼性劣化を抑制し、かつワード線間に空隙を設けてワード線間容量を減少させる。
【解決手段】 本発明は、半導体基板上１００に配置された複数のメモリセルトランジスタＣの電荷蓄積層１１および、前記複数の電荷蓄積層１１上にゲート間絶縁膜７を介して前記複数の電荷蓄積層１１を一定方向に接続し前記一定方向に直交する直交方向に互いに隣接して複数配置された制御ゲート電極１７を形成する工程と、前記複数の制御ゲート電極１７の上面に接してまたがるように水素をブロックするバリア絶縁膜１５を形成する工程と、前記バリア絶縁膜１５の上面に層間絶縁膜１６を形成する工程と、を備え、少なくとも前記直交方向に隣接する電荷蓄積層１１のそれぞれの側壁と、前記半導体基板１００と前記バリア絶縁膜１５とで囲まれた領域が空隙２０となっていること、を特徴とする。 （もっと読む）

【課題】不揮発性メモリセルの特性を向上することが可能な半導体装置を提供する。
【解決手段】半導体装置の不揮発性メモリセルは、アクティブエリア１ＡＡ上に設けられたトンネル絶縁膜２と、トンネル絶縁膜上に設けられた浮遊ゲート電極３と、浮遊ゲート電極の上方に設けられた制御ゲート電極１０と、浮遊ゲート電極と制御ゲート電極との間に設けられた電極間絶縁膜９とを含み、不揮発性メモリセルのチャネル幅方向の断面において、アクティブエリアの上面のチャネル幅方向の寸法は、トンネル絶縁膜の下面のチャネル幅方向の寸法以下であり、かつ、トンネル絶縁膜の上面のチャネル幅方向の寸法は、浮遊ゲート電極の下面のチャネル幅方向の寸法未満である。 （もっと読む）

【課題】 浮遊ゲート電極を含んでおり、メモリセルトランジスタの電気的特性劣化を防ぐことができる不揮発性半導体記憶装置を提供する。
【解決手段】 本発明では、半導体基板１上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された第１の浮遊ゲート電極と第１の浮遊ゲート電極上に形成された非縮退状態の半導体からなる第２の浮遊ゲート電極とを有する浮遊ゲート電極と、浮遊ゲート電極上に形成された電極間絶縁膜と、電極間絶縁膜上に形成された制御ゲート電極とを有する不揮発性半導体記憶装置が得られる。 （もっと読む）

【課題】セルトランジスタの動作速度が速く、しきい値の変動が小さい不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上にそれぞれ複数のシリコン酸化膜１２及びシリコン膜１３を交互に積層して積層体１４を形成し、積層体１４にトレンチ１５を形成し、トレンチ１５の内面上にアルミナ膜１６、シリコン窒化膜１７、シリコン酸化膜１８をこの順に形成し、シリコン酸化膜１８上にチャネルシリコン結晶膜２０を形成する。次に、酸素ガス雰囲気中で熱処理を行い、シリコン酸化膜１８とチャネルシリコン結晶膜２０との界面にシリコン酸化物層２１ａを形成する。 （もっと読む）

【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】電極層間のショートを防ぐことができる半導体記憶装置の製造方法を提供する。
【解決手段】本発明の半導体記憶装置の製造方法は、半導体基板１１上に複数の電極層ＷＬと複数の絶縁層１７とが交互に積層された積層体を形成する工程と、その積層体に形成したホールの側壁に電荷蓄積層２２を含む絶縁膜２０を形成する工程と、そのホールの内部に半導体層１９を形成し、電極層ＷＬの層数に対応して積層方向に複数接続されて構成されるメモリストリングＭＳを形成する工程と、積層体におけるメモリストリングＭＳに近接する部分に溝４１を形成する工程と、溝４１の側壁に金属膜４２を形成する工程と、金属膜４２を覆うと共に溝４１内を充填するキャップ膜４３、４４を形成する工程と、キャップ膜４３、４４が溝４１内に充填された状態で熱処理を行い、電極層ＷＬを構成する半導体と金属膜４２とを反応させて両者の化合物を形成する工程とを備える。 （もっと読む）

【課題】微細化に伴うコントロールゲートの非対称性や素子の形状バラツキを解消する
【解決手段】（ａ）ウェハ基板（１５、２）の上に形成されたゲート絶縁膜（６）の上に、ワードゲート（４）を形成する工程と、（ｂ）ウェハ基板（１５、２）の表面と、ワードゲート（４）の側面と、ワードゲート（４）の上面とを覆う電荷蓄積膜（１３、７）を形成する工程と、（ｃ）電荷蓄積膜（１３、７）の表面を覆う導電体膜（１４）を形成する工程と、（ｄ）導電体膜をエッチングしてコントロールゲート（５）を形成する工程とを具備する製造方法で不揮発性半導体装置を製造する。ここにおいて、コントロールゲート（５）を形成する（ｄ）工程は、ウェハ基板（１５、２）が配置されたウェハステージ（２２）をカソード電極とし、カソード電極のバイアスパワーを１００Ｗ以上１５００Ｗ以下から選択されるエッチング条件に設定して異方性ドライエッチングを行う。 （もっと読む）

【課題】ソース及びドレインとの接触抵抗のばらつきが少なく、ソース同士が容易に接続
可能なコンタクトプラグ構成の半導体装置を提供する。
【解決手段】ソース及びドレイン領域１８、１９を有する半導体基板１１と、浮遊ゲート
膜２２を有し、ソース及びドレイン領域１８、１９の間の表面に配設されたゲート電極膜
２８と、ゲート電極膜２８の上に上下を絶縁されたソース接続膜３３と、ゲート電極膜２
８及びソース接続膜３３を被うサイドウォール絶縁膜３７及びバリア絶縁膜３９と、バリ
ア絶縁膜３９を埋め込む下部及び上部層間絶縁膜４１、４３と、ソース領域１８に接続さ
れ、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなし、柱状体の
側面でソース接続膜３３と接続されたソースコンタクト４５と、ドレイン領域１９に接続
され、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなすドレイン
コンタクト４７とを備える。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）

【課題】ゲート電極に金属を用いた場合におけるメモリセルトランジスタ特性の劣化を防止する。
【解決手段】半導体基板上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、メモリセルトランジスタは、基板１１上に順に形成されたトンネル絶縁膜１２，電荷蓄積層１３，ブロック絶縁膜１５，及びゲート電極１６を有し、ゲート電極１６は、ブロック絶縁膜１５に接する第１ゲート電極層１６−１と、第１ゲート電極層１６−１上に設けられた第１ゲート電極層１６−１とは異なる材料からなる第２ゲート電極層１６−２との、少なくとも２層が積層された構造であり、第１ゲート電極層１６−１の上面及び下面のゲート長方向の長さは、第２ゲート電極層１６−２の下面のゲート長方向の長さよりも長い。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極１４を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極１４上にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の酸化シリコン膜９上にマスク膜１３を形成し、マスク膜１３を用いて酸化シリコン膜９及び窒化シリコン膜８をドライエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。 （もっと読む）

【課題】メタルを含むゲート電極部を有する半導体装置において、ゲート電極部の側面に形成される膜の形成時およびその後の工程で、ゲート電極部に含まれるメタルの酸化を抑えることができる半導体装置を提供する。
【解決手段】半導体基板と、半導体基板上に形成され、ゲート絶縁膜と、メタルゲートを有するゲート電極と、を含むゲート電極部と、ゲート電極部の下部のチャネル領域を挟んで半導体基板両側に形成されるソース／ドレイン領域と、ゲート電極部の側面に形成されるオフセットスペーサ膜と、を備え、オフセットスペーサ膜は、ゲート電極部の側面を連続的に被覆するホウ素と窒素を主成分とするＢＮ膜と、ＢＮ膜上を連続的に被覆するシリコンと酸素を主成分とするシリコン酸化膜と、の積層膜からなる。 （もっと読む）

【課題】 フラッシュメモリのフローティングゲートを形成する際に、ＳＴＩ膜間のフロ
ーティングゲート形成領域に、ボイドを発生させることなくポリシリコンを埋め込む。
【解決手段】 ＳＴＩ膜１５を等方性エッチング技術を用いてエッチングし、ＳＴＩ膜１
５の側壁を後退させる。次に、後退させたＳＴＩ膜１５の側壁に第２のシリコンナイトラ
イド膜１８を堆積させた後、フローティングゲート形成領域１６の上部の間口が広く、シ
リコン基板１に近づくにつれて徐々に間隔が狭くなるようにエッチングしてＳＴＩ膜１５
の側壁にスペーサ１９を形成する。これにより、ポリシリコン２０の埋め込み不良の発生
が防ぐことができる。 （もっと読む）

【課題】高アスペクト比を有する多結晶シリコン膜のエッチング加工において、加工性の向上を図る。
【解決手段】シリコン基板１の上面にゲート絶縁膜４が形成され、その上面に多結晶シリコン膜５、７、電極間絶縁膜６などからなるゲート電極の積層膜からなる加工対象膜が形成されている。この上面に、ハードマスクとして機能するシリコン窒化膜８、酸化アルミニウム膜９が積層される。従来相当のシリコン窒化膜１０が単層の構成のハードマスクに比べ、ハードマスクを薄くすることができる。これによって、リソグラフィのパターン幅Ａに対して最終加工幅Ｃ１はＣ２に対して小さくすることができ、加工変換差を小さくすることができる。 （もっと読む）

【課題】ジャンクションリーク電流を抑制できるようにする。
【解決手段】シリコン窒化膜１６が、共通ソース線コンタクトＣＳＬ周辺においてソース領域２ｂの上方に位置して形成されると共に、ビット線コンタクトＣＢａ、ＣＢｂ周辺においてドレイン領域２ａの上方に位置して形成されている。共通ソース線コンタクトＣＳＬ周辺のシリコン窒化膜１６ｂは、その形成高さＨ１がビット線コンタクトＣＢａ、ＣＢｂ周辺のシリコン窒化膜１６ａの形成高さＨ２よりも高い位置に構成されており、異方性エッチング時のストッパ部として機能する。このため、半導体基板２の表面に対する異方性エッチング時のトレンチおよびホールの深さをソース領域２ｂ側およびドレイン領域２ａ側でほぼ同一に調整することができる。 （もっと読む）

【課題】 リソグラフィ技術による微細化に全面的に頼らなくても、不揮発性メモリセルの集積度を容易に向上させることができる半導体装置を提供すること。
【解決手段】 半導体装置は、半導体基板上に設けられた第１の絶縁領域と、前記第１の絶縁領域上に設けられた第１の活性領域と、前記第１の活性領域に設けられた第１の不揮発性メモリセルと、前記半導体基板上に前記第１の絶縁領域に隣接して設けられ、かつ、前記第１の不揮発性メモリセルのチャネル幅方向において、前記第１の絶縁領域よりも高さが低い第２の絶縁領域と、前記第２の絶縁領域上に設けられ、かつ、前記チャネル幅方向において、前記第１の絶縁領域よりも上面の高さが低い第２の活性領域と、前記第２の活性領域に設けられ、前記第１の不揮発性メモリセルとチャネル幅方向が同じである第２の不揮発性メモリセルとを備えている。 （もっと読む）