【課題】整列誤差の発生のない、露光装備の解像度より微細なパターンを有する半導体素子の製造方法を提供する。
【解決手段】コンタクトホールパターンのピッチより２倍大きいピッチで第１のエッチングマスクパターン１１３ａを形成する。このパターンの側壁に補助膜を形成し、これをエッチングすることにより、第１のエッチングマスクパターン間に第２のエッチングマスクパターン１２１ａを自動整列方式で形成する。第１及び第２のエッチングマスクパターンで下部のハードマスク１０９をエッチングし、ハードマスクパターンを形成する。これをマスクにエッチング対象膜である層間絶縁膜１０７をエッチングしコンタクトホールを形成する。 （もっと読む）

【課題】凹部の対向する側面上に、互いに分離して延伸するワードラインを容易に形成でき、メモリセルの微細化を図ること。
【解決手段】本発明は、半導体基板１０に第１方向に延伸するＳＴＩ領域１２を形成する工程と、半導体基板上に第１方向に交差する方向である第２方向に延伸するマスク層２２を形成する工程と、ＳＴＩ領域とマスク層とをマスクに、半導体基板に凹部１４を形成する工程と、第１方向で対向する凹部の側面上に電荷蓄積層３４を形成する工程と、凹部とマスク層の側面上とに導電層２６を形成する工程と、導電層を全面エッチングして、第１方向で対向する凹部の側面上に、導電層からなり、互いに分離して延伸するワードライン２０を形成する工程と、を有する半導体装置及びその製造方法である。 （もっと読む）

【課題】メモリセルの駆動電圧及びリーク電流を低減ができ、さらに、カップリング比を向上できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板内の素子分離領域によって分離される素子領域と、前記素子領域上に設けられるゲート絶縁膜２Ａと、前記ゲート絶縁膜上に設けられる電荷蓄積層３Ａと、電荷蓄積層３Ａ上に設けられる多層絶縁体４Ａと、多層絶縁体４Ａ上に設けられるコントロールゲート電極５Ａとを具備し、ゲート絶縁膜２Ａは、第１トンネル膜２１と、第１トンネル膜２１よりも誘電率が高い第１高誘電率膜２２と、第１トンネル膜２１と同一構成の第２トンネル膜２２を含み、多層絶縁体４Ａは、第１絶縁膜４１と、第１絶縁膜４１よりも誘電率が高い第２高誘電率膜４２と、第１絶縁膜４１と同一構成の第２絶縁膜４２とを含んでいることを備える。 （もっと読む）

【課題】トラップ層に導入されるダメージを抑制すること。
【解決手段】本発明は、溝部１２が設けられた半導体基板１０と、溝部１２内面を覆うトンネル絶縁膜２２と、溝部上部１２ｂの内面のトンネル絶縁膜２２に接して設けられたトラップ層２４と、トラップ層２４に接して設けられたトップ絶縁膜２６と、溝部１２に埋め込まれ、溝部下部１２ａにおいてはトンネル絶縁膜２２と接し、溝部上部１２ｂにおいてはトップ絶縁膜２６に接して設けられたゲート電極３０と、を具備し、トラップ層２４およびトップ絶縁膜２６は、溝部下部１２ａと溝部上部１２ｂとの間において、溝部１２両側からそれぞれゲート電極３０に埋め込まれるように延在し突出している半導体装置およびその製造方法である。 （もっと読む）

【課題】 ＭＯＮＯＳ型メモリセル等のメモリセル当たりに２つの記憶サイトを有する不揮発性半導体記憶装置に好適で、簡単な製造工程により半導体基板表面へのダメージを抑制して記憶サイトを分離可能な製造方法を提供する。
【解決手段】 半導体基板１表面にゲート酸化膜２とゲート電極膜３を堆積し、ゲート電極膜３をパターニングしてゲート電極４を形成し、ゲート酸化膜２を等方性エッチングして、ゲート電極４の周縁部下側に位置するゲート酸化膜２を横方向からエッチング除去し、電荷保持膜５，６を堆積し、ゲート電極４の周縁部下側のゲート酸化膜２がエッチング除去された後の間隙部２ａを電荷保持膜５，６により充填し、ゲート電極４をマスクにして不純物注入してゲート電極４の両側にソース及びドレイン領域となる不純物拡散領域７を形成し、電荷保持膜５，６を異方性エッチングでエッチバックする。 （もっと読む）

【課題】トレンチ形成を防止できる不揮発性半導体メモリの製造方法を提供する。
【解決手段】半導体基板１０１上に形成された複数のメモリセルトランジスタの各々が互いに積層されたフローティングゲート１０４及びコントロールゲート１０６からなる不揮発性半導体メモリの製造方法であり、半導体基板に複数の素子分離領域１０２を形成するステップと、ゲート酸化膜１０３及び第１の導電性膜を順に形成するステップと、ゲート酸化膜及び第１の導電性膜をエッチングにより複数に分割して複数のフローティングゲートを形成するステップと、絶縁膜１０５を形成するステップと、半導体基板のフローティングゲートを含む領域の表面に第２の導電性膜を形成するステップと、フローティングゲートに積層されたコントロールゲートを形成するステップと、半導体基板の表面に導電性不純物を導入してドレイン/ソース領域１２０を形成するステップと、を含む。 （もっと読む）

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。 （もっと読む）

【課題】工程を単純化させるとともに、ドレインコンタクトを形成するための工程過程で発生する素子の信頼性の低下問題を解消することが可能なフラッシュメモリ素子の製造方法の提供。
【解決手段】半導体基板１１０上に層間絶縁膜１１２、ハードマスク膜１１４、１１６および第１エッチングマスクパターン１１８を形成する段階と、補助膜１２０を形成する段階と、前記第１エッチングマスクパターンの間が充填されるように前記補助膜上にエッチングマスク膜を形成する段階と、前記エッチングマスク膜をエッチングして前記補助膜の上部より低い高さで前記第１エッチングマスクパターンの間の前記補助膜上に残留する第２エッチングマスクパターン１２２ａを形成する段階と、前記補助膜を除去する段階と、前記第１および第２エッチングマスクパターンの間の前記ハードマスク膜を除去してハードマスクパターンを形成する段階とを含んでなる。 （もっと読む）

【課題】半導体装置の製造技術において、同一基板上に金属シリサイド膜厚の異なる領域を作り分ける。
【解決手段】シリコン基板１の主面ｆ１の第１領域Ｒ１に第１トランジスタＱ１を、同第２領域Ｒ２に第２トランジスタＱ２を形成する。その後、主面ｆ１に保護酸化膜ＰＴ１を形成し、第１ドライエッチングＤＥ１を施すことで、第１領域Ｒ１および第２領域Ｒ２を覆う保護酸化膜ＰＴ１を除去する。その後、第１ドライエッチングＤＥ１よりも低い高周波パワーで、かつ、炭素、水素およびフッ素の化合物を含まないガスを用いた第２ドライエッチングＤＥ２を、第２領域Ｒ２に対して施す。その後、シリコン基板１の主面ｆ１上に金属膜Ｍ１を堆積し、熱処理を施すことで、金属シリサイド膜ｓｃを形成する。 （もっと読む）

【課題】トレンチ側壁のボウィング部によるボイドが発生するのを抑制し得る半導体素子の素子分離膜形成方法を提供する。
【解決手段】半導体基板１００上にトンネル絶縁膜１０１、フローティングゲート用導電膜１０２、及びハードマスク膜を順に形成する段階と、上記ハードマスク膜、上記フローティングゲート用導電膜１０２、上記トンネル絶縁膜１０１、及び上記半導体基板をエッチングして第１のトレンチ１０５を形成する段階と、上記第１のトレンチ１０５を含む全体構造上にスペーサ膜１０６を形成する段階と、上記第１のトレンチ１０５の底面に形成された上記スペーサ膜１０６及び上記半導体基板１００をエッチングして第２のトレンチ１０７を形成する段階、及び上記第２のトレンチ１０７を含む全体構造上に素子分離用絶縁膜１０８を形成する段階を含む。 （もっと読む）

【課題】フローティングゲート型フラッシュメモリにおいて、導電膜の段差部分に絶縁膜等の残渣が残り、シリサイド化されない部分が発生することを防止する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２０の上に、第１の方向に配列された複数の第１の導電膜２５ａを含む第１の導電膜群が形成されている。第１の方向に、第１の導電膜群に近接して段差緩和パターンが設けられている。段差緩和パターンの上面は、第１の導電膜群に対向する側とは反対側に向かって、階段状または連続的に低くなっている。複数の第１の導電膜２５ａ及び段差緩和パターンを、第１の絶縁膜が覆う。第１の絶縁膜の上に、第１の方向に延在する第２の導電膜が形成されている。 （もっと読む）

【課題】阻止誘電体操作電荷トラップメモリーセルを提供する。
【解決手段】この阻止誘電体操作電荷トラップメモリーセルは、阻止誘電体によってゲートから分離された電荷トラップ要素を備える。該阻止誘電体は該電荷トラップ要素に接し高品質に作ることができる二酸化シリコン等のバッファ層（第１層）と、該ゲートに接するキャップ層（第２層）とを含む。該キャップ層は第１層より高い誘電率を有し、高κ材料でできているのが好ましい。第２層は相対的に高い伝導帯オフセットも有している。チャネルと該電荷トラップ要素の間にバンドギャップ操作トンネル層が設けられ、該多層阻止誘電体と組合わされて正孔トンネル現象による高速消去動作を可能にする。或いは、単一層からなるトンネル層が使用されてもよい。 （もっと読む）

【課題】金属シリサイド層に表面粗さが存在しても、後続のコンタクトプラグの形成のための層間絶縁膜の平坦化工程の際、ゲートの上部に形成されたSAC窒化膜の損失を防止し、トランジスタのハンプ特性を改善すること。
【解決手段】 トンネル絶縁膜、第1の導電膜、誘電体膜、第2の導電膜、金属シリサイド層及びハードマスク膜が順に形成された半導体基板が提供される段階;前記ハードマスク膜、前記金属シリサイド層、前記第2の導電膜及び前記誘電体膜をパターニングする段階;前記ハードマスク膜に発生された表面粗さが緩和されるように前記ハードマスク膜を平坦化しながら前記第1の導電膜をパターニングする段階;平坦化された前記ハードマスク膜を含むゲートパターン上にSAC窒化膜及び層間絶縁膜を形成する段階;及び前記層間絶縁膜が平坦化されるようにエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法。 （もっと読む）

【課題】所望の形状を有するゲート電極を形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の実施の形態に係る半導体装置の製造方法は、半導体基板上に形成された半導体膜を加工してゲート電極を形成する工程と、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つおよびＯ_２を含み、Ｏ_２の流量が全体の流量の合計の８０％よりも大きいガス、または、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つ、Ｏ_２およびＮ_２を含み、Ｏ_２およびＮ_２の流量の合計が全体の合計の８０％よりも大きいガスのプラズマ放電により、前記ゲート電極の側面に保護膜を形成する工程と、前記保護膜を形成した後、前記半導体基板上の前記半導体膜の残渣を除去する工程と、を含む。 （もっと読む）

【課題】選択ラインに隣接したワードラインを共有する非選択セルへの誤書き込みを防止することができる不揮発性メモリの製造方法。
【解決手段】選択ラインと隣接したワードライン間の半導体基板にトレンチ１０２ａを形成して選択ラインとワードライン間の距離を増加させることにより、選択ライン及び選択ラインと隣接したワードライン間の電子移動経路を増加させて選択ラインと隣接したワードラインが所望しないプログラム動作時に発生するディスターバンスの問題を解決することができる。 （もっと読む）

【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１００は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体３４と、メモリ柱状半導体３４に接するトンネル絶縁層３５と、トンネル絶縁層３５に接し且つ電荷を蓄積する複数の電荷蓄積層３６と、電荷蓄積層３６に接するブロック絶縁層３７と、ブロック絶縁層３７と接する第１〜第４ワード線導電層（メモリ導電層）３１ａ〜３１ｄとを備える。電荷蓄積層３６の下部は、トンネル絶縁層３５及びブロック絶縁層３７にて覆われている。 （もっと読む）

【課題】メモリセル領域と周辺回路領域のゲート電極層をエッチングする時にゲート電極層の下部の導電層がエッチングされる程度の差を発生させないようにする非揮発性メモリ素子の製造方法を提供する。
【解決手段】非揮発性メモリ素子は、半導体基板１０２のアクティブ領域上に形成されたトンネル絶縁膜１０４と、上記トンネル絶縁膜上に形成されたフローティングゲート用の第1の導電層１０６と、上記第1の導電層１０６上に形成された誘電体膜１０８と、上記誘電体膜１０８上に形成されたコントロールゲート用の第2の導電層１１０と、上記第2の導電層１１０上に形成されたエッチング停止膜１１２及び上記エッチング停止膜１１２上に形成されたゲート電極層１１４を含む。 （もっと読む）

【課題】メモリセル間の間隔を狭めつつ、この間隔に対する層間絶縁膜や金属膜の埋め込み性を改善すること。
【解決手段】互いに対向するゲート電極１４Ｌ，１４Ｒに積層されたＯＮＯ膜５２Ｌ，５２Ｒと、ゲート電極同士の間の第１主面１０ａを被覆するイオン注入保護膜とを含むメモリセル前駆体が、第１主面上に第１距離だけ離間して設けられた半導体基板１０を準備し、ウエットエッチングにより、第２酸化膜３２Ｌ，３２Ｒの、側面１４ＬＳ，１４ＲＳに垂直に測った厚みを薄くして、メモリセル前駆体同士の距離を第１距離よりも長い第２距離とする工程を含む。 （もっと読む）

【課題】自己整列フローティングゲート工程を利用した半導体素子の製造方法を提供する。
【解決手段】半導体素子の製造方法は、窒化膜パターンをマスクとして半導体基板をエッチングしてトレンチを形成する段階と、半導体基板全面に絶縁膜を形成する段階と、窒化膜パターンが現れるように、絶縁膜を研磨して素子隔離パターンを形成する段階と、窒化膜パターンを除去して、半導体基板全面に第１ポリシリコン層を形成する段階と、素子隔離パターンが現れるように、第１ポリシリコン層をエッチングして、素子隔離パターンらの間にフローティングゲート電極を形成する段階と、フローティングゲート電極を覆う絶縁膜を形成して、絶縁膜上に第２ポリシリコン層を形成する段階と、及び、第２ポリシリコン層及び絶縁膜をパターニングして、コントロールゲート電極及び絶縁膜パターンを形成する段階を含めることを特徴とする。 （もっと読む）

【課題】ポリシリコンまたはハードマスクに対するＨｉｇｈ−Ｋ材（Ａｌ_２Ｏ_３等）との選択比を有するエッチング方法を提供する。
【解決手段】ハードマスク１１の層間絶縁膜（Ａｌ_２Ｏ_３等のＨｉｇｈ−Ｋ材）１４と層間絶縁膜に接するＰｏｌｙ−Ｓｉ１５を有する試料をプラズマエッチング装置を用いてエッチング処理する半導体装置の製造方法において、Ｈｉｇｈ−Ｋ材１４のエッチング処理を、ＢＣｌ_３とＨｅとＨＢｒを用いて、試料台の温度を常温として、高バイアス電圧を時間変調して印加して行い、さらにこのエッチング処理とＳｉＣｌ_４とＢＣｌ_３とＨｅを用いたデポ処理を繰り返し行う。 （もっと読む）