【課題】信頼性の高いドレインコンタクトを有する半導体装置の製造方法を提供する。
【解決手段】第１ドレインコンタクト１４を形成する工程と、第１ドレインコンタクト１４に接続された第２ドレインコンタクト１５を形成する工程と、第２ドレインコンタクト１５に接続された配線１６を形成する工程と、配線１６をマスクとして自己整合的に、少なくとも第２ドレインコンタクト１５の近傍の第２層間絶縁膜３３に、第１層間絶縁膜１３と第２層間絶縁膜３３との界面３４より深い位置まで不純物イオンを注入し、界面３４に残置されている異物３２をアモルファス化する工程と、不純物イオンが注入された第１および第２層間絶縁膜１３、３３をエッチングして異物３２を露出させ、異物３２を除去する工程と、第１絶縁膜１３上に配線１６を覆うように第３層間絶縁膜３６を形成する工程と、を具備する。 （もっと読む）

【課題】レジストスリミング幅のばらつきを抑制する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、シリコンを含む被加工層上にレジスト４１を形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、レジスト４１をマスクにして被加工層をハロゲン元素を含むガスを用いてエッチングするエッチング工程と、エッチング工程の後、同じ処理室内に酸素ガスとハロゲン元素を含むガスを導入し、酸素ガスとハロゲン元素を含むガスを用いてレジスト４１の平面サイズを縮小するレジストスリミング工程と、を有する。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）

【課題】側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止する
【解決手段】半導体基板１上に、ゲート電極を形成するための膜を積層形成する。第１膜としてシリコン窒化膜８ａ、第２膜としてシリコン酸化膜９ａを積層形成する。シリコン酸化膜９ａを加工して芯材パターン９を形成する。ウェット処理によりシリコン窒化膜８ａを選択的エッチングして、所定深さまで除去すると共に、芯材パターン９の直下に括れ部８ｂを形成する。非晶質シリコン膜１１ａを形成し、エッチバックによりスペーサパターン１１を形成する。芯材パターン９をエッチングにより除去すると独立したスペーサパターン１１を得ることができ、これをマスクとしてシリコン窒化膜８ａをＲＩＥエッチング加工しマスクパターン８を形成する。イオンが斜入しても芯材パターン９の直下部分が偏ったエッチング状態とならない。 （もっと読む）

【課題】メモリセルアレイ内の各セルアレイ領域の使用方法を異なるように設定したとしても、各セルアレイ領域内のメモリセルの諸特性を使用方法の要求に応じて適したものとする。
【解決手段】各セルアレイ領域Ａｒ１、Ａｒ２内では、第１素子分離絶縁膜４１の上面４ａの高さと、第２素子分離絶縁膜４２の上面４ｂの高さとが互いに異なるようにして構成されている。このため、メモリセルトランジスタＭＴの諸特性を各領域毎に変更することができる。セルアレイ領域Ａｒ１は頻繁に書込／読出しを行うのに適したバッファメモリ領域として適しており、セルアレイ領域Ａｒ２は単一メモリセル当りのデータ記憶量を高くした多値記憶領域として適している。 （もっと読む）

【課題】電荷蓄積膜に電界が均一に印加される不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上にトンネル絶縁膜１４、電荷蓄積膜１５、ブロック絶縁膜１６を形成する。次に、これらの膜及びシリコン基板１１の上層部分にメモリストリング方向に延びる複数本のＳＴＩ１２を形成することにより、ブロック絶縁膜１６、電荷蓄積膜１５及びトンネル絶縁膜１４を分断すると共に、シリコン基板１１の上層部分をメモリストリング方向に延びる複数本の半導体部分１３に区画する。次に、半導体部分１３の直上域及びＳＴＩ１２の直上域の双方に配置されるように、ブロック絶縁膜１９を形成し、その上に制御ゲート電極ＷＬ及び選択ゲート電極ＳＧを形成する。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリのデータ読み出し速度を向上させること。
【解決手段】本発明に係る不揮発性半導体メモリは、半導体基板１００中のチャネル領域上に第１ゲート絶縁膜１１０を介して形成された第１ゲート電極ＷＧと、チャネル領域上に第２ゲート絶縁膜１２０を介して形成された第２ゲート電極ＣＧと、第１ゲート電極ＷＧの上面に形成された第１シリサイド膜１５１と、第２ゲート電極ＣＧの上面に形成された第２シリサイド膜１５２と、を備える。第１ゲート電極ＷＧと第２ゲート電極ＣＧは共にサイドウォール形状を有する。第１ゲート電極ＷＧと第２ゲート電極ＣＧは、チャネル領域上で絶縁膜を挟んで並んで配置されており、第１ゲート絶縁膜１１０及び第２ゲート絶縁膜１２０のいずれか一方は、電荷をトラップする電荷トラップ膜である。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】側壁転写加工技術を用いる場合に、転写用のマスクが非対称な形状となることに起因した不具合を極力防止する
【解決手段】半導体基板１上に形成したシリコン酸化膜４にコンタクトプラグ５を形成し、シリコン窒化膜６、シリコン酸化膜７を積層し、芯材用膜を積層して芯材パターンに加工する。上面に非晶質シリコン膜を形成してスペーサ加工をしてマスクパターンを形成する。このとき、マスクパターンは、芯材パターンを挟んで対向するペア部の間隔に対して隣接部の間隔が小さくなるように形成される。芯材パターン除去の後、マスクパターンをマスクとしてシリコン酸化膜７、シリコン窒化膜６を加工して配線溝パターンを形成し、内部に導体膜８，９を埋め込み、埋め込み配線１０ａ、１０ｂを形成する。埋め込み配線１０ｂは、上部で配線幅が広く形成されている。 （もっと読む）

【課題】微細化に適した構造を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１の内面１１ｂのうちの底面１１ｃに沿って半導体基板１１の中に形成された第２導電型の第１不純物拡散層１２と、側面１１ｄに沿って半導体基板１１の主面１１ａに形成された第２導電型の第２不純物拡散層１３と、内面１１ｂに形成された第１絶縁膜１４を介して側面１１ｄに形成され、底面１１ｃから主面１１ａに至る第１ゲート電極１５と、第２絶縁膜１６を介して第１ゲート電極１５上に形成され、底面１１ｃから主面１１ａに至る第２ゲート電極１７と、を有するメモリトランジスタ１８を具備し、側面１１ｄのうちの第１不純物拡散層１２側の第１側面１１ｄ１と第２不純物拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つ側面１１ｄに沿って形成されるメチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。 （もっと読む）

【課題】素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１内に形成された第１素子領域９、半導体基板１に埋め込まれて第１素子領域９を分離する第１素子分離領域４を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、半導体基板内１に形成された第２素子領域１５、半導体基板１に埋め込まれて第２素子領域１５を分離する第２素子分離領域１２を有し、印加される電圧が第１レベルよりも大きい第２レベルで動作を行う周辺回路領域とを備え、第１素子分離領域４の溝下方の側面と半導体基板１に垂直な平面のなす第１のテーパー角度は、第２素子分離領域１２の溝下方の側面と半導体基板１に垂直な平面のなす第２のテーパー角度よりも大きい。 （もっと読む）

【課題】チップ面積の増大を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】拡散領域１０１ａを表面に有する半導体基板１００と、半導体基板１００を覆う層間絶縁膜１０７と、層間絶縁膜１０７上に形成され、拡散領域１０９ａを表面に有する半導体層１０８と、層間絶縁膜１０７および半導体層１０８を貫通する貫通口１１９ａ内に形成され、拡散領域１０１ａに接し、且つ側面の一部が拡散領域１０９ａに接するソース線プラグ１１６ａと、ソース線プラグ１１６ａと層間絶縁膜１０７との間に介在し、且つソース線プラグ１１６ａが拡散領域１０９ａと接する部分を除いてソース線プラグ１１６ａと半導体層１０８との間に介在する側壁絶縁膜１１７ａと、を具備する。 （もっと読む）

【課題】メモリセル領域および周辺回路領域に素子分離溝を同時に形成するときに、メモリセル領域の素子分離溝の深さを十分深くすると共に、周辺回路領域の素子分離溝の深さが深くなりすぎることを防止する。
【解決手段】素子分離溝を形成する際に、半導体基板１上に形成した絶縁膜を加工するとき、メモリセル領域の薄い絶縁膜についてはすべて除去するようにエッチングし、周辺回路領域の厚い絶縁膜については途中で加工が止まるようにエッチングし、この後、周辺回路領域の残存する絶縁膜をエッチングストッパーとして半導体基板１をエッチングし、次いで、周辺回路領域の残存する絶縁膜をすべて除去した後、再び半導体基板１をエッチングした。 （もっと読む）

【課題】セル電流を増大させる不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリトランジスタ層３０は、一対の柱状部３５ａ、及び連結部３５ｂを有するＵ字状半導体層３５と、Ｕ字状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。選択トランジスタ層４０Ａは、柱状部３５ａの上面から上方に延びるドレイン側柱状半導体層４７ａ（ソース側柱状半導体層４７ｂ）と、その側面を取り囲むように形成されたドレイン側ゲート絶縁層４６Ａ（ソース側ゲート絶縁層４６Ｂ）と、その側面を取り囲むように形成されたドレイン側導電層４２ａ（ソース側導電層４２ｂ）と、その上面に形成され、且つシリコンゲルマニウムを含む半導体層４９ａとを備える。 （もっと読む）

【課題】高い信頼性を有し、安価な不揮発性半導体記憶装置、その製造方法を提供する。
【解決手段】メモリストリングＭＳは、一対の柱状部、及びそれらの下端を連結させる連結部を有するＵ字状半導体層３５、柱状部を取り囲むトンネル絶縁層３４ｃ、電荷蓄積層３４ｂ、ブロック絶縁層３４ａ、及びブロック絶縁層３４ａを取り囲むワード線導電層３２ａ〜３２ｄを備える。ソース側選択トランジスタＳＳＴｒは、柱状部から上に延びるソース側柱状半導体層４７ｂ、ソース側柱状半導体層４７ｂを取り囲む第２ソース側ゲート絶縁層４６ｄ、第１ソース側ゲート絶縁層４６ｂ、及び第１ソース側ゲート絶縁層４６ｂを取り囲むソース側導電層４２ｂを備える。ブロック絶縁層３４ａは、ソース側ゲート絶縁層４６Ｂと連続して形成されている。Ｕ字状半導体層３５は、ソース側柱状導体層４７ｂと連続して形成されている。 （もっと読む）

【課題】導電層とコンタクト電極との接触抵抗が導電層の形成された深さによってばらつくのを抑制する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の導電層ＷＬ１〜ＷＬ４と複数の絶縁層１７とが交互に積層された積層体であって、複数の導電層ＷＬ１〜ＷＬ４が階段状に加工された階段構造部を有する積層体と、その階段構造部を覆って設けられた層間絶縁層４２と、層間絶縁層４２を貫通すると共にそれぞれが対応する階段状の各導電層ＷＬ１〜ＷＬ４を一層分貫通して形成された複数のコンタクトホール５０の内部に設けられ、コンタクトホール５０内に露出する導電層ＷＬ１〜ＷＬ４の側壁部に接するコンタクト電極６３とを備えている。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子及びその製造方法が提供される。本発明の不揮発性メモリ素子は、基板と、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部とを前記基板上に含む半導体構造物と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置されて互いに直列に連結された複数のメモリセルと、を含む。本発明の不揮発性メモリ素子の製造方法は、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部と、を基板上に含む半導体構造物を前記基板上に形成する段階と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する段階と、を含む。 （もっと読む）

【課題】最適化された電荷蓄積層を有する特性が優れた半導体装置を提供する。
【解決手段】半導体基板１０に設けられた素子形成領域と、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、をそれぞれ備えた第１及び第２のメモリセルトランジスタと、第１のメモリセルトランジスタと第２のメモリセルトランジスタとの間に形成された素子分離領域１３と、を具備し、第１及び第２のメモリセルトランジスタのチャネル幅方向の断面において、素子分離領域の上面は、電荷蓄積絶縁膜の上面の中央部よりも高く、チャネル幅方向の断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。 （もっと読む）

【課題】側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制できるようにする。
【解決手段】シリコン窒化膜１０の上にシリコン酸化膜１１を形成し、リソグラフィによりパターニングし、シリコン酸化膜１１をスリミング技術によりスリミングし、シリコン酸化膜１１の上面および側面並びにシリコン窒化膜１０の上面上に沿って非晶質シリコン膜１３を堆積する。非晶質シリコン膜１３を異方性エッチング処理することでシリコン酸化膜１１の側面に沿ってスペーサ状に残留させる。次に、シリコン酸化膜１１の上端１１ａが非晶質シリコン膜１３の上端１３ａよりも低くなるようにエッチング処理し、非晶質シリコン膜１３の上面１３ｂを上に凸となる湾曲面に形成する。 （もっと読む）