半導体装置の製造方法
【課題】レジストスリミング幅のばらつきを抑制する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、シリコンを含む被加工層上にレジスト４１を形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、レジスト４１をマスクにして被加工層をハロゲン元素を含むガスを用いてエッチングするエッチング工程と、エッチング工程の後、同じ処理室内に酸素ガスとハロゲン元素を含むガスを導入し、酸素ガスとハロゲン元素を含むガスを用いてレジスト４１の平面サイズを縮小するレジストスリミング工程と、を有する。
【解決手段】本発明の半導体装置の製造方法は、シリコンを含む被加工層上にレジスト４１を形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、レジスト４１をマスクにして被加工層をハロゲン元素を含むガスを用いてエッチングするエッチング工程と、エッチング工程の後、同じ処理室内に酸素ガスとハロゲン元素を含むガスを導入し、酸素ガスとハロゲン元素を含むガスを用いてレジスト４１の平面サイズを縮小するレジストスリミング工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ワード電極もしくはコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層構造を有するメモリデバイスが提案されている。例えば特許文献１には、上記積層構造に貫通ホール（メモリホール）を形成し、そのホールの内壁に電荷蓄積層を形成した後、ホール内にシリコンを柱状に埋め込むことでメモリセルを３次元配列する技術が開示されている。また、特許文献１には、各導電層の端部を階段状に形成して、その段差を利用することにより同一エッチングプロセスにより、上層配線と各導電層とを接続するためのコンタクトホールを形成することが開示されている。
【０００３】
上記階段状構造部の形成にあたっては、例えば、導電層と絶縁層との積層体上にレジストを形成し、このレジストの平面サイズを縮小するレジストスリミングと、そのレジストをマスクにした導電層及び絶縁層のエッチングとを複数回繰り返す方法が考えられる。これら工程は同一処理室内で続けて行うことが処理効率の点で望ましい。しかしながら、その場合、レジストスリミングを行う毎にレジストのスリミング幅が異なってしまうことが懸念されるが、特許文献１では、このようにレジストスリミングとエッチングとを繰り返す方法や、その際のレジストスリミング幅のばらつきに関して特に記述されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、レジストスリミング幅のばらつきを抑制する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、シリコンを含む被加工層上にレジストを形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、前記レジストをマスクにして前記被加工層を前記ハロゲン元素を含むガスを用いてエッチングするエッチング工程と、前記エッチング工程の後、同じ前記処理室内に酸素ガスとハロゲン元素を含むガスを導入し、前記酸素ガスとハロゲン元素を含むガスを用いて前記レジストの平面サイズを縮小するレジストスリミング工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、レジストスリミング幅のばらつきを抑制する半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を示す模式斜視図。
【図２】同メモリセルアレイにおける１本のメモリストリングの模式斜視図。
【図３】図１におけるＹＺ方向の要部模式断面図。
【図４】図３における要部の拡大断面図。
【図５】本発明の実施形態に係る半導体装置における導電層の階段構造部の形成方法を示す模式図。
【図６】図５に続く工程を示す模式図。
【図７】図６に続く工程を示す模式図。
【図８】レジストスリミング時におけるＳＦ６の流量と、レジストスリミング幅との関係を示すグラフ。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１０】
本発明の実施形態に係る半導体装置は、複数のメモリセルが３次元配列されたメモリセルアレイと、そのメモリセルアレイの周辺に形成された周辺回路とを有する。
【００１１】
図１は、そのメモリセルアレイの構成を示す模式斜視図である。
図２は、複数のメモリセルＭＣが導電層ＷＬ１〜ＷＬ４の積層方向に直列接続されて構成される１本（１列）のメモリストリングＭＳの模式斜視図である。
図３は、メモリセルアレイの図１におけるＹＺ方向の模式断面図である。
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１２】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向、すなわち複数の導電層ＷＬ１〜ＷＬ４の積層方向をＺ方向とする。
【００１３】
図３に示すように、基板（例えばシリコン基板）１１上にセルソース１２が設けられている。セルソース１２は不純物が添加され導電性を有するシリコン層である。セルソース１２の上には絶縁層１３を介して下部選択ゲートＬＳＧが設けられ、下部選択ゲートＬＳＧの上には絶縁層１４が設けられている。絶縁層１３、１４はシリコン酸化物やシリコン窒化物を含む層であり、下部選択ゲートＬＳＧは不純物が添加され導電性を有するシリコン層である。
【００１４】
絶縁層１４の上には、複数の絶縁層１７と複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体が設けられている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては例えば４層の場合を例示する。絶縁層１７はシリコン酸化物を含む。各導電層ＷＬ１〜ＷＬ４は不純物が添加され導電性を有するシリコン層である。
【００１５】
上記積層体における最上層の絶縁層１７上にはストッパー層（例えばＳｉＮ層）２４が設けられている。ストッパー層２４上には絶縁層２５を介して上部選択ゲートＵＳＧが設けられている。上部選択ゲートＵＳＧ上には絶縁層２７が設けられている。絶縁層２５、２７はシリコン酸化物やシリコン窒化物を含む層であり、上部選択ゲートＵＳＧは不純物が添加され導電性を有するシリコン層である。
【００１６】
図１に示すように、導電層ＷＬ１〜ＷＬ４、下部選択ゲートＬＳＧおよびセルソース１２は、ＸＹ平面に対して平行な板状の層として形成されている。上部選択ゲートＵＳＧは、Ｘ方向に延びる複数本の配線状の導電部材となっている。図３に示すように、各々の上部選択ゲートＵＳＧの間には絶縁層２６が設けられている。なお、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。
【００１７】
基板１１上の前述した積層体には、Ｚ方向に延びる複数本のメモリホールが形成されている。それらメモリホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１８】
図３に示すように、メモリホールＭＨの内部には、柱状の半導体層として、下層側から順にシリコンピラー１５、１９、３２が埋め込まれている。シリコンピラー１５は下部選択ゲートＬＳＧを貫通し、シリコンピラー１９は複数の導電層ＷＬ１〜ＷＬ４を貫通し、シリコンピラー３２は上部選択ゲートＵＳＧを貫通している。
【００１９】
シリコンピラー１５、１９、３２は、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラー１５、１９、３２の形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。シリコンピラー１５の下端はセルソース１２に接続されている。シリコンピラー１９の下端はシリコンピラー１５に接続され、シリコンピラー１９の上端はシリコンピラー３２に接続されている。
【００２０】
上部選択ゲートＵＳＧ上の絶縁層２７の上には絶縁層２９が設けられ、その絶縁層２９上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー３２の直上域を通過するように配列されており、絶縁層２９を貫通して設けられたコンタクト電極３０を介して、シリコンピラー３２の上端に接続されている。
【００２１】
図１に示すように、上部選択ゲートＵＳＧはコンタクト電極６５を介して上部選択ゲート配線ＵＳＬと接続されている。セルソース１２、下部選択ゲートＬＳＧおよび複数の導電層ＷＬ１〜ＷＬ４が積層された積層体の端部は下層側ほどＸ方向に突出した階段状に加工されている。この階段構造部で、セルソース１２はコンタクト電極６１を介してセルソース配線ＣＳＬに接続され、下部選択ゲートＬＳＧはコンタクト電極６２を介して下部選択ゲート配線ＬＳＬに接続され、各導電層ＷＬ１〜ＷＬ４はコンタクト電極６３を介してワード線ＷＬＬに接続されている。
【００２２】
図３に示すように、導電層ＷＬ１〜ＷＬ４と絶縁層１７との積層体に形成されたメモリホールＭＨの内周壁には、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。図４に、その部分の拡大断面を示す。
【００２３】
絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンピラー１９が設けられ、第２の絶縁膜２３はシリコンピラー１９に接している。第１の絶縁膜２１は導電層ＷＬ１〜ＷＬ４に接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。
【００２４】
導電層ＷＬ１〜ＷＬ４と絶縁層１７との積層体に設けられたシリコンピラー１９はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層２２はシリコンピラー１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー１９と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２５】
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンピラー１９から電荷が注入される際、または電荷蓄積層２２に蓄積された電荷がシリコンピラー１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００２６】
図２に示すように、１本のシリコンピラー１９の周囲には、導電層ＷＬ１〜ＷＬ４の層数と同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００２７】
再び図３を参照すると、下部選択ゲートＬＳＧ及びその上下の絶縁層１３、１４からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜１６が筒状に形成され、この内側にシリコンピラー１５が埋め込まれている。これにより、その積層体内には、シリコンピラー１５をチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。
【００２８】
また、ストッパー層２４、上部選択ゲートＵＳＧ及びその上下の絶縁層２５、２７からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜３３が筒状に形成され、この内側にシリコンピラー３２が埋め込まれている。これにより、その積層体内には、シリコンピラー３２をチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。
【００２９】
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンピラー３２の上端部に電位を与えるドライバ回路、セルソース配線ＣＳＬ及びセルソース１２を介してシリコンピラー１５の下端部に電位を与えるドライバ回路、上部選択ゲート配線ＵＳＬを介して上部選択ゲートＵＳＧに電位を与えるドライバ回路、下部選択ゲート配線ＬＳＬを介して下部選択ゲートＬＳＧに電位を与えるドライバ回路、ワード線ＷＬＬを介して各導電層ＷＬ１〜ＷＬ４に電位を与えるドライバ回路などを含む。
【００３０】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線ＷＬＬすなわち導電層ＷＬ１〜ＷＬ４を選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンピラー１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
【００３２】
本実施形態の半導体装置において、図１に示すように、導電層ＷＬ１〜ＷＬ４におけるメモリセルアレイ領域より外側の端部は、下層ほどメモリセルアレイ領域からの長さが長くされた階段状に加工されている。このため、各導電層ＷＬ１〜ＷＬ４を上層のワード線ＷＬＬと接続するための複数のコンタクトホールを、同一エッチングプロセスにより一括形成することができる。
【００３３】
以下、本実施形態に係る半導体装置における導電層ＷＬ１〜ＷＬ４階段構造部の形成方法を、図５〜図７を参照して説明する。
【００３４】
基板１１上には、すでに下部選択トランジスタＬＳＴや、周辺回路のトランジスタなどが形成されているとする。その下部選択トランジスタＬＳＴ上の絶縁層１４上に、複数の絶縁層１７と複数の導電層ＷＬ１〜ＷＬ４とが、例えばＣＶＤ（chemical vapor deposition）法により交互に積層される。絶縁層１７はシリコン酸化物を含む層であり、各導電層ＷＬ１〜ＷＬ４はシリコン層である。
【００３５】
絶縁層１７と導電層ＷＬ１〜ＷＬ４との積層体の形成後、メモリセルアレイ領域に対して、図３に示すメモリホールＭＨ、電荷蓄積層を含む絶縁膜２０、シリコンピラー１９などの形成工程が行われる。
【００３６】
その後、上記積層体上に、図５（ａ）に示すようにレジスト４１が形成され、階段構造部の加工が進められていく。レジスト４１は有機物を含み、光等のエネルギー線照射を受けた部分が現像液に対して可溶もしくは不溶になる特性を有する。
【００３７】
まず、レジスト４１に対して、図示しないマスクを用いたリソグラフィ及び現像を行い、図５（ｂ）に示すように、レジスト４１の端が所望の位置に位置するようにパターニングする。
【００３８】
次に、そのレジスト４１をマスクにしてＲＩＥ（Reactive Ion Etching）を行い、図５（ｃ）に示すように、上から１層目の絶縁層１７及びその下の導電層ＷＬ４におけるレジスト４１から露出している部分を除去する。
【００３９】
具体的には、上記積層体が形成されたウェーハを処理室内に収容し、その処理室内に、まず、例えばＣＨＦ３ガス、ＢＣｌ３ガスを導入した後、そのガスをプラズマ化させ、１層目の絶縁層１７をエッチングする。続いて、同じ処理室内に、例えばＨＢｒガス、Ｃｌ２ガスを導入した後、そのガスをプラズマ化させ、導電層ＷＬ４をエッチングする。
【００４０】
続いて、同じ処理室内に、酸素ガスとハロゲン元素を含むガスを導入した後、そのガスをプラズマ化させ、図６（ａ）に示すように、レジスト４１の平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、１層目の絶縁層１７の表面の一部が新たに露出する。
【００４１】
続いて、同じ処理室内で、上記スリミングされたレジスト４１をマスクにしてＲＩＥを行う。これにより、図６（ｂ）に示すように、先のエッチングにより１層目の絶縁層１７及び導電層ＷＬ４が除去された部分の下の２層目の絶縁層１７及び導電層ＷＬ３が除去されると共に、その隣の部分でレジスト４１から露出している１層目の絶縁層１７及びその下の導電層ＷＬ４も除去される。
【００４２】
このときも、処理室内に、まず、例えばＣＨＦ３ガス、ＢＣｌ３ガスを導入した後、そのガスをプラズマ化させ、絶縁層１７をエッチングする。続いて、同じ処理室内に、例えばＨＢｒガス、Ｃｌ２ガスを導入した後、そのガスをプラズマ化させ、導電層ＷＬ３及びＷＬ４をエッチングする。
【００４３】
図６（ｂ）の工程の後、続いて、同じ処理室内に、酸素ガスとハロゲン元素を含むガスを導入した後、そのガスをプラズマ化させ、図６（ｃ）に示すように、レジスト４１の平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、１層目の絶縁層１７の表面の一部が新たに露出する。
【００４４】
続いて、同じ処理室内で、上記スリミングされたレジスト４１をマスクにしてＲＩＥを行う。これにより、図７（ａ）に示すように、レジスト４１で覆われず露出している絶縁層１７が１層分除去され、さらにその絶縁層１７の下の１層分の導電層ＷＬ２、ＷＬ３およびＷＬ４が除去される。
【００４５】
このときも、処理室内に、まず、例えばＣＨＦ３ガス、ＢＣｌ３ガスを導入した後、そのガスをプラズマ化させ、絶縁層１７をエッチングする。続いて、同じ処理室内に、例えばＨＢｒガス、Ｃｌ２ガスを導入した後、そのガスをプラズマ化させ、導電層ＷＬ２、ＷＬ３及びＷＬ４をエッチングする。
【００４６】
その後、レジスト４１をすべて除去することで、図７（ｂ）に示す構造が得られる。すなわち、本実施形態では、レジスト４１のスリミング工程と、レジスト４１に覆われず露出している部分の絶縁層１７及びその絶縁層１７の下の各導電層ＷＬ２〜ＷＬ４を一層分ずつエッチングする工程とを繰り返すことで、図７（ｂ）に示す階段構造が得られる。
【００４７】
前述した絶縁層１７及び各導電層ＷＬ２〜ＷＬ４のエッチング工程と、レジスト４１のスリミング工程は、導入するガス種等を切り替え、同一処理室内で続けて行われる。すなわち、上記一連の工程中、ウェーハは処理室内に収容されたままであり、処理室内は大気開放されず、所望のガスによる所望の減圧雰囲気に維持される。これにより、効率的な処理を行える。
【００４８】
一般に、有機物を含むレジストの除去には酸素ガスが用いられ、酸素ガスをプラズマ化させてレジストを酸化させることによってレジストを除去するいわゆるアッシング現象を利用している。しかし、酸素ガスのみを用いて前述した階段構造部を加工する一連の工程を同じ処理室内で行った場合に、レジストの平面サイズの縮小幅（スリミング幅）がばらつく問題があった。レジストのスリミング幅がばらつくと、そのレジストをマスクにして加工される各段の幅がばらつき、後工程や製品品質に影響を与えることがある。
【００４９】
本発明者等は上記問題について考察したところ、前工程で導電層ＷＬ２〜ＷＬ４や絶縁層１７のエッチング時に使用したガスに含まれるハロゲン元素が、レジストスリミング時にも処理室内に残留していることが原因の一つと考えられるとの知見を得るに至った。すなわち、レジストスリミング時には酸素によるアッシングが支配的になるが、このとき、レジストスリミング時のプラズマによって活性化またはイオン化した残留ハロゲン元素の作用によってもレジストが除去されると考えられる。レジストスリミング時に処理室内に存在している、前工程で使われたハロゲン元素の残留量は極微量と考えられるが、その残留量は積極的に制御されたものではなく一定ではないために、レジストスリミング幅がばらつくと考えられる。
【００５０】
そこで、本実施形態では、レジストスリミング時に、前述したように酸素ガスに加えて、ハロゲン元素を含むガスを用いる。処理室内に導入される量は酸素の方がハロゲン元素よりも多く、レジストスリミングにおいては酸素によるアッシングが支配的となる。
【００５１】
レジストスリミング時における処理室内のハロゲン元素残留量は極微量と考えられ、この残留量よりは多い量のハロゲン元素をレジストスリミング時に処理室内に導入する。このレジストスリミング時におけるハロゲン元素の導入量を所望に制御することで、ハロゲン元素の影響によるレジストスリミング幅を制御可能となる。すなわち、レジストスリミング時に、意図的に導入量が制御されたハロゲン元素を導入することで、その残留量が不定な残留ハロゲン元素による影響を抑えて、レジストスリミング幅の制御性が向上する。
【００５２】
すなわち本実施形態では、酸素ガスとハロゲン元素を含むガスとの混合ガスを用いてレジストスリミングを行うことで、レジストスリミング幅を安定化させることができ、そのスリミングされたレジスト４１をマスクにして加工される階段構造部の各段の幅のばらつきを抑制できる。
【００５３】
前述した一連の工程におけるレジストスリミング工程を、例えばＯ２とＳＦ６との混合ガスを用いて下記条件にて行ったところ、レジストスリミング幅の安定化を確認できた。
【００５４】
処理室内には、Ｏ２ガスを２００（ｓｃｃｍ）、ＳＦ６ガスを８（ｓｃｃｍ）の流量で導入し、それら混合ガスによる処理室内圧力を５０（ｍＴｏｒｒ）に維持した。処理室外に設けられたＴＣＰ（Transformer Coupled Plasma）電極に高周波電力を与えることによって電磁波を発生させ、その電磁波を処理室内に導入することで上記混合ガスを励起してプラズマ化させた。ＴＣＰ電極には１０００（Ｗ）の高周波電力を印加した。また、ウェーハ保持部は接地されている。さらに、ウェーハは、ウェーハ保持部に設けられたヒータ等の温度制御機構により６０℃に温度制御した。
【００５５】
ここで、図８は、レジストスリミング時におけるＳＦ６の流量（ｓｃｃｍ）と、レジストスリミング幅（ｎｍ）との関係を示すグラフである。ＳＦ６の流量を変化させたこと以外の他の条件は上記と同じである。図８には、step１、step２及びstep３の３回分のレジストスリミング工程で得られたデータを示している。
【００５６】
この図８の結果より、ＳＦ６ガスの流量が７〜９（ｓｃｃｍ）の場合に、ＳＦ６ガスの流量の変動に対するレジストスリミング幅の変動が小さくなっている。前工程で使われたハロゲン元素が残留している場合、レジストスリミング時には、その残留ハロゲン元素と、レジストスリミング時に新たに導入されたＳＦ６ガスのハロゲン元素であるフッ素（Ｆ）とが処理室内に存在することになる。残留ハロゲン元素がフッ素以外のハロゲン元素であっても、同じハロゲン元素であるため、レジストスリミングに与える影響はフッ素と同程度と考えられる。したがって、図８のグラフの横軸のＳＦ６ガスの流量の変動量は、処理室内のハロゲン元素量の変動量と換算することができる。このことから、レジストスリミング時に、意図的に導入されたＳＦ６ガスに対して微量の残留ハロゲン元素が混合し、処理室内のハロゲン元素量が変動したとしても、ＳＦ６ガスの流量を７〜９（ｓｃｃｍ）とすることで、レジストスリミング幅の変動を小さく抑えることができる。
【００５７】
このとき、Ｏ２ガスは２００（ｓｃｃｍ）の流量で導入されている。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＳＦ６ガスの流量は７〜９（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＳＦ６ガスとの混合ガスにおけるＳＦ６ガスの流量比を３．４〜４．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。
【００５８】
また、図８の結果より、ＳＦ６ガスの流量が７〜９（ｓｃｃｍ）の場合に、レジストスリミング幅が大きくなっている。したがって、Ｏ２ガスとＳＦ６ガスとの混合ガスにおけるＳＦ６ガスの流量比を３．４〜４．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００５９】
本実施形態において、レジストスリミング時に導入するガスとしてはＳＦ６に限らず、フッ素を含む他のガスや、さらにはフッ素以外のハロゲン元素を含むものであってもよい。例えば、ハロゲン元素を含むガスとしてＮＦ３をＯ２に加えて用いたときに、ＮＦ３の導入によってＳＦ６と全く同様にレジストスリミング幅が制御可能であることを確認できた。
【００６０】
ＮＦ３ガスの場合も、前述した図８に示すＳＦ６ガスについての結果に基づいて、適切な流量を導くことができる。
【００６１】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの化合物ＮＦ３あたり３個のＦが解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＮＦ３ガスの流量は、ＳＦ６ガス流量の（６／３）倍の１４〜１８（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＮＦ３ガスの流量は１４〜１８（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＮＦ３ガスとの混合ガスにおけるＮＦ３ガスの流量比を６．５〜８．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＮＦ３ガスとの混合ガスにおけるＮＦ３ガスの流量比を６．５〜８．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６２】
レジストスリミング時に導入するハロゲン元素を含むガスとしてＣＦ４ガスを用いた場合も同様に考えることができる。
【００６３】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの化合物ＣＦ４あたり４個のＦが解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＣＦ４ガスの流量は、ＳＦ６ガス流量の（６／４）倍の１０．５〜１３．５（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＣＦ４ガスの流量は１０．５〜１３．５（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＣＦ４ガスとの混合ガスにおけるＣＦ４ガスの流量比を５．０〜６．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＣＦ４ガスとの混合ガスにおけるＣＦ４ガスの流量比を５．０〜６．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６４】
レジストスリミング時に導入するハロゲン元素を含むガスとしてＨＢｒガスを用いた場合も同様に考えることができる。
【００６５】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの化合物ＨＢｒあたり、Ｆと同じハロゲン元素であるＢｒが１個解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＨＢｒガスの流量は、ＳＦ６ガス流量の６倍の４２〜５４（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＨＢｒガスの流量は４２〜５４（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＨＢｒガスとの混合ガスにおけるＨＢｒガスの流量比を１７．４〜２１．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＨＢｒガスとの混合ガスにおけるＨＢｒガスの流量比を１７．４〜２１．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６６】
レジストスリミング時に導入するハロゲン元素を含むガスとしてＣｌ２ガスを用いた場合も同様に考えることができる。
【００６７】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの分子Ｃｌ２あたり、Ｆと同じハロゲン元素であるＣｌが２個解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＣｌ２ガスの流量は、ＳＦ６ガス流量の（６／２）倍の２１〜２７（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、Ｃｌ２ガスの流量は２１〜２７（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＣｌ２ガスとの混合ガスにおけるＣｌ２ガスの流量比を９．５〜１１．９％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＣｌ２ガスとの混合ガスにおけるＣｌ２ガスの流量比を９．５〜１１．９％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６８】
レジストスリミング時に導入するハロゲン元素を含むガスとしては、絶縁層１７や導電層ＷＬ２〜ＷＬ４のエッチングに使うハロゲン元素を含むガスと同じガスを用いれば、用意するガス種を少なくして、コスト低減を図れる。
【００６９】
前述したように、図７（ｂ）に示す階段構造部を形成した後、図７（ｃ）に示すように、階段構造部を覆うようにシリコン窒化物系のストッパー層２４を形成し、さらにストッパー層２４上にシリコン酸化物系の層間絶縁層４２を形成する。これらは、例えばＣＶＤ法で形成する。なお、図７（ｃ）に示す層間絶縁層４２は、図３に示す上部選択トランジスタＵＳＴが形成された積層体における絶縁層の一部に対応する。
【００７０】
ストッパー層２４及び層間絶縁層４２の形成後、層間絶縁層４２、ストッパー層２４およびストッパー層２４の下の絶縁層１７を貫通し、対応する各導電層ＷＬ１〜ＷＬ４に達する複数のコンタクトホールが一括形成される。これらコンタクトホールの形成後、各コンタクトホール内に例えばタングステンなどの導電材を埋め込むことで、図７（ｃ）に示すようにコンタクト電極６３が形成される。
【００７１】
各導電層ＷＬ１〜ＷＬ４は、階段構造部上に設けられたコンタクト電極６３を介して、図１に示す上層のワード線ＷＬＬと電気的に接続される。
【００７２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７３】
メモリセルアレイにおけるシリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、メモリホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層とシリコンピラーとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００７４】
１１…基板、１５，１９，３２…シリコンピラー、１７…絶縁層、２２…電荷蓄積層、２４…ストッパー層、４１…レジスト、４２…層間絶縁層、６３…コンタクト電極、ＷＬ１〜ＷＬ４…導電層
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ワード電極もしくはコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層構造を有するメモリデバイスが提案されている。例えば特許文献１には、上記積層構造に貫通ホール（メモリホール）を形成し、そのホールの内壁に電荷蓄積層を形成した後、ホール内にシリコンを柱状に埋め込むことでメモリセルを３次元配列する技術が開示されている。また、特許文献１には、各導電層の端部を階段状に形成して、その段差を利用することにより同一エッチングプロセスにより、上層配線と各導電層とを接続するためのコンタクトホールを形成することが開示されている。
【０００３】
上記階段状構造部の形成にあたっては、例えば、導電層と絶縁層との積層体上にレジストを形成し、このレジストの平面サイズを縮小するレジストスリミングと、そのレジストをマスクにした導電層及び絶縁層のエッチングとを複数回繰り返す方法が考えられる。これら工程は同一処理室内で続けて行うことが処理効率の点で望ましい。しかしながら、その場合、レジストスリミングを行う毎にレジストのスリミング幅が異なってしまうことが懸念されるが、特許文献１では、このようにレジストスリミングとエッチングとを繰り返す方法や、その際のレジストスリミング幅のばらつきに関して特に記述されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、レジストスリミング幅のばらつきを抑制する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、シリコンを含む被加工層上にレジストを形成するレジスト形成工程と、処理室内にハロゲン元素を含むガスを導入し、前記レジストをマスクにして前記被加工層を前記ハロゲン元素を含むガスを用いてエッチングするエッチング工程と、前記エッチング工程の後、同じ前記処理室内に酸素ガスとハロゲン元素を含むガスを導入し、前記酸素ガスとハロゲン元素を含むガスを用いて前記レジストの平面サイズを縮小するレジストスリミング工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、レジストスリミング幅のばらつきを抑制する半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を示す模式斜視図。
【図２】同メモリセルアレイにおける１本のメモリストリングの模式斜視図。
【図３】図１におけるＹＺ方向の要部模式断面図。
【図４】図３における要部の拡大断面図。
【図５】本発明の実施形態に係る半導体装置における導電層の階段構造部の形成方法を示す模式図。
【図６】図５に続く工程を示す模式図。
【図７】図６に続く工程を示す模式図。
【図８】レジストスリミング時におけるＳＦ６の流量と、レジストスリミング幅との関係を示すグラフ。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１０】
本発明の実施形態に係る半導体装置は、複数のメモリセルが３次元配列されたメモリセルアレイと、そのメモリセルアレイの周辺に形成された周辺回路とを有する。
【００１１】
図１は、そのメモリセルアレイの構成を示す模式斜視図である。
図２は、複数のメモリセルＭＣが導電層ＷＬ１〜ＷＬ４の積層方向に直列接続されて構成される１本（１列）のメモリストリングＭＳの模式斜視図である。
図３は、メモリセルアレイの図１におけるＹＺ方向の模式断面図である。
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１２】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向、すなわち複数の導電層ＷＬ１〜ＷＬ４の積層方向をＺ方向とする。
【００１３】
図３に示すように、基板（例えばシリコン基板）１１上にセルソース１２が設けられている。セルソース１２は不純物が添加され導電性を有するシリコン層である。セルソース１２の上には絶縁層１３を介して下部選択ゲートＬＳＧが設けられ、下部選択ゲートＬＳＧの上には絶縁層１４が設けられている。絶縁層１３、１４はシリコン酸化物やシリコン窒化物を含む層であり、下部選択ゲートＬＳＧは不純物が添加され導電性を有するシリコン層である。
【００１４】
絶縁層１４の上には、複数の絶縁層１７と複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体が設けられている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては例えば４層の場合を例示する。絶縁層１７はシリコン酸化物を含む。各導電層ＷＬ１〜ＷＬ４は不純物が添加され導電性を有するシリコン層である。
【００１５】
上記積層体における最上層の絶縁層１７上にはストッパー層（例えばＳｉＮ層）２４が設けられている。ストッパー層２４上には絶縁層２５を介して上部選択ゲートＵＳＧが設けられている。上部選択ゲートＵＳＧ上には絶縁層２７が設けられている。絶縁層２５、２７はシリコン酸化物やシリコン窒化物を含む層であり、上部選択ゲートＵＳＧは不純物が添加され導電性を有するシリコン層である。
【００１６】
図１に示すように、導電層ＷＬ１〜ＷＬ４、下部選択ゲートＬＳＧおよびセルソース１２は、ＸＹ平面に対して平行な板状の層として形成されている。上部選択ゲートＵＳＧは、Ｘ方向に延びる複数本の配線状の導電部材となっている。図３に示すように、各々の上部選択ゲートＵＳＧの間には絶縁層２６が設けられている。なお、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。
【００１７】
基板１１上の前述した積層体には、Ｚ方向に延びる複数本のメモリホールが形成されている。それらメモリホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。
【００１８】
図３に示すように、メモリホールＭＨの内部には、柱状の半導体層として、下層側から順にシリコンピラー１５、１９、３２が埋め込まれている。シリコンピラー１５は下部選択ゲートＬＳＧを貫通し、シリコンピラー１９は複数の導電層ＷＬ１〜ＷＬ４を貫通し、シリコンピラー３２は上部選択ゲートＵＳＧを貫通している。
【００１９】
シリコンピラー１５、１９、３２は、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラー１５、１９、３２の形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。シリコンピラー１５の下端はセルソース１２に接続されている。シリコンピラー１９の下端はシリコンピラー１５に接続され、シリコンピラー１９の上端はシリコンピラー３２に接続されている。
【００２０】
上部選択ゲートＵＳＧ上の絶縁層２７の上には絶縁層２９が設けられ、その絶縁層２９上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー３２の直上域を通過するように配列されており、絶縁層２９を貫通して設けられたコンタクト電極３０を介して、シリコンピラー３２の上端に接続されている。
【００２１】
図１に示すように、上部選択ゲートＵＳＧはコンタクト電極６５を介して上部選択ゲート配線ＵＳＬと接続されている。セルソース１２、下部選択ゲートＬＳＧおよび複数の導電層ＷＬ１〜ＷＬ４が積層された積層体の端部は下層側ほどＸ方向に突出した階段状に加工されている。この階段構造部で、セルソース１２はコンタクト電極６１を介してセルソース配線ＣＳＬに接続され、下部選択ゲートＬＳＧはコンタクト電極６２を介して下部選択ゲート配線ＬＳＬに接続され、各導電層ＷＬ１〜ＷＬ４はコンタクト電極６３を介してワード線ＷＬＬに接続されている。
【００２２】
図３に示すように、導電層ＷＬ１〜ＷＬ４と絶縁層１７との積層体に形成されたメモリホールＭＨの内周壁には、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。図４に、その部分の拡大断面を示す。
【００２３】
絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンピラー１９が設けられ、第２の絶縁膜２３はシリコンピラー１９に接している。第１の絶縁膜２１は導電層ＷＬ１〜ＷＬ４に接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。
【００２４】
導電層ＷＬ１〜ＷＬ４と絶縁層１７との積層体に設けられたシリコンピラー１９はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層２２はシリコンピラー１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー１９と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２５】
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンピラー１９から電荷が注入される際、または電荷蓄積層２２に蓄積された電荷がシリコンピラー１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
【００２６】
図２に示すように、１本のシリコンピラー１９の周囲には、導電層ＷＬ１〜ＷＬ４の層数と同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００２７】
再び図３を参照すると、下部選択ゲートＬＳＧ及びその上下の絶縁層１３、１４からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜１６が筒状に形成され、この内側にシリコンピラー１５が埋め込まれている。これにより、その積層体内には、シリコンピラー１５をチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。
【００２８】
また、ストッパー層２４、上部選択ゲートＵＳＧ及びその上下の絶縁層２５、２７からなる積層体に形成されたホールの内周壁には、ゲート絶縁膜３３が筒状に形成され、この内側にシリコンピラー３２が埋め込まれている。これにより、その積層体内には、シリコンピラー３２をチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。
【００２９】
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンピラー３２の上端部に電位を与えるドライバ回路、セルソース配線ＣＳＬ及びセルソース１２を介してシリコンピラー１５の下端部に電位を与えるドライバ回路、上部選択ゲート配線ＵＳＬを介して上部選択ゲートＵＳＧに電位を与えるドライバ回路、下部選択ゲート配線ＬＳＬを介して下部選択ゲートＬＳＧに電位を与えるドライバ回路、ワード線ＷＬＬを介して各導電層ＷＬ１〜ＷＬ４に電位を与えるドライバ回路などを含む。
【００３０】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線ＷＬＬすなわち導電層ＷＬ１〜ＷＬ４を選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンピラー１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
【００３２】
本実施形態の半導体装置において、図１に示すように、導電層ＷＬ１〜ＷＬ４におけるメモリセルアレイ領域より外側の端部は、下層ほどメモリセルアレイ領域からの長さが長くされた階段状に加工されている。このため、各導電層ＷＬ１〜ＷＬ４を上層のワード線ＷＬＬと接続するための複数のコンタクトホールを、同一エッチングプロセスにより一括形成することができる。
【００３３】
以下、本実施形態に係る半導体装置における導電層ＷＬ１〜ＷＬ４階段構造部の形成方法を、図５〜図７を参照して説明する。
【００３４】
基板１１上には、すでに下部選択トランジスタＬＳＴや、周辺回路のトランジスタなどが形成されているとする。その下部選択トランジスタＬＳＴ上の絶縁層１４上に、複数の絶縁層１７と複数の導電層ＷＬ１〜ＷＬ４とが、例えばＣＶＤ（chemical vapor deposition）法により交互に積層される。絶縁層１７はシリコン酸化物を含む層であり、各導電層ＷＬ１〜ＷＬ４はシリコン層である。
【００３５】
絶縁層１７と導電層ＷＬ１〜ＷＬ４との積層体の形成後、メモリセルアレイ領域に対して、図３に示すメモリホールＭＨ、電荷蓄積層を含む絶縁膜２０、シリコンピラー１９などの形成工程が行われる。
【００３６】
その後、上記積層体上に、図５（ａ）に示すようにレジスト４１が形成され、階段構造部の加工が進められていく。レジスト４１は有機物を含み、光等のエネルギー線照射を受けた部分が現像液に対して可溶もしくは不溶になる特性を有する。
【００３７】
まず、レジスト４１に対して、図示しないマスクを用いたリソグラフィ及び現像を行い、図５（ｂ）に示すように、レジスト４１の端が所望の位置に位置するようにパターニングする。
【００３８】
次に、そのレジスト４１をマスクにしてＲＩＥ（Reactive Ion Etching）を行い、図５（ｃ）に示すように、上から１層目の絶縁層１７及びその下の導電層ＷＬ４におけるレジスト４１から露出している部分を除去する。
【００３９】
具体的には、上記積層体が形成されたウェーハを処理室内に収容し、その処理室内に、まず、例えばＣＨＦ３ガス、ＢＣｌ３ガスを導入した後、そのガスをプラズマ化させ、１層目の絶縁層１７をエッチングする。続いて、同じ処理室内に、例えばＨＢｒガス、Ｃｌ２ガスを導入した後、そのガスをプラズマ化させ、導電層ＷＬ４をエッチングする。
【００４０】
続いて、同じ処理室内に、酸素ガスとハロゲン元素を含むガスを導入した後、そのガスをプラズマ化させ、図６（ａ）に示すように、レジスト４１の平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、１層目の絶縁層１７の表面の一部が新たに露出する。
【００４１】
続いて、同じ処理室内で、上記スリミングされたレジスト４１をマスクにしてＲＩＥを行う。これにより、図６（ｂ）に示すように、先のエッチングにより１層目の絶縁層１７及び導電層ＷＬ４が除去された部分の下の２層目の絶縁層１７及び導電層ＷＬ３が除去されると共に、その隣の部分でレジスト４１から露出している１層目の絶縁層１７及びその下の導電層ＷＬ４も除去される。
【００４２】
このときも、処理室内に、まず、例えばＣＨＦ３ガス、ＢＣｌ３ガスを導入した後、そのガスをプラズマ化させ、絶縁層１７をエッチングする。続いて、同じ処理室内に、例えばＨＢｒガス、Ｃｌ２ガスを導入した後、そのガスをプラズマ化させ、導電層ＷＬ３及びＷＬ４をエッチングする。
【００４３】
図６（ｂ）の工程の後、続いて、同じ処理室内に、酸素ガスとハロゲン元素を含むガスを導入した後、そのガスをプラズマ化させ、図６（ｃ）に示すように、レジスト４１の平面サイズを縮小するレジストスリミングを行う。このレジストスリミングにより、１層目の絶縁層１７の表面の一部が新たに露出する。
【００４４】
続いて、同じ処理室内で、上記スリミングされたレジスト４１をマスクにしてＲＩＥを行う。これにより、図７（ａ）に示すように、レジスト４１で覆われず露出している絶縁層１７が１層分除去され、さらにその絶縁層１７の下の１層分の導電層ＷＬ２、ＷＬ３およびＷＬ４が除去される。
【００４５】
このときも、処理室内に、まず、例えばＣＨＦ３ガス、ＢＣｌ３ガスを導入した後、そのガスをプラズマ化させ、絶縁層１７をエッチングする。続いて、同じ処理室内に、例えばＨＢｒガス、Ｃｌ２ガスを導入した後、そのガスをプラズマ化させ、導電層ＷＬ２、ＷＬ３及びＷＬ４をエッチングする。
【００４６】
その後、レジスト４１をすべて除去することで、図７（ｂ）に示す構造が得られる。すなわち、本実施形態では、レジスト４１のスリミング工程と、レジスト４１に覆われず露出している部分の絶縁層１７及びその絶縁層１７の下の各導電層ＷＬ２〜ＷＬ４を一層分ずつエッチングする工程とを繰り返すことで、図７（ｂ）に示す階段構造が得られる。
【００４７】
前述した絶縁層１７及び各導電層ＷＬ２〜ＷＬ４のエッチング工程と、レジスト４１のスリミング工程は、導入するガス種等を切り替え、同一処理室内で続けて行われる。すなわち、上記一連の工程中、ウェーハは処理室内に収容されたままであり、処理室内は大気開放されず、所望のガスによる所望の減圧雰囲気に維持される。これにより、効率的な処理を行える。
【００４８】
一般に、有機物を含むレジストの除去には酸素ガスが用いられ、酸素ガスをプラズマ化させてレジストを酸化させることによってレジストを除去するいわゆるアッシング現象を利用している。しかし、酸素ガスのみを用いて前述した階段構造部を加工する一連の工程を同じ処理室内で行った場合に、レジストの平面サイズの縮小幅（スリミング幅）がばらつく問題があった。レジストのスリミング幅がばらつくと、そのレジストをマスクにして加工される各段の幅がばらつき、後工程や製品品質に影響を与えることがある。
【００４９】
本発明者等は上記問題について考察したところ、前工程で導電層ＷＬ２〜ＷＬ４や絶縁層１７のエッチング時に使用したガスに含まれるハロゲン元素が、レジストスリミング時にも処理室内に残留していることが原因の一つと考えられるとの知見を得るに至った。すなわち、レジストスリミング時には酸素によるアッシングが支配的になるが、このとき、レジストスリミング時のプラズマによって活性化またはイオン化した残留ハロゲン元素の作用によってもレジストが除去されると考えられる。レジストスリミング時に処理室内に存在している、前工程で使われたハロゲン元素の残留量は極微量と考えられるが、その残留量は積極的に制御されたものではなく一定ではないために、レジストスリミング幅がばらつくと考えられる。
【００５０】
そこで、本実施形態では、レジストスリミング時に、前述したように酸素ガスに加えて、ハロゲン元素を含むガスを用いる。処理室内に導入される量は酸素の方がハロゲン元素よりも多く、レジストスリミングにおいては酸素によるアッシングが支配的となる。
【００５１】
レジストスリミング時における処理室内のハロゲン元素残留量は極微量と考えられ、この残留量よりは多い量のハロゲン元素をレジストスリミング時に処理室内に導入する。このレジストスリミング時におけるハロゲン元素の導入量を所望に制御することで、ハロゲン元素の影響によるレジストスリミング幅を制御可能となる。すなわち、レジストスリミング時に、意図的に導入量が制御されたハロゲン元素を導入することで、その残留量が不定な残留ハロゲン元素による影響を抑えて、レジストスリミング幅の制御性が向上する。
【００５２】
すなわち本実施形態では、酸素ガスとハロゲン元素を含むガスとの混合ガスを用いてレジストスリミングを行うことで、レジストスリミング幅を安定化させることができ、そのスリミングされたレジスト４１をマスクにして加工される階段構造部の各段の幅のばらつきを抑制できる。
【００５３】
前述した一連の工程におけるレジストスリミング工程を、例えばＯ２とＳＦ６との混合ガスを用いて下記条件にて行ったところ、レジストスリミング幅の安定化を確認できた。
【００５４】
処理室内には、Ｏ２ガスを２００（ｓｃｃｍ）、ＳＦ６ガスを８（ｓｃｃｍ）の流量で導入し、それら混合ガスによる処理室内圧力を５０（ｍＴｏｒｒ）に維持した。処理室外に設けられたＴＣＰ（Transformer Coupled Plasma）電極に高周波電力を与えることによって電磁波を発生させ、その電磁波を処理室内に導入することで上記混合ガスを励起してプラズマ化させた。ＴＣＰ電極には１０００（Ｗ）の高周波電力を印加した。また、ウェーハ保持部は接地されている。さらに、ウェーハは、ウェーハ保持部に設けられたヒータ等の温度制御機構により６０℃に温度制御した。
【００５５】
ここで、図８は、レジストスリミング時におけるＳＦ６の流量（ｓｃｃｍ）と、レジストスリミング幅（ｎｍ）との関係を示すグラフである。ＳＦ６の流量を変化させたこと以外の他の条件は上記と同じである。図８には、step１、step２及びstep３の３回分のレジストスリミング工程で得られたデータを示している。
【００５６】
この図８の結果より、ＳＦ６ガスの流量が７〜９（ｓｃｃｍ）の場合に、ＳＦ６ガスの流量の変動に対するレジストスリミング幅の変動が小さくなっている。前工程で使われたハロゲン元素が残留している場合、レジストスリミング時には、その残留ハロゲン元素と、レジストスリミング時に新たに導入されたＳＦ６ガスのハロゲン元素であるフッ素（Ｆ）とが処理室内に存在することになる。残留ハロゲン元素がフッ素以外のハロゲン元素であっても、同じハロゲン元素であるため、レジストスリミングに与える影響はフッ素と同程度と考えられる。したがって、図８のグラフの横軸のＳＦ６ガスの流量の変動量は、処理室内のハロゲン元素量の変動量と換算することができる。このことから、レジストスリミング時に、意図的に導入されたＳＦ６ガスに対して微量の残留ハロゲン元素が混合し、処理室内のハロゲン元素量が変動したとしても、ＳＦ６ガスの流量を７〜９（ｓｃｃｍ）とすることで、レジストスリミング幅の変動を小さく抑えることができる。
【００５７】
このとき、Ｏ２ガスは２００（ｓｃｃｍ）の流量で導入されている。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＳＦ６ガスの流量は７〜９（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＳＦ６ガスとの混合ガスにおけるＳＦ６ガスの流量比を３．４〜４．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。
【００５８】
また、図８の結果より、ＳＦ６ガスの流量が７〜９（ｓｃｃｍ）の場合に、レジストスリミング幅が大きくなっている。したがって、Ｏ２ガスとＳＦ６ガスとの混合ガスにおけるＳＦ６ガスの流量比を３．４〜４．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００５９】
本実施形態において、レジストスリミング時に導入するガスとしてはＳＦ６に限らず、フッ素を含む他のガスや、さらにはフッ素以外のハロゲン元素を含むものであってもよい。例えば、ハロゲン元素を含むガスとしてＮＦ３をＯ２に加えて用いたときに、ＮＦ３の導入によってＳＦ６と全く同様にレジストスリミング幅が制御可能であることを確認できた。
【００６０】
ＮＦ３ガスの場合も、前述した図８に示すＳＦ６ガスについての結果に基づいて、適切な流量を導くことができる。
【００６１】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの化合物ＮＦ３あたり３個のＦが解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＮＦ３ガスの流量は、ＳＦ６ガス流量の（６／３）倍の１４〜１８（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＮＦ３ガスの流量は１４〜１８（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＮＦ３ガスとの混合ガスにおけるＮＦ３ガスの流量比を６．５〜８．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＮＦ３ガスとの混合ガスにおけるＮＦ３ガスの流量比を６．５〜８．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６２】
レジストスリミング時に導入するハロゲン元素を含むガスとしてＣＦ４ガスを用いた場合も同様に考えることができる。
【００６３】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの化合物ＣＦ４あたり４個のＦが解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＣＦ４ガスの流量は、ＳＦ６ガス流量の（６／４）倍の１０．５〜１３．５（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＣＦ４ガスの流量は１０．５〜１３．５（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＣＦ４ガスとの混合ガスにおけるＣＦ４ガスの流量比を５．０〜６．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＣＦ４ガスとの混合ガスにおけるＣＦ４ガスの流量比を５．０〜６．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６４】
レジストスリミング時に導入するハロゲン元素を含むガスとしてＨＢｒガスを用いた場合も同様に考えることができる。
【００６５】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの化合物ＨＢｒあたり、Ｆと同じハロゲン元素であるＢｒが１個解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＨＢｒガスの流量は、ＳＦ６ガス流量の６倍の４２〜５４（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、ＨＢｒガスの流量は４２〜５４（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＨＢｒガスとの混合ガスにおけるＨＢｒガスの流量比を１７．４〜２１．３％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＨＢｒガスとの混合ガスにおけるＨＢｒガスの流量比を１７．４〜２１．３％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６６】
レジストスリミング時に導入するハロゲン元素を含むガスとしてＣｌ２ガスを用いた場合も同様に考えることができる。
【００６７】
プラズマ中で一つの化合物ＳＦ６あたり６個のＦが解離するとし、同様に、プラズマ中で一つの分子Ｃｌ２あたり、Ｆと同じハロゲン元素であるＣｌが２個解離すると考える。したがって、７〜９（ｓｃｃｍ）のＳＦ６ガスに対応するＣｌ２ガスの流量は、ＳＦ６ガス流量の（６／２）倍の２１〜２７（ｓｃｃｍ）と推定できる。すなわち、２００（ｓｃｃｍ）のＯ２ガスに対して、Ｃｌ２ガスの流量は２１〜２７（ｓｃｃｍ）とするのが適量である。したがって、Ｏ２ガスとＣｌ２ガスとの混合ガスにおけるＣｌ２ガスの流量比を９．５〜１１．９％にすることで、残留ハロゲン元素による影響を抑えてレジストスリミング幅を安定化させることができる。さらに、Ｏ２ガスとＣｌ２ガスとの混合ガスにおけるＣｌ２ガスの流量比を９．５〜１１．９％にすることで、レジストスリミングレートを高めて、処理時間の短縮を図れる。
【００６８】
レジストスリミング時に導入するハロゲン元素を含むガスとしては、絶縁層１７や導電層ＷＬ２〜ＷＬ４のエッチングに使うハロゲン元素を含むガスと同じガスを用いれば、用意するガス種を少なくして、コスト低減を図れる。
【００６９】
前述したように、図７（ｂ）に示す階段構造部を形成した後、図７（ｃ）に示すように、階段構造部を覆うようにシリコン窒化物系のストッパー層２４を形成し、さらにストッパー層２４上にシリコン酸化物系の層間絶縁層４２を形成する。これらは、例えばＣＶＤ法で形成する。なお、図７（ｃ）に示す層間絶縁層４２は、図３に示す上部選択トランジスタＵＳＴが形成された積層体における絶縁層の一部に対応する。
【００７０】
ストッパー層２４及び層間絶縁層４２の形成後、層間絶縁層４２、ストッパー層２４およびストッパー層２４の下の絶縁層１７を貫通し、対応する各導電層ＷＬ１〜ＷＬ４に達する複数のコンタクトホールが一括形成される。これらコンタクトホールの形成後、各コンタクトホール内に例えばタングステンなどの導電材を埋め込むことで、図７（ｃ）に示すようにコンタクト電極６３が形成される。
【００７１】
各導電層ＷＬ１〜ＷＬ４は、階段構造部上に設けられたコンタクト電極６３を介して、図１に示す上層のワード線ＷＬＬと電気的に接続される。
【００７２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７３】
メモリセルアレイにおけるシリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、メモリホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、導電層とシリコンピラーとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００７４】
１１…基板、１５，１９，３２…シリコンピラー、１７…絶縁層、２２…電荷蓄積層、２４…ストッパー層、４１…レジスト、４２…層間絶縁層、６３…コンタクト電極、ＷＬ１〜ＷＬ４…導電層
【特許請求の範囲】
【請求項１】
シリコンを含む被加工層上にレジストを形成するレジスト形成工程と、
処理室内にハロゲン元素を含むガスを導入し、前記レジストをマスクにして前記被加工層を前記ハロゲン元素を含むガスを用いてエッチングするエッチング工程と、
前記エッチング工程の後、同じ前記処理室内に酸素ガスとハロゲン元素を含むガスを導入し、前記酸素ガスとハロゲン元素を含むガスを用いて前記レジストの平面サイズを縮小するレジストスリミング工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストスリミング工程で用いられる前記ガスに含まれる前記ハロゲン元素は、フッ素であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記レジストスリミング工程でＯ２とＳＦ６との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記ＳＦ６の流量比を３．４〜４．３％にすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記レジストスリミング工程でＯ２とＮＦ３との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記ＮＦ３の流量比を６．５〜８．３％にすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記レジストスリミング工程でＯ２とＣＦ４との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記ＣＦ４の流量比を５．０〜６．３％にすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項１】
シリコンを含む被加工層上にレジストを形成するレジスト形成工程と、
処理室内にハロゲン元素を含むガスを導入し、前記レジストをマスクにして前記被加工層を前記ハロゲン元素を含むガスを用いてエッチングするエッチング工程と、
前記エッチング工程の後、同じ前記処理室内に酸素ガスとハロゲン元素を含むガスを導入し、前記酸素ガスとハロゲン元素を含むガスを用いて前記レジストの平面サイズを縮小するレジストスリミング工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストスリミング工程で用いられる前記ガスに含まれる前記ハロゲン元素は、フッ素であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記レジストスリミング工程でＯ２とＳＦ６との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記ＳＦ６の流量比を３．４〜４．３％にすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記レジストスリミング工程でＯ２とＮＦ３との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記ＮＦ３の流量比を６．５〜８．３％にすることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記レジストスリミング工程でＯ２とＣＦ４との混合ガスが用いられ、前記処理室内に導入される前記混合ガスにおける前記ＣＦ４の流量比を５．０〜６．３％にすることを特徴とする請求項２記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−３７２２（Ｐ２０１１−３７２２Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４５５３３（Ｐ２００９−１４５５３３）
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１８日（２００９．６．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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