半導体装置の製造方法
【課題】側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制できるようにする。
【解決手段】シリコン窒化膜10の上にシリコン酸化膜11を形成し、リソグラフィによりパターニングし、シリコン酸化膜11をスリミング技術によりスリミングし、シリコン酸化膜11の上面および側面並びにシリコン窒化膜10の上面上に沿って非晶質シリコン膜13を堆積する。非晶質シリコン膜13を異方性エッチング処理することでシリコン酸化膜11の側面に沿ってスペーサ状に残留させる。次に、シリコン酸化膜11の上端11aが非晶質シリコン膜13の上端13aよりも低くなるようにエッチング処理し、非晶質シリコン膜13の上面13bを上に凸となる湾曲面に形成する。
【解決手段】シリコン窒化膜10の上にシリコン酸化膜11を形成し、リソグラフィによりパターニングし、シリコン酸化膜11をスリミング技術によりスリミングし、シリコン酸化膜11の上面および側面並びにシリコン窒化膜10の上面上に沿って非晶質シリコン膜13を堆積する。非晶質シリコン膜13を異方性エッチング処理することでシリコン酸化膜11の側面に沿ってスペーサ状に残留させる。次に、シリコン酸化膜11の上端11aが非晶質シリコン膜13の上端13aよりも低くなるようにエッチング処理し、非晶質シリコン膜13の上面13bを上に凸となる湾曲面に形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板上に微細なパターンを形成することが可能な半導体装置の製造方法に関する。
【背景技術】
【0002】
例えば、半導体装置として集積度の高いメモリを製造する場合、メモリの微細化に伴い、現状のリソグラフィ技術の解像度の限界よりも微細なピッチを有するパターンを形成する方法が考えられている。このような形成方法の一例として、側壁転写プロセスという方法が知られている(例えば、特許文献1参照)。この側壁転写プロセスにおいては、まず、被加工膜の上に第1膜を形成した後、当該第1膜をエッチング処理しパターニングすることで被加工膜の上面を露出させる。
【0003】
次いで、第1膜とエッチング選択性を有する第2膜を第1膜の上面および側面並びに被加工膜の露出上面に沿って成膜する。そして、第1膜の上面が露出するまで第2膜を異方性エッチングする。この後、芯材としての第1膜を除去することにより、第2膜によるパターンが形成される。
【0004】
さて、上記した第2膜は、予め第1膜の側面に沿って成膜されるため、その上面が第1膜の側面上部からその外下側に向かって傾斜する非対称な形状に成形される。このため、隣接する2個のパターンの上端部の距離(スペースパターンの開口幅寸法)が狭いものと、広いものとが交互に存在するようになる。
【0005】
このような形状のパターンをマスクとして、被加工膜をエッチングすると、マスクの上端部間の開口幅寸法が異なるため、マイクロローディング効果により例えばエッチングの深さに差ができてしまい、被加工膜の加工形状差が顕著になるという問題が発生する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−43156号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様の半導体装置の製造方法は、被加工膜上に第1膜を形成する第1の工程と、前記第1膜を細幅のパターンと太幅のスペースパターンにパターニングし前記被加工膜の上面を露出させる第2の工程と、前記第1膜の上面および側面並びに前記被加工膜の上面に沿って前記第1膜との間でエッチング選択性を有する第2膜を形成する第3の工程と、前記第2膜をエッチングすることで当該第2膜を前記第1膜の側面に沿って残留させながら前記第1膜の上面および前記被加工膜の上面を露出させる第4の工程と、前記第2膜に対して選択性を有する条件下で前記第1膜をエッチング処理することで前記第1膜の上端が前記第2膜の上端より低く、且つ、前記第1膜の上端が前記被加工膜の上面よりも高い位置になるように形成する第5の工程と、前記第1膜をエッチング処理した後、前記被加工膜との間で選択性を有する条件下で前記第2膜の上部をエッチング処理する第6の工程と、前記第2膜の上部をエッチング処理した後、前記第1膜を除去処理する第7の工程と、前記第1膜を除去処理した後、前記第2膜をマスクとして前記被加工膜をエッチング処理する第8の工程とを備えたことを特徴としている。
【発明の効果】
【0009】
本発明によれば、側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の第1実施形態を示すもので、NAND型フラッシュメモリ装置のメモリセル領域の一部の電気的構成図
【図2】メモリセル領域のレイアウトパターンを示す模式的な平面図
【図3】(a)は、図2中A−A線で示す部分のゲート電極構造を示す模式的な縦断面図、(b)は、図2中B−B線で示す部分のゲート電極構造を示す模式的な縦断面図
【図4】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その1)
【図5】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その2)
【図6】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その3)
【図7】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その4)
【図8】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その5)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その1)
【図9】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その6)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その2)
【図10】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その7)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その3)
【図11】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その8)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その4)
【図12】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その9)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その5)
【図13】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その10)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その6)
【図14】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その11)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その7)
【図15】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その12)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その8)
【図16】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その13)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その9)
【図17】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その14)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その10)
【図18】本発明の第2実施形態を示すもので、(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その15)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その11)
【図19】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その16)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その12)
【図20】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その17)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その13)
【図21】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その18)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その14)
【図22】本発明の第3実施形態を示すもので、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その19)
【図23】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その20)
【図24】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その21)
【発明を実施するための形態】
【0011】
(第1実施形態)
以下、NAND型のフラッシュメモリ装置の加工工程に適用した場合の本発明の第1実施形態について図1ないし図17を参照しながら説明する。尚、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものとされている。
【0012】
半導体装置としてのNAND型のフラッシュメモリ装置1は、メモリセルトランジスタTrmが多数マトリクス状に形成されるメモリセルアレイArを備えたメモリセル領域Mと、メモリセルトランジスタTrmを駆動するための周辺回路(図示せず)を備えた周辺回路領域(図示せず)とから構成されている。
【0013】
図1は、フラッシュメモリ装置におけるメモリセルアレイの一部の等価回路を示している。この図1に示すように、フラッシュメモリ装置1のメモリセルアレイAr内には、NANDセルユニットUCが行列状に構成されている。このNANDセルユニットUCは、2個(複数)の選択ゲートトランジスタTrs1、Trs2と、これらの間に位置して隣接するもの同士でソース/ドレイン領域を共用して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとから構成されている。
【0014】
図1中、X方向(ワード線方向、チャネル幅方向)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は、選択ゲート線SGL1で共通接続されている。さらに、選択ゲートトランジスタTrs2は、選択ゲート線SGL2で共通接続されている。
【0015】
図2は、メモリセル領域の一部のレイアウトパターンを示している。この図2に示すように、複数のNANDセルユニットUCは、Y方向に延びるSTI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分断された活性領域(アクティブエリア)Saに形成されている。選択ゲート線SGL1と活性領域Saとの平面的な交差領域には選択ゲート電極SGDが構成されている。選択ゲート線SGL2と活性領域Saとの平面的な交差領域には選択ゲート電極SGSが構成されている。ワード線WLと活性領域Saとの平面的な交差領域にはメモリセルゲート電極MGが構成されている。
【0016】
選択ゲート電極SGSのソース側にはソース線コンタクトCSが設けられており、当該ソース線コンタクトCSを介してソース線SL(図1参照)に電気的に接続されている。選択ゲート電極SGDのドレイン側にはビット線コンタクトCBが設けられており、当該ビット線コンタクトCBを介してY方向に延びるビット線BL(図1参照)に電気的に接続されている。
【0017】
図3(a)および図3(b)は、それぞれ、図2のA−A線に沿う断面構造、図2のB−B線に沿う断面構造を模式的に表している。
図3(a)に示すように、半導体基板2にはその表層にnウェル2aが形成されており、nウェル2aの表層にpウェル2bが形成されており、pウェル2bには素子分離溝3が形成されている。
【0018】
この素子分離溝3はX方向に離間してY方向に沿って複数形成されており、それぞれの素子分離溝3の内側に素子分離絶縁膜4が形成されている。これにより素子分離領域Sbが構成されている。素子分離絶縁膜4は、例えばHTO(High Temperature Oxide)膜、SOG(Spin On Glass)膜などのシリコン酸化膜を含んで形成されている。素子分離絶縁膜4は、半導体基板2に形成された素子分離溝3の内側に埋込み形成されており、半導体基板2の上面より上方に突出した上部を備えている。この素子分離絶縁膜4はX方向に離間して複数構成されている。隣り合う素子分離絶縁膜4、4間には、半導体基板2のpウェル2bに活性領域Saが形成されており、当該活性領域Saの上面上にゲート絶縁膜5が形成されている。
【0019】
このゲート絶縁膜5は、例えばシリコン酸化膜により構成されている。ゲート絶縁膜5は、その側面が素子分離絶縁膜4の上部の側面の一部に接触するように設けられており、その上面は素子分離絶縁膜4の上面より下方に位置して形成されている。
【0020】
このゲート絶縁膜5上には多結晶シリコン層(導電層、半導体層)6が浮遊ゲート電極FGとして構成されている。多結晶シリコン層6は、素子分離絶縁膜4の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜4の上面より上方に突出した上部側面とを有する。半導体基板2の表面から上方に突出した素子分離絶縁膜4の上部側面は、ゲート絶縁膜5の側面および多結晶シリコン層6の下部側面と面一に形成されている。
【0021】
ゲート間絶縁膜7は、素子分離絶縁膜4の上面、多結晶シリコン層6の上部側面、および、多結晶シリコン層6の上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜として機能する。
【0022】
ゲート間絶縁膜7は、例えばONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)、または、当該ONO膜の上層または/および下層側に窒化膜層が形成された構造によって構成されている。
【0023】
ゲート間絶縁膜7上には、X方向(ワード線方向)に沿って導電層8が形成されている。この導電層8は、個々のメモリセルトランジスタTrmの制御電極CGを連結するワード線WLとして機能する。導電層8は多結晶シリコン層上に金属によりシリサイド化したシリサイド層を備えた構造により構成されている。尚、導電層8は、例えば多結晶シリコン層単体で形成されていても良い。このようにして、メモリセルトランジスタTrmのゲート電極MGが、ゲート絶縁膜5上に浮遊ゲート電極FG、ゲート間絶縁膜7、制御電極CGの積層ゲート構造によって構成されている。
【0024】
図3(b)に示すように、メモリセルトランジスタTrmのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは互いに構造的および電気的に分断されている。この分断領域内には層間絶縁膜9が形成されている。この層間絶縁膜9は例えばシリコン酸化膜により形成されている。ゲート電極MGのY方向幅を幅W1とする。
【0025】
図3(b)に示すように、メモリセルトランジスタTrmのゲート電極MGのY方向両脇には、半導体基板2の表層に位置して拡散層(ソース/ドレイン領域)2cが形成されている。メモリセルトランジスタTrmが、ゲート絶縁膜5およびゲート電極MG並びにソース/ドレイン領域2cを含んで構成されている。
【0026】
以下、本実施形態の要部の製造方法を中心に説明する。
図3(b)に示すように、メモリセルゲート電極MGが複数Y方向に離間して構成されているが、集積度を向上させるためにはメモリセルゲート電極MGのY方向幅およびY方向間隔を共に微細化する必要がある。そこで本実施形態では、メモリセルゲート電極MGをY方向に複数に分断する場合に、現状のリソグラフィ処理の解像度限界よりも微細なピッチで分断加工して集積度を向上できるようにした実施形態を示す。
【0027】
図4ないし図7は、それぞれ図2のA−A線及びC−C線に沿う縦断面で互いに共通する一製造段階の断面構造を模式的に示している。
図4に示すように、p型の半導体基板2の表層にnウェル2a、pウェル2bを形成し、チャネル形成用の不純物を注入した後、半導体基板2の上面上にゲート絶縁膜5を熱酸化法により所定膜厚形成する。
【0028】
次に、図5に示すように、ゲート絶縁膜5上にCVD(Chemical Vapor Deposition)法により非晶質シリコン膜を所定膜厚堆積する。尚、この非晶質シリコンは後の熱処理によって浮遊ゲート電極FGとなる多結晶シリコン層6として形成されるため符号6を付して表している。
【0029】
次に、図6に示すように、多結晶シリコン層6の上にマスク(図示せず)を形成し、RIE法により多結晶シリコン層6、ゲート絶縁膜5、半導体基板2の表層を異方性エッチングすることで素子分離溝3を形成し、当該素子分離溝3内に素子分離絶縁膜4を埋込み形成し、素子分離絶縁膜4の上面が多結晶シリコン層6の上面より下方で且つゲート絶縁膜5の上面より上方に位置するようにエッチバック処理する。
【0030】
次に、図7に示すように、例えばONO膜をCVD法により形成することで、多結晶シリコン層6の上面および上部側面、並びに、素子分離絶縁膜4の上面に沿ってゲート間絶縁膜7を形成する。
【0031】
図8〜図17については、添え字(a)を付した図面について一製造段階における図2のC−C線に沿う縦断面を模式的に表しており、添え字(b)を付した図面について一製造段階における図2のB−B線に沿う縦断面を模式的に表している。
【0032】
図8(a)および図8(b)に示すように、ゲート間絶縁膜7の上に導電層8を構成するシリコン層8aについてCVD法を用いて形成する。次に、これらの積層構造6〜8aの上に被加工膜となるシリコン窒化膜10をCVD法により堆積し、当該シリコン窒化膜10の上に、芯材となる第1膜としてシリコン酸化膜11をCVD法により堆積する。
【0033】
次に、図9(a)および図9(b)に示すように、シリコン酸化膜11上にレジスト12を塗布し当該レジスト12をパターニングする。図9(b)に示すように、パターニング後のレジスト12のパターニング領域はY方向に離間してX方向に沿う直線状(ライン状)領域であり、このラインパターン幅W2は、ゲート電極MGのY方向幅である幅W1の略2倍の幅となっている。この時点におけるパターニング後のラインパターンは、現状のリソグラフィ技術の解像度の限界を超えない程度のピッチで形成されており、後の加工によってリソグラフィ技術の解像度を超えるラインパターンに加工形成される。尚、隣り合うラインパターン間のスペースは、その幅W3の寸法がラインパターン幅W2と略同一寸法であり、最終的に形成されるY方向のパターン幅W1の略2倍の寸法となっている。
【0034】
次に、図10(a)および図10(b)に示すように、パターニングされたレジスト12をマスクとしてシリコン酸化膜11を例えばCF系のガスからなるプラズマにさらし、RIE(Reactive Ion Etching)法を用いて異方性エッチングすることで当該シリコン酸化膜11を複数のラインパターンに分断処理する。シリコン酸化膜11は、そのY方向幅が幅W2と略同一幅となる。これにより、シリコン窒化膜10の一部上面が露出する。次に、O2プラズマに曝すことでレジスト12を除去処理する。
【0035】
次に、図11(a)および図11(b)に示すように、等方性エッチングすることでシリコン酸化膜11のラインパターンを細らせる。等方性エッチングとしては、フッ酸(HF)を用いたウェットエッチング、または、ドライエッチングが適用される。これにより、シリコン窒化膜10の露出上面領域が拡大する。シリコン酸化膜11を微細化した後のY方向のパターン幅W4は、ほぼ幅W1に一致する幅となるように調整する。
【0036】
次に、図12(a)および図12(b)に示すように、側壁スペーサとなる第2膜として非晶質シリコン膜13をCVD法により堆積する。この非晶質シリコン膜13は、シリコン酸化膜11の上面および側面並びに露出したシリコン窒化膜10の上面上に沿って形成される。この非晶質シリコン膜13の膜厚は、所望のゲート電極MGのパターン幅W1の寸法と略同一寸法の膜厚に設定されている。非晶質シリコン膜13は、シリコン酸化膜11、シリコン窒化膜10との間でエッチング選択性を容易に得られる膜である。
【0037】
次に、図13(a)および図13(b)に示すように、非晶質シリコン膜13をシリコン酸化膜11の上面が露出するまでドライエッチング(RIE法による異方性エッチング)する。この場合、例えば塩素(Cl2)または臭化水素(HBr)を含むハロゲン系のガスを用いることで、シリコン酸化膜11、シリコン窒化膜10に対し選択性を有するエッチング条件でドライエッチングが行われ、非晶質シリコン膜13が芯材となるシリコン酸化膜11の側面に沿ってスペーサ状に残留する。このときに残留する非晶質シリコン膜13は、シリコン酸化膜11側面上部に上端13aが接触して位置すると共に当該シリコン酸化膜(芯材)11の外側に向けて上側部が凸湾曲した形状をなしている。
【0038】
非晶質シリコン膜13は、その上面が上端13aから外下側方に向けてなだらかな凸湾曲面に形成されており、非晶質シリコン膜13はシリコン酸化膜11の側面に沿って残留しているため非晶質シリコン膜13の上面と側面とのなす角度は上端13aにおいて鋭角をなしている。この製造段階において、非晶質シリコン膜13は、隣り合うシリコン酸化膜11、11間の中央付近において除去されることによって分断されている。この時点で残留する非晶質シリコン膜13のスペーサ幅W5はほぼW1と一致する。
【0039】
次に、図14(a)および図14(b)に示すように、シリコン酸化膜11の上部を除去処理する。この除去処理を行うことにより、シリコン酸化膜11の上端11a(上面)は、非晶質シリコン膜13の上端13aの高さよりも低く、且つ、シリコン窒化膜10の上面よりも高い位置になるように落とし込まれる。
【0040】
このときに行われるシリコン酸化膜11の除去処理は、シリコン窒化膜10、非晶質シリコン膜13に対して選択性を有するエッチング条件に設定される。この処理は、例えばフルオロカーボン系のガスを用いたドライエッチング(RIE法による異方性エッチング)を適用すると良い。
【0041】
この時点において、隣り合う非晶質シリコン膜13の上端13a−13a間の距離W6、W7を比較すると、上端13a−13a間の距離(スペースの開口幅寸法)が狭い幅W6と広い幅W7とが交互に形成されるようになる。
【0042】
次に、図15(a)および図15(b)に示すように、シリコン窒化膜10に対して選択性を有するエッチング条件下で非晶質シリコン膜13の上部をドライエッチング(RIE法による異方性エッチング)処理する。ここでの処理は、例えば塩素(Cl2)または臭化水素(HBr)を含むハロゲン系のガスを用いて行われる。図13に示す製造段階においては、非晶質シリコン膜13の上面と側面とのなす角度が上端13aにおいて鋭角になっていたものの、この非晶質シリコン膜13の上部がエッチング処理されることによって非晶質シリコン膜13の上端13aがシリコン酸化膜11の上面(芯材)側に向けてなだらかな湾曲面に形成されるようになる。したがって、このエッチング処理が施されることによって非晶質シリコン膜13は、その上端13aにおける鋭角形状が上に凸となる湾曲形状に加工され、非晶質シリコン膜13は、その上面13bの全面が上に凸となる湾曲形状に形成されることになる。
【0043】
この製造時点において、一つの非晶質シリコン膜13に着目すると、非晶質シリコン膜13は、その上面13bがY方向ほぼ中央に最高位置の上端13bbが位置するように形成されることになる。したがって、この時点において、隣り合う非晶質シリコン膜13の上端13bb−13bb間の距離W8と、その隣りの非晶質シリコン膜13の上端13bb−13bb間の距離W9との差を比較すると、前述の幅W6と幅W7との差よりも少なくなる。したがって、非晶質シリコン膜13−13間の開口幅寸法をほぼ同一ピッチにすることができる。
【0044】
尚、この製造時点において、シリコン酸化膜11が芯材として2つの非晶質シリコン膜13−13間に残留するように形成されている。図14に示す製造段階からシリコン酸化膜11を全て除去処理したと仮定すると、その後、非晶質シリコン膜13の上部をエッチング処理する時には非晶質シリコン膜13の両側面共にエッチング処理に曝されることになり、非晶質シリコン膜13の両側面間膜厚の制御に劣る。
【0045】
非晶質シリコン膜13の両側面間膜厚のばらつきが生じると、シリコン窒化膜10の加工幅、加工深さもばらつきを生じてしまう。したがって、非晶質シリコン膜13の両側面間膜厚の制御をより精度良く行うためには、図14に示す製造段階においてシリコン酸化膜11をシリコン窒化膜10の上面より上方で且つ非晶質シリコン膜13の上端13aより下方に位置するように加工すると良い。このためには、ドライエッチング処理の際のエッチング時間を調整することで、非晶質シリコン膜13の上端13aがエッチング加工できる程度に露出していれば良い。
【0046】
これにより、非晶質シリコン膜13はシリコン酸化膜10との接触側面側が実質的にエッチング処理に曝されることがなくなり、露出した非晶質シリコン膜13の片側面側の膜厚制御のみを行えば良くなる。ここで、露出している非晶質シリコン膜13の片側面側は本来非晶質シリコン膜13をシリコン酸化膜10の側面に沿ってスペーサ状に残留させるエッチング処理の際にもエッチング処理に曝される面であるため、シリコン酸化膜10の上部の除去処理前後での非晶質シリコン膜13に対するエッチング処理を合わせたときに適正な側面位置となるようエッチング条件を設定することで、非晶質シリコン膜13の両側面間膜厚の制御を精度良く行うことは容易である。また、非晶質シリコン膜13の高さが高い場合には、シリコン酸化膜10が側面に沿って形成されていると強度を確保することができ、エッチング処理時の信頼性を向上できる。
【0047】
これらの図13、図14、図15に示すRIE法によるドライエッチングは、同一のエッチングチャンバー内において使用する雰囲気などの条件(例えば使用するガス系)を変更して連続(マルチステップ)して行うと、処理を迅速化することができる。
【0048】
次に、図16(a)および図16(b)に示すように、シリコン酸化膜11を除去処理する。この除去処理方法としてはウェットエッチング処理などを適用すると良い。
次に、図17(a)および図17(b)に示すように、シリコン窒化膜10、シリコン層8a、ゲート間絶縁膜7、多結晶シリコン層6をエッチング処理する。この場合、例えばドライエッチング(例えばRIE法による異方性エッチング)により分断すると良い。
【0049】
次に、図3(b)に示すように、ソース/ドレイン領域2cを形成するため、n型不純物をイオン注入し、不純物の活性化のための熱処理を行う。次に、積層構造6、7、8aの分断領域内に層間絶縁膜9を埋込み、シリコン層8aの上部を金属によってシリサイド化することで導電層8を形成する。
【0050】
本実施形態によれば、シリコン窒化膜10の上にシリコン酸化膜11のパターン、および当該シリコン酸化膜11の側壁にスペーサ状に非晶質シリコン膜13を形成した後、非晶質シリコン膜13に対して選択性を有する条件下でシリコン酸化膜11を部分的にエッチングすることで当該シリコン酸化膜11の上端11aが非晶質シリコン膜13の上端13aより低く、且つ、シリコン窒化膜10の上面よりも高い位置になるように加工し、シリコン窒化膜10との間で選択性を有する条件下で非晶質シリコン膜13の上部(特には上端13a)をエッチング処理し、シリコン酸化膜11を除去処理し、非晶質シリコン膜13をマスクとしてシリコン窒化膜10、当該シリコン窒化膜10の下側の積層構造6〜8をエッチング処理している。
【0051】
このため、シリコン窒化膜10より下側の積層構造6〜8、10をエッチング処理するときには、そのマスクとなる非晶質シリコン膜13は、その上面13bが当該非晶質シリコン膜13の中央側において上に凸となる湾曲面に形成されると共にY方向両側面が下側方になだらかに湾曲形成されており、非晶質シリコン膜13のY方向形状の対称性が改善されている。
【0052】
これにより、非晶質シリコン膜13の上面13bの上端13bb間の開口幅寸法を非晶質シリコン膜13のY方向両脇においてほぼ同一寸法にすることができ、当該非晶質シリコン膜13の両脇に位置するシリコン窒化膜10に対し均等にエッチング処理を施すことができる。この結果、側壁転写プロセスを適用してパターンを形成するときに、マスク(非晶質シリコン膜13)の両脇の加工幅をほぼ一定に保つことができる。また、エッチング時間を調整することでシリコン窒化膜10より下側の加工深さをほぼ一定にすることができ、加工形状差をほぼ一定にすることができる。これにより、デバイスの歩留まりを改善することができる。
【0053】
図13、図14、図15に示す製造工程についてドライエッチング処理を順次行うことで実施できるため、例えばウェットエッチング処理を行うことなく処理することができ、処理の迅速化を図ることができる。また、RIE法によりエッチング条件を変更して連続的(マルチステップ)に実施すれば同一チャンバーを用いて形成できる。
【0054】
シリコン酸化膜11をウェットエッチング処理により除去しているため、隣り合う非晶質シリコン膜13間に残留させることなく綺麗に除去できる。
(第2実施形態)
図18ないし図21は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、第1膜として有機材料膜と無機膜との積層構造膜を適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0055】
図18〜図21については、添え字(a)を付した図面について一製造段階における図2のC−C線に沿う縦断面を模式的に表しており、添え字(b)を付した図面について一製造段階における図2のB−B線に沿う縦断面を模式的に表している。
【0056】
図18(a)および図18(b)に示すように、シリコン窒化膜10の上にCVD法を用いてカーボン膜14を形成し、次に、カーボン膜14の上に無機膜としての塗布型のシリコン酸化膜(SOG(Spin On Glass)膜)15を形成する。
【0057】
次に、スピンコート技術を用いてマスクとしてフォトレジスト(図示せず)を積層し、露光技術を用いてパターニングする。次に、図19(a)および図19(b)に示すように、パターニングされたフォトレジスト(図示せず)をマスクとしてシリコン酸化膜15をエッチング処理し、その後残留したフォトレジストと共にカーボン膜14をエッチング処理することでシリコン窒化膜10の上面を露出させ、次にスリミング技術を用いてカーボン膜14およびシリコン酸化膜15を細らせると共にシリコン窒化膜10の露出上面を拡大させ、前述実施形態と同様に非晶質シリコン膜13を、シリコン酸化膜15の上面、シリコン酸化膜15およびカーボン膜14の側面並びにシリコン窒化膜10の露出上面に沿って形成する。
【0058】
次に、図20(a)および図20(b)に示すように、非晶質シリコン膜13をドライエッチング処理することでシリコン酸化膜15の上面を露出させると共に、隣り合うカーボン膜14およびシリコン酸化膜15の積層構造間のほぼ中央付近に開口を形成し、シリコン窒化膜10の上面を露出させる。ドライエッチングは、例えば塩素(Cl2)または臭化水素(HBr)を含むガスなどを用いて行う。このドライエッチング処理では、フルオロカーボン系ガスを用いることなく実施できるため、シリコン窒化膜10との間で高い選択比を取得した状態で非晶質シリコン膜13を加工することができる。このとき、非晶質シリコン膜13の上端13aをシリコン酸化膜15の上端(上面)15aよりも下方で且つカーボン膜14の上面14aよりも上方に位置するように形成する。
【0059】
次に、図21(a)および図21(b)に示すように、例えばウェットエッチングによりシリコン酸化膜15のみを除去処理することでカーボン膜14の上面14aを露出させる。このとき、カーボン膜14の上面14aが非晶質シリコン膜13の上端13aよりも下方に位置し且つシリコン窒化膜10の上面よりも上方に位置するように設定する。この場合、カーボン膜14、非晶質シリコン膜13、シリコン窒化膜10に対して選択性を有する条件下でシリコン酸化膜15を除去処理すると、カーボン膜14の上面14aの高さ位置を調整しやすくなる。次いで、前述実施形態と同様にシリコン窒化膜10に対して選択性を有する条件で非晶質シリコン膜13の上端13aをエッチング処理した後、カーボン膜14を除去処理するが、カーボン系の芯材を適用した場合には、非晶質シリコン膜13とシリコン窒化膜10とに対してエッチング選択性を有する条件でアッシングを行うことにより、カーボン膜14を除去処理することができる。アッシングガスとしては、例えば酸素(O2)ガス、窒素(N2)ガス、水素(H2)ガス、アンモニア(NH3)ガスなどを用いると良い。これ以降の工程については、前述実施形態とほぼ同様であるため、その説明を省略する。
【0060】
本実施形態によれば、シリコン酸化膜11に代えてカーボン膜14とSOG膜15との積層構造を適用して形成しているので、前述実施形態とほぼ同様の作用効果を奏する。
また、カーボン膜14に対して選択性を有する条件下でシリコン酸化膜15を除去処理できるため、エッチング時間を調整することなく上面14aの位置を調整でき、上面14aの位置調整がより容易になる。
【0061】
(第3実施形態)
図22ないし図24は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、素子分離溝を形成する場合に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0062】
図22ないし図24は、素子分離溝3を形成するまでの製造工程を段階的に表している。図4に示すように、半導体基板2上にゲート絶縁膜5を形成し、図5に示すように、ゲート絶縁膜5上に多結晶シリコン層6を形成した後、図22に示すように、多結晶シリコン層6の上にシリコン窒化膜16をCVD法により堆積し、シリコン窒化膜16の上にシリコン酸化膜17を堆積する。
【0063】
次に、図23に示すように、前述実施形態と同様の側壁転写プロセスを経て、シリコン酸化膜17の上に非晶質シリコン膜13をマスクとして形成する。
次に、図24に示すように、非晶質シリコン膜13をマスクとして、シリコン酸化膜17、シリコン窒化膜16、多結晶シリコン層6、ゲート絶縁膜5、半導体基板2の上部を順次異方性エッチングすることで素子分離溝3を形成する。この後の製造方法については本実施形態の特徴には関係しないため説明を省略する。
以上説明したように、本実施形態によれば、素子分離溝3を形成する場合に前述実施形態に係る製造方法を適用しているため、X方向の微細化を図ることができる。
【0064】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
フラッシュメモリ装置1に適用したが、微細化が要求される半導体装置であれば何れのデバイスに適用しても良い。また、前述の第1〜第3の実施形態にて加工の一態様を示したが、層間絶縁膜への溝加工工程、ビット線の形成工程について適用しても良い。
【0065】
半導体基板2としてp型のシリコン基板にウェル2a、2bが形成された基板を適用したが、n型のシリコン基板の表層にpウェルが形成された構成に適用しても良い。前述実施形態において、X方向とY方向は互いに半導体基板2の表面内で直交する方向として適用すると良い。
【0066】
第1の実施形態では、被加工膜としてシリコン窒化膜10、第1膜としてシリコン酸化膜11、第2膜として非晶質シリコン膜13を適用したが、これらは互いに入れ替えて割り当てても良い。シリコン膜として非晶質シリコン膜13を適用したが、非晶質シリコン膜13に代えて多結晶シリコン膜を適用しても良い。
【0067】
また、被加工膜、芯材となる第1膜、側壁スペーサとなる第2膜としては、互いにエッチング選択性を取得できる膜であれば、何れの材質膜から形成されても良い。尚、これらの被加工膜、第1膜、第2膜としては、シリコン膜、シリコン酸化膜、シリコン窒化膜、有機材料膜(例えばレジスト、カーボン膜)などの何れか互いに異なる材料膜を適用すると良い。また、シリコン酸化膜としては、TEOS、BPSG、BSG、PSG、FSG等を適用できる。
【0068】
また、前述実施形態において「一致」という語句は、特性上の影響が無い範囲で製造誤差、製造ばらつきを含んだ概念として用いている。
前述した実施形態では、ゲート電極MGの加工工程、素子分離溝3の加工工程に適用した実施形態を示しているが、適用可能な工程については適宜変更することができ、且つ複数の工程に対し前述実施形態で示した側壁転写プロセスを適用しても良い。
【符号の説明】
【0069】
図面中、1はフラッシュメモリ装置(半導体装置)、10はシリコン窒化膜(被加工膜)、11はシリコン酸化膜(第1膜)、13は非晶質シリコン膜(第2膜)を示す。
【技術分野】
【0001】
本発明は、半導体基板上に微細なパターンを形成することが可能な半導体装置の製造方法に関する。
【背景技術】
【0002】
例えば、半導体装置として集積度の高いメモリを製造する場合、メモリの微細化に伴い、現状のリソグラフィ技術の解像度の限界よりも微細なピッチを有するパターンを形成する方法が考えられている。このような形成方法の一例として、側壁転写プロセスという方法が知られている(例えば、特許文献1参照)。この側壁転写プロセスにおいては、まず、被加工膜の上に第1膜を形成した後、当該第1膜をエッチング処理しパターニングすることで被加工膜の上面を露出させる。
【0003】
次いで、第1膜とエッチング選択性を有する第2膜を第1膜の上面および側面並びに被加工膜の露出上面に沿って成膜する。そして、第1膜の上面が露出するまで第2膜を異方性エッチングする。この後、芯材としての第1膜を除去することにより、第2膜によるパターンが形成される。
【0004】
さて、上記した第2膜は、予め第1膜の側面に沿って成膜されるため、その上面が第1膜の側面上部からその外下側に向かって傾斜する非対称な形状に成形される。このため、隣接する2個のパターンの上端部の距離(スペースパターンの開口幅寸法)が狭いものと、広いものとが交互に存在するようになる。
【0005】
このような形状のパターンをマスクとして、被加工膜をエッチングすると、マスクの上端部間の開口幅寸法が異なるため、マイクロローディング効果により例えばエッチングの深さに差ができてしまい、被加工膜の加工形状差が顕著になるという問題が発生する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−43156号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様の半導体装置の製造方法は、被加工膜上に第1膜を形成する第1の工程と、前記第1膜を細幅のパターンと太幅のスペースパターンにパターニングし前記被加工膜の上面を露出させる第2の工程と、前記第1膜の上面および側面並びに前記被加工膜の上面に沿って前記第1膜との間でエッチング選択性を有する第2膜を形成する第3の工程と、前記第2膜をエッチングすることで当該第2膜を前記第1膜の側面に沿って残留させながら前記第1膜の上面および前記被加工膜の上面を露出させる第4の工程と、前記第2膜に対して選択性を有する条件下で前記第1膜をエッチング処理することで前記第1膜の上端が前記第2膜の上端より低く、且つ、前記第1膜の上端が前記被加工膜の上面よりも高い位置になるように形成する第5の工程と、前記第1膜をエッチング処理した後、前記被加工膜との間で選択性を有する条件下で前記第2膜の上部をエッチング処理する第6の工程と、前記第2膜の上部をエッチング処理した後、前記第1膜を除去処理する第7の工程と、前記第1膜を除去処理した後、前記第2膜をマスクとして前記被加工膜をエッチング処理する第8の工程とを備えたことを特徴としている。
【発明の効果】
【0009】
本発明によれば、側壁転写プロセスによりパターンを形成するときに、被加工膜の加工形状差を抑制することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の第1実施形態を示すもので、NAND型フラッシュメモリ装置のメモリセル領域の一部の電気的構成図
【図2】メモリセル領域のレイアウトパターンを示す模式的な平面図
【図3】(a)は、図2中A−A線で示す部分のゲート電極構造を示す模式的な縦断面図、(b)は、図2中B−B線で示す部分のゲート電極構造を示す模式的な縦断面図
【図4】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その1)
【図5】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その2)
【図6】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その3)
【図7】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その4)
【図8】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その5)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その1)
【図9】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その6)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その2)
【図10】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その7)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その3)
【図11】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その8)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その4)
【図12】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その9)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その5)
【図13】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その10)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その6)
【図14】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その11)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その7)
【図15】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その12)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その8)
【図16】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その13)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その9)
【図17】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その14)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その10)
【図18】本発明の第2実施形態を示すもので、(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その15)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その11)
【図19】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その16)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その12)
【図20】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その17)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その13)
【図21】(a)は、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その18)、(b)は、要部の一製造段階について図2中B−B線に沿う部分を模式的に示す縦断面図(その14)
【図22】本発明の第3実施形態を示すもので、要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その19)
【図23】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その20)
【図24】要部の一製造段階について図2中C−C線に沿う部分を模式的に示す縦断面図(その21)
【発明を実施するための形態】
【0011】
(第1実施形態)
以下、NAND型のフラッシュメモリ装置の加工工程に適用した場合の本発明の第1実施形態について図1ないし図17を参照しながら説明する。尚、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものとされている。
【0012】
半導体装置としてのNAND型のフラッシュメモリ装置1は、メモリセルトランジスタTrmが多数マトリクス状に形成されるメモリセルアレイArを備えたメモリセル領域Mと、メモリセルトランジスタTrmを駆動するための周辺回路(図示せず)を備えた周辺回路領域(図示せず)とから構成されている。
【0013】
図1は、フラッシュメモリ装置におけるメモリセルアレイの一部の等価回路を示している。この図1に示すように、フラッシュメモリ装置1のメモリセルアレイAr内には、NANDセルユニットUCが行列状に構成されている。このNANDセルユニットUCは、2個(複数)の選択ゲートトランジスタTrs1、Trs2と、これらの間に位置して隣接するもの同士でソース/ドレイン領域を共用して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとから構成されている。
【0014】
図1中、X方向(ワード線方向、チャネル幅方向)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は、選択ゲート線SGL1で共通接続されている。さらに、選択ゲートトランジスタTrs2は、選択ゲート線SGL2で共通接続されている。
【0015】
図2は、メモリセル領域の一部のレイアウトパターンを示している。この図2に示すように、複数のNANDセルユニットUCは、Y方向に延びるSTI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分断された活性領域(アクティブエリア)Saに形成されている。選択ゲート線SGL1と活性領域Saとの平面的な交差領域には選択ゲート電極SGDが構成されている。選択ゲート線SGL2と活性領域Saとの平面的な交差領域には選択ゲート電極SGSが構成されている。ワード線WLと活性領域Saとの平面的な交差領域にはメモリセルゲート電極MGが構成されている。
【0016】
選択ゲート電極SGSのソース側にはソース線コンタクトCSが設けられており、当該ソース線コンタクトCSを介してソース線SL(図1参照)に電気的に接続されている。選択ゲート電極SGDのドレイン側にはビット線コンタクトCBが設けられており、当該ビット線コンタクトCBを介してY方向に延びるビット線BL(図1参照)に電気的に接続されている。
【0017】
図3(a)および図3(b)は、それぞれ、図2のA−A線に沿う断面構造、図2のB−B線に沿う断面構造を模式的に表している。
図3(a)に示すように、半導体基板2にはその表層にnウェル2aが形成されており、nウェル2aの表層にpウェル2bが形成されており、pウェル2bには素子分離溝3が形成されている。
【0018】
この素子分離溝3はX方向に離間してY方向に沿って複数形成されており、それぞれの素子分離溝3の内側に素子分離絶縁膜4が形成されている。これにより素子分離領域Sbが構成されている。素子分離絶縁膜4は、例えばHTO(High Temperature Oxide)膜、SOG(Spin On Glass)膜などのシリコン酸化膜を含んで形成されている。素子分離絶縁膜4は、半導体基板2に形成された素子分離溝3の内側に埋込み形成されており、半導体基板2の上面より上方に突出した上部を備えている。この素子分離絶縁膜4はX方向に離間して複数構成されている。隣り合う素子分離絶縁膜4、4間には、半導体基板2のpウェル2bに活性領域Saが形成されており、当該活性領域Saの上面上にゲート絶縁膜5が形成されている。
【0019】
このゲート絶縁膜5は、例えばシリコン酸化膜により構成されている。ゲート絶縁膜5は、その側面が素子分離絶縁膜4の上部の側面の一部に接触するように設けられており、その上面は素子分離絶縁膜4の上面より下方に位置して形成されている。
【0020】
このゲート絶縁膜5上には多結晶シリコン層(導電層、半導体層)6が浮遊ゲート電極FGとして構成されている。多結晶シリコン層6は、素子分離絶縁膜4の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜4の上面より上方に突出した上部側面とを有する。半導体基板2の表面から上方に突出した素子分離絶縁膜4の上部側面は、ゲート絶縁膜5の側面および多結晶シリコン層6の下部側面と面一に形成されている。
【0021】
ゲート間絶縁膜7は、素子分離絶縁膜4の上面、多結晶シリコン層6の上部側面、および、多結晶シリコン層6の上面に沿って形成されており、インターポリ絶縁膜、導電層間絶縁膜、電極間絶縁膜として機能する。
【0022】
ゲート間絶縁膜7は、例えばONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)、または、当該ONO膜の上層または/および下層側に窒化膜層が形成された構造によって構成されている。
【0023】
ゲート間絶縁膜7上には、X方向(ワード線方向)に沿って導電層8が形成されている。この導電層8は、個々のメモリセルトランジスタTrmの制御電極CGを連結するワード線WLとして機能する。導電層8は多結晶シリコン層上に金属によりシリサイド化したシリサイド層を備えた構造により構成されている。尚、導電層8は、例えば多結晶シリコン層単体で形成されていても良い。このようにして、メモリセルトランジスタTrmのゲート電極MGが、ゲート絶縁膜5上に浮遊ゲート電極FG、ゲート間絶縁膜7、制御電極CGの積層ゲート構造によって構成されている。
【0024】
図3(b)に示すように、メモリセルトランジスタTrmのゲート電極MGは、Y方向に並設されており、各ゲート電極MGは互いに構造的および電気的に分断されている。この分断領域内には層間絶縁膜9が形成されている。この層間絶縁膜9は例えばシリコン酸化膜により形成されている。ゲート電極MGのY方向幅を幅W1とする。
【0025】
図3(b)に示すように、メモリセルトランジスタTrmのゲート電極MGのY方向両脇には、半導体基板2の表層に位置して拡散層(ソース/ドレイン領域)2cが形成されている。メモリセルトランジスタTrmが、ゲート絶縁膜5およびゲート電極MG並びにソース/ドレイン領域2cを含んで構成されている。
【0026】
以下、本実施形態の要部の製造方法を中心に説明する。
図3(b)に示すように、メモリセルゲート電極MGが複数Y方向に離間して構成されているが、集積度を向上させるためにはメモリセルゲート電極MGのY方向幅およびY方向間隔を共に微細化する必要がある。そこで本実施形態では、メモリセルゲート電極MGをY方向に複数に分断する場合に、現状のリソグラフィ処理の解像度限界よりも微細なピッチで分断加工して集積度を向上できるようにした実施形態を示す。
【0027】
図4ないし図7は、それぞれ図2のA−A線及びC−C線に沿う縦断面で互いに共通する一製造段階の断面構造を模式的に示している。
図4に示すように、p型の半導体基板2の表層にnウェル2a、pウェル2bを形成し、チャネル形成用の不純物を注入した後、半導体基板2の上面上にゲート絶縁膜5を熱酸化法により所定膜厚形成する。
【0028】
次に、図5に示すように、ゲート絶縁膜5上にCVD(Chemical Vapor Deposition)法により非晶質シリコン膜を所定膜厚堆積する。尚、この非晶質シリコンは後の熱処理によって浮遊ゲート電極FGとなる多結晶シリコン層6として形成されるため符号6を付して表している。
【0029】
次に、図6に示すように、多結晶シリコン層6の上にマスク(図示せず)を形成し、RIE法により多結晶シリコン層6、ゲート絶縁膜5、半導体基板2の表層を異方性エッチングすることで素子分離溝3を形成し、当該素子分離溝3内に素子分離絶縁膜4を埋込み形成し、素子分離絶縁膜4の上面が多結晶シリコン層6の上面より下方で且つゲート絶縁膜5の上面より上方に位置するようにエッチバック処理する。
【0030】
次に、図7に示すように、例えばONO膜をCVD法により形成することで、多結晶シリコン層6の上面および上部側面、並びに、素子分離絶縁膜4の上面に沿ってゲート間絶縁膜7を形成する。
【0031】
図8〜図17については、添え字(a)を付した図面について一製造段階における図2のC−C線に沿う縦断面を模式的に表しており、添え字(b)を付した図面について一製造段階における図2のB−B線に沿う縦断面を模式的に表している。
【0032】
図8(a)および図8(b)に示すように、ゲート間絶縁膜7の上に導電層8を構成するシリコン層8aについてCVD法を用いて形成する。次に、これらの積層構造6〜8aの上に被加工膜となるシリコン窒化膜10をCVD法により堆積し、当該シリコン窒化膜10の上に、芯材となる第1膜としてシリコン酸化膜11をCVD法により堆積する。
【0033】
次に、図9(a)および図9(b)に示すように、シリコン酸化膜11上にレジスト12を塗布し当該レジスト12をパターニングする。図9(b)に示すように、パターニング後のレジスト12のパターニング領域はY方向に離間してX方向に沿う直線状(ライン状)領域であり、このラインパターン幅W2は、ゲート電極MGのY方向幅である幅W1の略2倍の幅となっている。この時点におけるパターニング後のラインパターンは、現状のリソグラフィ技術の解像度の限界を超えない程度のピッチで形成されており、後の加工によってリソグラフィ技術の解像度を超えるラインパターンに加工形成される。尚、隣り合うラインパターン間のスペースは、その幅W3の寸法がラインパターン幅W2と略同一寸法であり、最終的に形成されるY方向のパターン幅W1の略2倍の寸法となっている。
【0034】
次に、図10(a)および図10(b)に示すように、パターニングされたレジスト12をマスクとしてシリコン酸化膜11を例えばCF系のガスからなるプラズマにさらし、RIE(Reactive Ion Etching)法を用いて異方性エッチングすることで当該シリコン酸化膜11を複数のラインパターンに分断処理する。シリコン酸化膜11は、そのY方向幅が幅W2と略同一幅となる。これにより、シリコン窒化膜10の一部上面が露出する。次に、O2プラズマに曝すことでレジスト12を除去処理する。
【0035】
次に、図11(a)および図11(b)に示すように、等方性エッチングすることでシリコン酸化膜11のラインパターンを細らせる。等方性エッチングとしては、フッ酸(HF)を用いたウェットエッチング、または、ドライエッチングが適用される。これにより、シリコン窒化膜10の露出上面領域が拡大する。シリコン酸化膜11を微細化した後のY方向のパターン幅W4は、ほぼ幅W1に一致する幅となるように調整する。
【0036】
次に、図12(a)および図12(b)に示すように、側壁スペーサとなる第2膜として非晶質シリコン膜13をCVD法により堆積する。この非晶質シリコン膜13は、シリコン酸化膜11の上面および側面並びに露出したシリコン窒化膜10の上面上に沿って形成される。この非晶質シリコン膜13の膜厚は、所望のゲート電極MGのパターン幅W1の寸法と略同一寸法の膜厚に設定されている。非晶質シリコン膜13は、シリコン酸化膜11、シリコン窒化膜10との間でエッチング選択性を容易に得られる膜である。
【0037】
次に、図13(a)および図13(b)に示すように、非晶質シリコン膜13をシリコン酸化膜11の上面が露出するまでドライエッチング(RIE法による異方性エッチング)する。この場合、例えば塩素(Cl2)または臭化水素(HBr)を含むハロゲン系のガスを用いることで、シリコン酸化膜11、シリコン窒化膜10に対し選択性を有するエッチング条件でドライエッチングが行われ、非晶質シリコン膜13が芯材となるシリコン酸化膜11の側面に沿ってスペーサ状に残留する。このときに残留する非晶質シリコン膜13は、シリコン酸化膜11側面上部に上端13aが接触して位置すると共に当該シリコン酸化膜(芯材)11の外側に向けて上側部が凸湾曲した形状をなしている。
【0038】
非晶質シリコン膜13は、その上面が上端13aから外下側方に向けてなだらかな凸湾曲面に形成されており、非晶質シリコン膜13はシリコン酸化膜11の側面に沿って残留しているため非晶質シリコン膜13の上面と側面とのなす角度は上端13aにおいて鋭角をなしている。この製造段階において、非晶質シリコン膜13は、隣り合うシリコン酸化膜11、11間の中央付近において除去されることによって分断されている。この時点で残留する非晶質シリコン膜13のスペーサ幅W5はほぼW1と一致する。
【0039】
次に、図14(a)および図14(b)に示すように、シリコン酸化膜11の上部を除去処理する。この除去処理を行うことにより、シリコン酸化膜11の上端11a(上面)は、非晶質シリコン膜13の上端13aの高さよりも低く、且つ、シリコン窒化膜10の上面よりも高い位置になるように落とし込まれる。
【0040】
このときに行われるシリコン酸化膜11の除去処理は、シリコン窒化膜10、非晶質シリコン膜13に対して選択性を有するエッチング条件に設定される。この処理は、例えばフルオロカーボン系のガスを用いたドライエッチング(RIE法による異方性エッチング)を適用すると良い。
【0041】
この時点において、隣り合う非晶質シリコン膜13の上端13a−13a間の距離W6、W7を比較すると、上端13a−13a間の距離(スペースの開口幅寸法)が狭い幅W6と広い幅W7とが交互に形成されるようになる。
【0042】
次に、図15(a)および図15(b)に示すように、シリコン窒化膜10に対して選択性を有するエッチング条件下で非晶質シリコン膜13の上部をドライエッチング(RIE法による異方性エッチング)処理する。ここでの処理は、例えば塩素(Cl2)または臭化水素(HBr)を含むハロゲン系のガスを用いて行われる。図13に示す製造段階においては、非晶質シリコン膜13の上面と側面とのなす角度が上端13aにおいて鋭角になっていたものの、この非晶質シリコン膜13の上部がエッチング処理されることによって非晶質シリコン膜13の上端13aがシリコン酸化膜11の上面(芯材)側に向けてなだらかな湾曲面に形成されるようになる。したがって、このエッチング処理が施されることによって非晶質シリコン膜13は、その上端13aにおける鋭角形状が上に凸となる湾曲形状に加工され、非晶質シリコン膜13は、その上面13bの全面が上に凸となる湾曲形状に形成されることになる。
【0043】
この製造時点において、一つの非晶質シリコン膜13に着目すると、非晶質シリコン膜13は、その上面13bがY方向ほぼ中央に最高位置の上端13bbが位置するように形成されることになる。したがって、この時点において、隣り合う非晶質シリコン膜13の上端13bb−13bb間の距離W8と、その隣りの非晶質シリコン膜13の上端13bb−13bb間の距離W9との差を比較すると、前述の幅W6と幅W7との差よりも少なくなる。したがって、非晶質シリコン膜13−13間の開口幅寸法をほぼ同一ピッチにすることができる。
【0044】
尚、この製造時点において、シリコン酸化膜11が芯材として2つの非晶質シリコン膜13−13間に残留するように形成されている。図14に示す製造段階からシリコン酸化膜11を全て除去処理したと仮定すると、その後、非晶質シリコン膜13の上部をエッチング処理する時には非晶質シリコン膜13の両側面共にエッチング処理に曝されることになり、非晶質シリコン膜13の両側面間膜厚の制御に劣る。
【0045】
非晶質シリコン膜13の両側面間膜厚のばらつきが生じると、シリコン窒化膜10の加工幅、加工深さもばらつきを生じてしまう。したがって、非晶質シリコン膜13の両側面間膜厚の制御をより精度良く行うためには、図14に示す製造段階においてシリコン酸化膜11をシリコン窒化膜10の上面より上方で且つ非晶質シリコン膜13の上端13aより下方に位置するように加工すると良い。このためには、ドライエッチング処理の際のエッチング時間を調整することで、非晶質シリコン膜13の上端13aがエッチング加工できる程度に露出していれば良い。
【0046】
これにより、非晶質シリコン膜13はシリコン酸化膜10との接触側面側が実質的にエッチング処理に曝されることがなくなり、露出した非晶質シリコン膜13の片側面側の膜厚制御のみを行えば良くなる。ここで、露出している非晶質シリコン膜13の片側面側は本来非晶質シリコン膜13をシリコン酸化膜10の側面に沿ってスペーサ状に残留させるエッチング処理の際にもエッチング処理に曝される面であるため、シリコン酸化膜10の上部の除去処理前後での非晶質シリコン膜13に対するエッチング処理を合わせたときに適正な側面位置となるようエッチング条件を設定することで、非晶質シリコン膜13の両側面間膜厚の制御を精度良く行うことは容易である。また、非晶質シリコン膜13の高さが高い場合には、シリコン酸化膜10が側面に沿って形成されていると強度を確保することができ、エッチング処理時の信頼性を向上できる。
【0047】
これらの図13、図14、図15に示すRIE法によるドライエッチングは、同一のエッチングチャンバー内において使用する雰囲気などの条件(例えば使用するガス系)を変更して連続(マルチステップ)して行うと、処理を迅速化することができる。
【0048】
次に、図16(a)および図16(b)に示すように、シリコン酸化膜11を除去処理する。この除去処理方法としてはウェットエッチング処理などを適用すると良い。
次に、図17(a)および図17(b)に示すように、シリコン窒化膜10、シリコン層8a、ゲート間絶縁膜7、多結晶シリコン層6をエッチング処理する。この場合、例えばドライエッチング(例えばRIE法による異方性エッチング)により分断すると良い。
【0049】
次に、図3(b)に示すように、ソース/ドレイン領域2cを形成するため、n型不純物をイオン注入し、不純物の活性化のための熱処理を行う。次に、積層構造6、7、8aの分断領域内に層間絶縁膜9を埋込み、シリコン層8aの上部を金属によってシリサイド化することで導電層8を形成する。
【0050】
本実施形態によれば、シリコン窒化膜10の上にシリコン酸化膜11のパターン、および当該シリコン酸化膜11の側壁にスペーサ状に非晶質シリコン膜13を形成した後、非晶質シリコン膜13に対して選択性を有する条件下でシリコン酸化膜11を部分的にエッチングすることで当該シリコン酸化膜11の上端11aが非晶質シリコン膜13の上端13aより低く、且つ、シリコン窒化膜10の上面よりも高い位置になるように加工し、シリコン窒化膜10との間で選択性を有する条件下で非晶質シリコン膜13の上部(特には上端13a)をエッチング処理し、シリコン酸化膜11を除去処理し、非晶質シリコン膜13をマスクとしてシリコン窒化膜10、当該シリコン窒化膜10の下側の積層構造6〜8をエッチング処理している。
【0051】
このため、シリコン窒化膜10より下側の積層構造6〜8、10をエッチング処理するときには、そのマスクとなる非晶質シリコン膜13は、その上面13bが当該非晶質シリコン膜13の中央側において上に凸となる湾曲面に形成されると共にY方向両側面が下側方になだらかに湾曲形成されており、非晶質シリコン膜13のY方向形状の対称性が改善されている。
【0052】
これにより、非晶質シリコン膜13の上面13bの上端13bb間の開口幅寸法を非晶質シリコン膜13のY方向両脇においてほぼ同一寸法にすることができ、当該非晶質シリコン膜13の両脇に位置するシリコン窒化膜10に対し均等にエッチング処理を施すことができる。この結果、側壁転写プロセスを適用してパターンを形成するときに、マスク(非晶質シリコン膜13)の両脇の加工幅をほぼ一定に保つことができる。また、エッチング時間を調整することでシリコン窒化膜10より下側の加工深さをほぼ一定にすることができ、加工形状差をほぼ一定にすることができる。これにより、デバイスの歩留まりを改善することができる。
【0053】
図13、図14、図15に示す製造工程についてドライエッチング処理を順次行うことで実施できるため、例えばウェットエッチング処理を行うことなく処理することができ、処理の迅速化を図ることができる。また、RIE法によりエッチング条件を変更して連続的(マルチステップ)に実施すれば同一チャンバーを用いて形成できる。
【0054】
シリコン酸化膜11をウェットエッチング処理により除去しているため、隣り合う非晶質シリコン膜13間に残留させることなく綺麗に除去できる。
(第2実施形態)
図18ないし図21は、本発明の第2実施形態を示すもので、前述実施形態と異なるところは、第1膜として有機材料膜と無機膜との積層構造膜を適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0055】
図18〜図21については、添え字(a)を付した図面について一製造段階における図2のC−C線に沿う縦断面を模式的に表しており、添え字(b)を付した図面について一製造段階における図2のB−B線に沿う縦断面を模式的に表している。
【0056】
図18(a)および図18(b)に示すように、シリコン窒化膜10の上にCVD法を用いてカーボン膜14を形成し、次に、カーボン膜14の上に無機膜としての塗布型のシリコン酸化膜(SOG(Spin On Glass)膜)15を形成する。
【0057】
次に、スピンコート技術を用いてマスクとしてフォトレジスト(図示せず)を積層し、露光技術を用いてパターニングする。次に、図19(a)および図19(b)に示すように、パターニングされたフォトレジスト(図示せず)をマスクとしてシリコン酸化膜15をエッチング処理し、その後残留したフォトレジストと共にカーボン膜14をエッチング処理することでシリコン窒化膜10の上面を露出させ、次にスリミング技術を用いてカーボン膜14およびシリコン酸化膜15を細らせると共にシリコン窒化膜10の露出上面を拡大させ、前述実施形態と同様に非晶質シリコン膜13を、シリコン酸化膜15の上面、シリコン酸化膜15およびカーボン膜14の側面並びにシリコン窒化膜10の露出上面に沿って形成する。
【0058】
次に、図20(a)および図20(b)に示すように、非晶質シリコン膜13をドライエッチング処理することでシリコン酸化膜15の上面を露出させると共に、隣り合うカーボン膜14およびシリコン酸化膜15の積層構造間のほぼ中央付近に開口を形成し、シリコン窒化膜10の上面を露出させる。ドライエッチングは、例えば塩素(Cl2)または臭化水素(HBr)を含むガスなどを用いて行う。このドライエッチング処理では、フルオロカーボン系ガスを用いることなく実施できるため、シリコン窒化膜10との間で高い選択比を取得した状態で非晶質シリコン膜13を加工することができる。このとき、非晶質シリコン膜13の上端13aをシリコン酸化膜15の上端(上面)15aよりも下方で且つカーボン膜14の上面14aよりも上方に位置するように形成する。
【0059】
次に、図21(a)および図21(b)に示すように、例えばウェットエッチングによりシリコン酸化膜15のみを除去処理することでカーボン膜14の上面14aを露出させる。このとき、カーボン膜14の上面14aが非晶質シリコン膜13の上端13aよりも下方に位置し且つシリコン窒化膜10の上面よりも上方に位置するように設定する。この場合、カーボン膜14、非晶質シリコン膜13、シリコン窒化膜10に対して選択性を有する条件下でシリコン酸化膜15を除去処理すると、カーボン膜14の上面14aの高さ位置を調整しやすくなる。次いで、前述実施形態と同様にシリコン窒化膜10に対して選択性を有する条件で非晶質シリコン膜13の上端13aをエッチング処理した後、カーボン膜14を除去処理するが、カーボン系の芯材を適用した場合には、非晶質シリコン膜13とシリコン窒化膜10とに対してエッチング選択性を有する条件でアッシングを行うことにより、カーボン膜14を除去処理することができる。アッシングガスとしては、例えば酸素(O2)ガス、窒素(N2)ガス、水素(H2)ガス、アンモニア(NH3)ガスなどを用いると良い。これ以降の工程については、前述実施形態とほぼ同様であるため、その説明を省略する。
【0060】
本実施形態によれば、シリコン酸化膜11に代えてカーボン膜14とSOG膜15との積層構造を適用して形成しているので、前述実施形態とほぼ同様の作用効果を奏する。
また、カーボン膜14に対して選択性を有する条件下でシリコン酸化膜15を除去処理できるため、エッチング時間を調整することなく上面14aの位置を調整でき、上面14aの位置調整がより容易になる。
【0061】
(第3実施形態)
図22ないし図24は、本発明の第3実施形態を示すもので、前述実施形態と異なるところは、素子分離溝を形成する場合に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0062】
図22ないし図24は、素子分離溝3を形成するまでの製造工程を段階的に表している。図4に示すように、半導体基板2上にゲート絶縁膜5を形成し、図5に示すように、ゲート絶縁膜5上に多結晶シリコン層6を形成した後、図22に示すように、多結晶シリコン層6の上にシリコン窒化膜16をCVD法により堆積し、シリコン窒化膜16の上にシリコン酸化膜17を堆積する。
【0063】
次に、図23に示すように、前述実施形態と同様の側壁転写プロセスを経て、シリコン酸化膜17の上に非晶質シリコン膜13をマスクとして形成する。
次に、図24に示すように、非晶質シリコン膜13をマスクとして、シリコン酸化膜17、シリコン窒化膜16、多結晶シリコン層6、ゲート絶縁膜5、半導体基板2の上部を順次異方性エッチングすることで素子分離溝3を形成する。この後の製造方法については本実施形態の特徴には関係しないため説明を省略する。
以上説明したように、本実施形態によれば、素子分離溝3を形成する場合に前述実施形態に係る製造方法を適用しているため、X方向の微細化を図ることができる。
【0064】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
フラッシュメモリ装置1に適用したが、微細化が要求される半導体装置であれば何れのデバイスに適用しても良い。また、前述の第1〜第3の実施形態にて加工の一態様を示したが、層間絶縁膜への溝加工工程、ビット線の形成工程について適用しても良い。
【0065】
半導体基板2としてp型のシリコン基板にウェル2a、2bが形成された基板を適用したが、n型のシリコン基板の表層にpウェルが形成された構成に適用しても良い。前述実施形態において、X方向とY方向は互いに半導体基板2の表面内で直交する方向として適用すると良い。
【0066】
第1の実施形態では、被加工膜としてシリコン窒化膜10、第1膜としてシリコン酸化膜11、第2膜として非晶質シリコン膜13を適用したが、これらは互いに入れ替えて割り当てても良い。シリコン膜として非晶質シリコン膜13を適用したが、非晶質シリコン膜13に代えて多結晶シリコン膜を適用しても良い。
【0067】
また、被加工膜、芯材となる第1膜、側壁スペーサとなる第2膜としては、互いにエッチング選択性を取得できる膜であれば、何れの材質膜から形成されても良い。尚、これらの被加工膜、第1膜、第2膜としては、シリコン膜、シリコン酸化膜、シリコン窒化膜、有機材料膜(例えばレジスト、カーボン膜)などの何れか互いに異なる材料膜を適用すると良い。また、シリコン酸化膜としては、TEOS、BPSG、BSG、PSG、FSG等を適用できる。
【0068】
また、前述実施形態において「一致」という語句は、特性上の影響が無い範囲で製造誤差、製造ばらつきを含んだ概念として用いている。
前述した実施形態では、ゲート電極MGの加工工程、素子分離溝3の加工工程に適用した実施形態を示しているが、適用可能な工程については適宜変更することができ、且つ複数の工程に対し前述実施形態で示した側壁転写プロセスを適用しても良い。
【符号の説明】
【0069】
図面中、1はフラッシュメモリ装置(半導体装置)、10はシリコン窒化膜(被加工膜)、11はシリコン酸化膜(第1膜)、13は非晶質シリコン膜(第2膜)を示す。
【特許請求の範囲】
【請求項1】
被加工膜上に第1膜を形成する第1の工程と、
前記第1膜を細幅のパターンと太幅のスペースパターンにパターニングし前記被加工膜の上面を露出させる第2の工程と、
前記第1膜の上面および側面並びに前記被加工膜の上面に沿って前記第1膜との間でエッチング選択性を有する第2膜を形成する第3の工程と、
前記第2膜をエッチングすることで当該第2膜を前記第1膜の側面に沿って残留させながら前記第1膜の上面および前記被加工膜の上面を露出させる第4の工程と、
前記第2膜に対して選択性を有する条件下で前記第1膜をエッチング処理することで前記第1膜の上端が前記第2膜の上端より低く、且つ、前記第1膜の上端が前記被加工膜の上面よりも高い位置になるように形成する第5の工程と、
前記第1膜をエッチング処理した後、前記被加工膜との間で選択性を有する条件下で前記第2膜の上部をエッチング処理する第6の工程と、
前記第2膜の上部をエッチング処理した後、前記第1膜を除去処理する第7の工程と、
前記第1膜を除去処理した後、前記第2膜をマスクとして前記被加工膜をエッチング処理する第8の工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記被加工膜、前記第1膜、前記第2膜として、シリコン膜、シリコン酸化膜、シリコン窒化膜、有機材料膜の何れか互いに異なる膜を割り当てることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第4の工程、前記第5の工程、前記第6の工程では、それぞれ、ドライエッチング処理を順次実施することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記第4の工程、前記第5の工程、前記第6の工程では、RIE(Reactive Ion Etching)法によりエッチング条件を変更して連続的に実施することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記第7の工程では、ウェットエッチング処理により前記第1膜を除去処理することを特徴とする請求項1ないし4の何れかに記載の半導体装置の製造方法。
【請求項1】
被加工膜上に第1膜を形成する第1の工程と、
前記第1膜を細幅のパターンと太幅のスペースパターンにパターニングし前記被加工膜の上面を露出させる第2の工程と、
前記第1膜の上面および側面並びに前記被加工膜の上面に沿って前記第1膜との間でエッチング選択性を有する第2膜を形成する第3の工程と、
前記第2膜をエッチングすることで当該第2膜を前記第1膜の側面に沿って残留させながら前記第1膜の上面および前記被加工膜の上面を露出させる第4の工程と、
前記第2膜に対して選択性を有する条件下で前記第1膜をエッチング処理することで前記第1膜の上端が前記第2膜の上端より低く、且つ、前記第1膜の上端が前記被加工膜の上面よりも高い位置になるように形成する第5の工程と、
前記第1膜をエッチング処理した後、前記被加工膜との間で選択性を有する条件下で前記第2膜の上部をエッチング処理する第6の工程と、
前記第2膜の上部をエッチング処理した後、前記第1膜を除去処理する第7の工程と、
前記第1膜を除去処理した後、前記第2膜をマスクとして前記被加工膜をエッチング処理する第8の工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記被加工膜、前記第1膜、前記第2膜として、シリコン膜、シリコン酸化膜、シリコン窒化膜、有機材料膜の何れか互いに異なる膜を割り当てることを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第4の工程、前記第5の工程、前記第6の工程では、それぞれ、ドライエッチング処理を順次実施することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記第4の工程、前記第5の工程、前記第6の工程では、RIE(Reactive Ion Etching)法によりエッチング条件を変更して連続的に実施することを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記第7の工程では、ウェットエッチング処理により前記第1膜を除去処理することを特徴とする請求項1ないし4の何れかに記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
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【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2010−182725(P2010−182725A)
【公開日】平成22年8月19日(2010.8.19)
【国際特許分類】
【出願番号】特願2009−22520(P2009−22520)
【出願日】平成21年2月3日(2009.2.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年8月19日(2010.8.19)
【国際特許分類】
【出願日】平成21年2月3日(2009.2.3)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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