【課題】メモリセルの微細加工のばらつきを抑制することができる半導体装置の製造方法を提供する。
【解決手段】電荷蓄積層とゲート電極層とを有する積層された層ＳＬ上に、第１の開口部ＯＰ１を有し、灰化可能な材質を含有する第１の層１０１が形成される。第１の開口部ＯＰ１を狭める第１の側壁膜２０１が形成される。第１の層１０１が灰化される。第１の側壁膜２０１の平面形状に対応する平面形状を有するように、積層された層ＳＬがパターニングされる。パターニングにおいて、第１の側壁膜２０１をマスクとして用いたエッチングがなされる。積層された層ＳＬをマスクとして用いて拡散層７０が形成される。 （もっと読む）

【課題】受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができる固体撮像装置を実現すること。
【解決手段】入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。 （もっと読む）

【課題】損傷のない酸化膜及び電荷蓄積層の形成とその膜厚の制御を可能とする半導体装置及びその製造方法を提供する。
【解決手段】ＲＩＥ等の異方性エッチングによって、マスク用窒化膜２、第１窒化膜１２、及び第２酸化膜１３を分離する。このとき、トレンチ３底部のマスク用酸化膜１をエッチングせずに残し、エッチングに対する防御層としての役割を果たすため基板１０への損傷はない。また、分離した第１窒化膜１２のトレンチ３の側壁を覆う部分は、犠牲酸化膜１３に保護されているためエッチングによる損傷はない。次いで、等方性エッチングによって、異方性エッチングによって損傷した第２酸化膜１３及びトレンチ３底部の第１酸化膜１１を完全に除去する。次いで、プラズマ酸化やラジカル酸化等の酸化処理により、第３酸化膜１４及びゲート酸化膜１５が形成される。 （もっと読む）

【課題】ドレインコンタクトを自己整合的に形成できるようにする。
【解決手段】シリコン基板１上にゲート絶縁膜４を形成し、ゲート電極ＭＧとして、多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、タングステンシリコン膜８を形成すると共に、シリコン窒化膜９を積層形成する。ゲート電極ＭＧを覆うようにシリコン酸化膜１０、シリコン窒化膜１１を形成し、ゲート電極ＭＧ間にシリコン酸化膜１２を埋め込み形成する。コンタクトホール形成の工程では、シリコン酸化膜１２をエッチングする際に、シリコン酸化膜１０がスリット状に落ち込むので、その部分にシリコン窒化膜１５ｃを埋め込み、その後、シリコン基板１上のシリコン窒化膜１１をエッチングして形成する。これにより、ショート不良の発生を防止できる。 （もっと読む）

【課題】積層数が大きい半導体記憶装置及びその製造方法を提供する。
【解決手段】シリコン基板１１上に絶縁膜１４及び電極膜ＷＬを交互に積層して積層体ＭＬ２１を形成し、この積層体ＭＬ２１の端部を階段状に加工し、積層体ＭＬ２１の周囲に層間絶縁膜３２を形成する。次に、層間絶縁膜３２内に、電極膜ＷＬ０〜ＷＬ３の端部にそれぞれ到達するように、下方にいくほど径が小さくなる複数のコンタクトホールを形成し、その内部に犠牲材を埋め込む。次に、積層体ＭＬ２１の直上域に積層体ＭＬ２２を形成し、積層体ＭＬ２２の周囲に層間絶縁膜３４を形成し、層間絶縁膜３４内に下方にいくほど径が小さくなる複数のコンタクトホールを形成し、層間絶縁膜３２中に形成されたコンタクトホールに連通させる。その後、犠牲材を除去し、コンタクトホールの内部にコンタクトＣＷ０〜ＣＷ３を埋設する。コンタクトには段差Ｓが形成される。 （もっと読む）

【課題】工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する工程と、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成された第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２２に転換する工程と、を具備する。 （もっと読む）

【課題】トランジスタ特性を劣化させずに形成される小型の半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成されるゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の上面に形成される第１窒化シリコン膜と、前記ゲート電極の側面に形成される保護絶縁膜と、前記保護絶縁膜の側面に形成される第２窒化シリコン膜と、前記保護絶縁膜の上面に形成され、その底面が前記第１窒化シリコン膜の底面よりも上部に形成される第３窒化シリコン膜とを備える。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。さらに低コストで生産性高く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を囲いこむように覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。導電性遮蔽体はめっき法により電気的に接続するように形成する。また、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を作製することができる。 （もっと読む）

【課題】ドレインディスターブ特性が満足でき、電子注入状態における電流の低下が抑制される半導体記憶装置の提供。
【解決手段】溝２４を有するＰ型半導体基板２と、Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたソース側Ｎ⁻拡散層４４Ｓ、Ｎ^＋拡散層４２Ｓ、ドレイン側Ｎ⁻拡散層４４Ｄ、Ｎ^＋拡散層４２Ｄと、溝２４の側壁部、底部、Ｎ⁻拡散層４４Ｓ、４４Ｄ、Ｎ^＋拡散層４２Ｓ、４２Ｄの表面を覆うゲート酸化膜１２と、溝２４を埋め込むようゲート酸化膜１２の表面に形成され、溝２４が連続する方向に格子状に形成されたゲート電極１４と、溝２４の側壁部の表面のうち、少なくともゲート酸化膜１２を介してＮ⁻拡散層４４Ｓ、４４Ｄと対向する領域に形成され、ゲート電極１４との間に酸化膜１２を介してスペーサ状に形成された窒化膜８と、ゲート電極１４と直接接するように形成されたゲート裏打ち配線１０と、を備える半導体記憶装置。 （もっと読む）

本発明は、ビット線がその上に位置する第２のブロックにコモンソースブロックを接続するチャネルの行列を備えた、トランジスタを有する複数のメモリセルを含むマイクロ電子フラッシュメモリデバイスに関し、トランジスタは、少なくとも１つのゲート材料を有する複数のゲート、すなわち、前記チャネルを含む第１の選択ゲートと、前記チャネルを含む複数のコントロールゲートと、各々が行列配置の所与の列のチャネルを含む複数の第２の選択ゲートとから、さらに形成され、多層スタック上に位置する前記ゲートの少なくとも１つまたは複数は、誘電材料の少なくとも第１の層と、少なくとも１つの電荷保存領域と、誘電材料の少なくとも１つの第２の層とを含む。
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【課題】高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａにおいて、第１ゲート電極１５の上面１５ｂおよび第１絶縁分離層１２の側面１２ａを露出させる工程と、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成する工程と、第１側壁膜３５ａをマスクとして、第１ゲート電極１５の上部をエッチングし、第１ゲート電極１５の上部に第１凹部１５ａを形成する工程と、第１ゲート電極１５の上部を露出させる工程と、第１ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルに第２ゲート絶縁膜１６を形成する工程と、第１凹部１５ａを埋め込むように、第２ゲート絶縁膜１６上に第２ゲート電極材料膜を形成する工程と、を具備する。 （もっと読む）

【課題】ゲート電極間にエアギャップを制御良く形成する。
【解決手段】本発明の半導体装置の製造方法では、半導体基板２上のゲート絶縁膜３上に浮遊ゲート電極用の多結晶シリコン層４を形成するときに、多結晶シリコン層４の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、この多結晶シリコン層４上に形成したゲート間絶縁膜５上に制御ゲート電極用の多結晶シリコン層９を形成するときに、多結晶シリコン層９の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、複数のゲート電極の側面が露出した状態で熱酸化処理を行なった後、エッチングすることにより、多結晶シリコン層４、９の各側面に凹部１１、１２を形成し、複数のゲート電極間に絶縁膜７を埋め込み、埋め込まれた絶縁膜７の中にエアギャップ８を形成する。 （もっと読む）

【課題】リソグラフィの露光解像限界を超えた寸法を有するパターンの形成において、工程数の削減が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、半導体基板上に形成された被加工膜上に第１のマスク材膜を形成し、前記第１のマスク材膜上にレジストパターンを形成し、前記レジストパターンを覆うように前記第１のマスク材膜上に所定の膜厚の第２のマスク材膜を形成し、前記第２のマスク材膜をエッチバックして前記レジストパターン及び前記第１のマスク材膜を露出させ、エッチバックされた前記第２のマスク材膜を残したまま、露出した前記レジストパターン及び前記第１のマスク材膜を同時に加工し、前記第１のマスク材膜下に露出する前記被加工膜部を加工する。 （もっと読む）

【課題】ＭＯＮＯＳ型のゲート電極を有するメモリセルと、通常のＭＯＳトランジスタの各ゲート電極を同時に加工できるようにする。
【解決手段】メモリセル領域のゲート電極Ｇは、シリコン基板１上にゲート絶縁膜４、トラップ膜５、ブロック膜６、電極膜７が積層されている。周辺回路領域のゲート電極ＧＰは、シリコン基板１上にゲート絶縁膜４、多結晶シリコン膜９、電極膜７が積層されている。また、多結晶シリコン膜９中には、下層側にシリコン窒化膜１０、上層側にシリコン酸化膜１１が直接接触しないように形成されている。ゲート一括加工時に、電極膜７をエッチングするときにシリコン酸化膜１１がストッパとなり、ブロック膜６加工時にシリコン窒化膜１０がストッパとなり、トラップ膜５加工時に多結晶シリコン膜９がストッパとなり、シリコン基板１がダメージを受けるのを防止できる。 （もっと読む）

【課題】チャージトラップ型フラッシュのセル間干渉効果を抑制する。
【解決手段】半導体記憶装置７０では、ワード線方向において、P型シリコンである半導体基板１の第１主面（表面）にＳＴＩ（シャロートレンチアイソレーション）２が埋設される。ＳＴＩ（シャロートレンチアイソレーション）２の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、及び電流遮断層５が積層形成される。電荷蓄積層４の端部は、チャネル幅Ｗ_ＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。電流遮断層５及び絶縁膜６上には、ワード線ＷＬ３としての制御電極７が設けられる。 （もっと読む）

【課題】自己整合でエッチング可能かつ製造方法の容易な光変調装置およびその製造方法を提供する。
【解決手段】下部電極２と、下部電極２上に配置される強誘電体膜３と、強誘電体膜３上に配置される上部電極４とを備えた強誘電体キャパシタを含む光変調装置であって、上部電極４が、強誘電体膜３のエッチングマスクとして強誘電体膜３と自己整合パターニングされた導電膜を含んでいることを特徴とし、さらに強誘電体キャパシタを駆動するための制御回路を半導体基板１０上に有するとともに、強誘電体キャパシタを、下部電極２と上部電極４間に印加する電界に応じて強誘電体膜３の屈折率が変化するファブリーペロー型の共振器６として機能させる。 （もっと読む）

【課題】簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成する。
【解決手段】ゲート電極を構成する多結晶シリコン膜７上に、下地材としてシリコン窒化膜８が積層され、その上面にシュリンクパターンを形成するための非晶質シリコン膜１２ａが分離形成される。非晶質シリコン膜１２ａは、フォトリソグラフィ処理でＷａの３倍の幅寸法４５ｎｍでパターニングされるが、スリミング技術で３０ｎｍに形成した上で、熱酸化により表層をシリコン酸化膜１５に変質させ、これによって寸法がＷａである１５ｎｍに形成される。シリコン酸化膜１５の上面に非晶質シリコン膜１６を形成してスペーサ加工を行うことで側壁部に非晶質シリコン膜１６ａを残存させる。この後、シリコン酸化膜１５を弗酸処理で剥離するとラインアンドスペースが１５ｎｍのシュリンクパターンを形成できる。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口加工する際に、溝パターンにおける半導体基板の削れ量の増大を抑制する。
【解決手段】本発明の半導体装置は、半導体基板１上にメモリセルアレイを備え、各メモリセルにおけるホールパターンからなるビット線コンタクトをワード線方向に配列し、各メモリセルにおけるソース線コンタクトをワード線方向に延びる溝パターンから構成したものにおいて、半導体基板１の表面におけるソース線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２とＲＩＥのバリヤ膜１３とを積層して設け、半導体基板１の表面におけるビット線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２を設け、バリヤ膜が存在しないように構成した。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１に形成された不揮発性メモリセルＮＶＭ１は、互いに隣り合って配置する制御ゲート電極ＣＧとメモリゲート電極ＭＧとを有し、シリコン基板１と制御ゲート電極ＣＧとの間には制御ゲート絶縁膜ＩＧが配置され、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、第１絶縁膜ＩＭ１、トラップ性絶縁膜ＩＳ、および、第２絶縁膜ＩＭ２が配置され、シリコン基板１とメモリゲート電極ＭＧとの間にも、第１絶縁膜ＩＭ１および第２絶縁膜ＩＭ２が一体的に配置さている。一方、トラップ性絶縁膜ＩＳは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には形成されているが、メモリゲート電極ＭＧとシリコン基板１との間には配置されていない。 （もっと読む）