３次元半導体装置
【課題】３次元的に配列される導電パターンの厚さを増加しその抵抗を減少できる３次元半導体装置を提供する。
【解決手段】この装置は基板上に順に積層された水平構造体と、水平構造体を垂直に横切る垂直構造体とを具備する。水平構造体の各々は基板に平行な導電ライン及び垂直構造体に隣接した導電ラインの一側壁を覆う第２パターンを含む。また垂直構造体の各々は半導体柱及び水平構造体に隣接した半導体柱の少なくとも一側壁を覆う第１パターンを含む。
基板上に順に積層された電極を含む電極構造体と、電極構造体を垂直に貫通する半導体パターンと、第１パターン及び第２パターンを具備して半導体パターンと電極構造体との間に介在するメモリー要素と、を含み、第１パターンは垂直に延長されて複数の電極を横切り、第２パターンは水平に延長されて複数の半導体パターンを横切る。
【解決手段】この装置は基板上に順に積層された水平構造体と、水平構造体を垂直に横切る垂直構造体とを具備する。水平構造体の各々は基板に平行な導電ライン及び垂直構造体に隣接した導電ラインの一側壁を覆う第２パターンを含む。また垂直構造体の各々は半導体柱及び水平構造体に隣接した半導体柱の少なくとも一側壁を覆う第１パターンを含む。
基板上に順に積層された電極を含む電極構造体と、電極構造体を垂直に貫通する半導体パターンと、第１パターン及び第２パターンを具備して半導体パターンと電極構造体との間に介在するメモリー要素と、を含み、第１パターンは垂直に延長されて複数の電極を横切り、第２パターンは水平に延長されて複数の半導体パターンを横切る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は３次元半導体装置に係り、より具体的には、３次元的に配列されたメモリーセルを含む３次元メモリー半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３Ｄ−ＩＣメモリー技術はメモリー容量の増大のための技術として、メモリーセルの３次元的配列と関わるあらゆる技術を意味する。メモリー容量は、３Ｄ−ＩＣメモリー技術の以外にも、（１）パターン微細化技術及び（２）マルチレベルセル（ＭＬＣ）技術を通じて増大できる。しかし、パターン微細化技術は高費用の問題を有しており、ＭＬＣ技術はこれにより増加できるセル当たりビット数が制限される。このような理由によって、３Ｄ−ＩＣ技術はメモリー容量の増大のための不可欠な方法であると見なされている。勿論、パターン微細化及びＭＬＳ技術を３Ｄ−ＩＣ技術に組み合わせる場合、メモリー容量の更なる増加を実現できるという点において、パターン微細化及びＭＬＳ技術も３Ｄ−ＩＣ技術とは独立的に発展すると予測される。
【０００３】
３Ｄ−ＩＣ技術の１つとして、パンチアンドプラグ（ｐｕｎｃｈ−ａｎｄ−ｐｌｕｇ）技術が最近提案された。前記パンチアンドプラグ技術は多層の薄膜を基板上に順に形成した後、前記薄膜を貫通するプラグを形成する段階を含む。この技術を利用すれば、製造費用を大きく増加せずに、３Ｄメモリー素子のメモリー容量を大きく増加できるので、この技術は最近大きく注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許出願第２００９−０１２６８５４号
【特許文献２】韓国特許出願第２０１０−００１４７５１号
【特許文献３】韓国特許出願第２０１０―０００６１２４号
【特許文献４】韓国特許出願第２００９―００９９３７０号
【特許文献５】米国特許出願第１２／４８０，３９９号
【特許文献６】米国特許出願第１２／４２０，５１８号
【特許文献７】韓国特許出願第２０１０―０００９６２８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は３次元的に配列される導電パターンの厚さを増加できる３次元半導体装置を提供することにある。
本発明の課題は３次元的に配列される導電パターンの抵抗を減少できる３次元半導体装置を提供することにある。
本発明の課題は動作電流の減少及びセルストリングの抵抗の増加を予防できる３次元半導体装置を提供することにある。
本発明の課題は動作電流の減少及びセルストリングの抵抗の増加を予防できる３次元半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る３次元半導体装置は水平パターン（第２パターン）及び垂直パターン（第１パターン）を含むメモリー要素を具備する。より具体的には、この装置は順に積層された電極を含み、基板上に配置される電極構造体と、前記電極構造体を貫通する半導体パターンと、前記水平パターン及び垂直パターンを具備し、前記半導体パターンと前記電極構造体との間に介在するメモリー要素とを含む。前記水平パターンは前記基板の上部面に平行な方向に沿って複数の前記半導体パターンを横切り、前記垂直パターンは前記基板の上部面に垂直な方向に沿って複数の前記電極を横切る。
【０００７】
一実施形態によれば、前記水平パターンは、前記電極の上部面及び下部面、そして前記半導体パターンに隣接した前記電極の側壁上に実質的にコンフォーマルな厚さで形成される。
【０００８】
一実施形態によれば、垂直的位置で前記電極の間に介在する層間絶縁膜をさらに含み、前記垂直パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして垂直方向に延長されて前記層間絶縁膜と前記半導体パターンの側壁との間に介在し、前記水平パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして水平的に延長されて前記層間絶縁膜と前記電極の水平面との間に介在する。
前記半導体パターンと前記層間絶縁膜との間で前記層間絶縁膜の側壁に接するキャッピング膜をさらに含むことができる。
【０００９】
一実施形態によれば、前記水平パターン及び前記垂直パターンは、化学的組成又は電気的特性のうちの少なくとも１つが実質的に互いに同一である。また、前記水平パターンの最高の含量を有する２種類の原子は前記垂直パターンの最高の含量を有する２種類の原子と同一である。
【００１０】
前記メモリー要素は電荷格納膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記半導体パターンの間に介在するトンネル絶縁膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記電極の間に介在するブロッキング絶縁膜と、を含むことができる。
【００１１】
一実施形態によれば、前記垂直パターンは前記トンネル絶縁膜を含み、前記水平パターンは前記電荷格納膜及び前記ブロッキング絶縁膜を含む。
他の実施形態によれば、前記垂直パターンは前記トンネル絶縁膜及び前記電荷格納膜を含み、前記水平パターンは前記ブロッキング絶縁膜を含む。
前記垂直パターンは、前記電荷格納膜と異なる物質で形成され、前記電荷格納膜と前記ブロッキング絶縁膜との間に介在するキャッピング膜をさらに含むことができる。
【００１２】
また他の実施形態によれば、前記水平パターンと前記垂直パターンは前記トンネル絶縁膜、前記ブロッキング絶縁膜、及び前記電荷格納膜のうちの１つを構成することができる。
この場合、前記水平パターン及び前記垂直パターンは前記電極と前記半導体パターンの側壁との間で互いに接触し、前記水平パターンの最高の含量を有する２種類の原子はこれに接触する前記垂直パターンの最高の含量を有する２種類の原子と同一である。
【００１３】
本発明の一実施形態に係る３次元半導体装置の製造方法は水平パターン及び垂直パターンを含むメモリー要素を形成する段階を含む。具体的に、この方法は基板上に順にそして交互に積層された鋳型膜及び犠牲膜を含む鋳型構造体を形成し、前記鋳型構造体を貫通する開口部を形成し、前記開口部の内壁を順に覆う垂直パターン及び半導体パターンを形成し、前記犠牲膜を除去して前記鋳型膜の間にリセス領域を形成した後、前記リセス領域の内壁を順に覆う水平パターン及び電極を形成する段階を含む。
【００１４】
一実施形態によれば、前記垂直パターンを形成する段階はトンネル絶縁膜を形成する段階を含み、前記水平パターンを形成する段階は電荷格納膜及びブロッキング絶縁膜を順に形成する段階を含むことができる。他の実施形態によれば、前記垂直パターンを形成する段階は電荷格納膜及びトンネル絶縁膜を順に形成する段階を含み、前記水平パターンを形成する段階はブロッキング絶縁膜を形成する段階を含むことができる。前記他の実施形態によれば、前記トンネル絶縁膜は前記電荷格納膜を形成した後に形成され、前記ブロッキング絶縁膜は前記電荷格納膜を形成した後に形成される。前記一実施形態及び他の実施形態において、前記トンネル絶縁膜及び前記ブロッキング絶縁膜は前記電荷格納膜より大きいバンドギャップを有する物質で形成され、前記ブロッキング絶縁膜は前記トンネル絶縁膜より大きい誘電常数を有する物質で形成される。
【００１５】
一実施形態によれば、前記水平パターン及び前記垂直パターンは実質的に同一の化学的組成を有する物質で形成されることで、前記水平パターンの最高の含量を有する２種類の原子の種類は前記垂直パターンの最高の含量を有する２種類の原子の種類と同一である。
【発明の効果】
【００１６】
本発明の一実施形態によれば、垂直パターン及び水平パターンが導電パターンと半導体パターンとの間に配置されて情報格納のための膜として用いられる。この時、前記垂直パターンは、前記半導体パターンの形成前に、垂直なギャップ領域である開口部内に形成され、前記水平パターン及び前記導電パターンは、前記半導体パターンの形成後に、水平なギャップ領域であるリセス領域内に形成される。
これによって、本発明の一実施形態による３次元半導体装置は図４７を参照して説明する格納所優先方式によるパンチアンドプラグ技術での技術的制約に拘束されない。即ち、本発明の一実施形態に係る導電パターンは金属性物質で形成できる。
これに加えて、情報格納のための膜の一部である前記垂直パターンが前記リセス領域内に形成されるので、本発明の一実施形態に係る導電パターンの厚さは図４８を参照して説明するプラグ優先方式でのそれより増加できる。
従って、３次元的に配列される導電パターンの抵抗を減少できる。
本発明の一実施形態によれば、導電パターンと半導体パターンの側壁との間から水平方向及び垂直方向に延長された部分を有する交差構造体を提供する。このような交差構造体は格納所優先方式及びプラグ優先方式各々単独の場合における技術的制約を緩和できる。
【００１７】
本発明の一実施形態によれば、図１〜図２１を参照して説明するように、メモリーゲート絶縁膜が垂直パターン及び水平パターンを有するように形成されても、選択トランジスタの活性領域として用いられる半導体パターン（即ち、選択活性パターン）は、絶縁性物質の介在なく、半導体基板と接触する。これによって、図６８を参照して説明する動作電流の減少の問題及びセルストリングの抵抗の増加の問題を予防できる。
【００１８】
本発明の一実施形態によれば、垂直パターンの下にはアンダーカット領域が形成され、前記アンダーカット領域には基板と半導体スペーサとを接続する半導体物質が形成される。これによって、図６８を参照して説明する動作電流の減少の問題及びストリングの抵抗の増加の問題は予防できる。さらに、本発明の一実施形態によれば、前記アンダーカット領域はプラズマを用いない乾式エッチング又は湿式エッチング技術を用いて形成できる。これによって、前記半導体スペーサに対するプラズマ誘発エッチング損傷を予防できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図２】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図３】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図４】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図５】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図６】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図７】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図８】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図９】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１０】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１１】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１２】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１３】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１４】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１５】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１６】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１７】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１８】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１９】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図２０】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図２１】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【００２０】
【図２２】本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２３】本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２４】本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２５】本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２６】本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２７】本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２８】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図２９】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３０】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３１】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３２】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３３】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３４】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３５】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３６】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３７】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３８】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３９】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４０】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４１】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４２】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４３】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４４】変形された実施形態に係る３次元半導体装置を説明するための断面図である。
【図４５】変形された実施形態に係る３次元半導体装置を説明するための断面図である。
【図４６】変形された実施形態に係る３次元半導体装置を説明するための断面図である。
【図４７】他の変形された実施形態に係る３次元半導体装置を説明するための斜視図である。
【図４８】他の変形された実施形態に係る３次元半導体装置を説明するための斜視図である。
【図４９】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５０】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５１】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５２】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５３】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５４】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５５】本発明の技術的思想による交差構造体を例示的に示す斜視図である。
【図５６】本発明の技術的思想による交差構造体を例示的に示す斜視図である。
【００２１】
【図５７】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図５８】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図５９】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６０】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６１】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６２】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６３】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６４】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６５】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６６】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６７】図６４を参照して説明した実施形態に係る一技術的特徴をより詳細に説明するための断面図である。
【００２２】
【図６８】本発明の実施形態に係る３次元半導体装置を比較して説明するための断面図である。
【図６９】本発明の実施形態に係る３次元半導体装置を比較して説明するための断面図である。
【図７０】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７１】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７２】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７３】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７４】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７５】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７６】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７７】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７８】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７９】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８０】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８１】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８２】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８３】図７０〜図８２を参照して説明した３次元半導体装置での電流経路を示す断面図である。
【図８４】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８５】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８６】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８７】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８８】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８９】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図９０】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図９１】図８４〜図９０を参照して説明した３次元半導体装置での電流経路を示す。
【図９２】本発明に係るフラッシュメモリー装置を具備するメモリーカードの一例を簡略に示すブロック図である。
【図９３】本発明に係るメモリーシステムを装着する情報処理システムを簡略に示すブロック図である。
【発明を実施するための形態】
【００２３】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と関わる以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態への具体化も可能である。ここに紹介される実施形態は開示された内容が徹底的且つ完全であるように、そして当業者に本発明の思想を十分に伝達するために提供される。
【００２４】
本明細書において、ある膜が他の膜又は基板上にあると言及される場合に、それは他の膜又は基板上に直接形成されるか、又はそれらの間に第３の膜が介在され得ることを意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されている。また、本明細書の多様な実施形態において、第１、第２、第３などの用語が多様な領域、膜などを記述するために使われるが、これら領域、膜がこのような用語によって限定されてはならない。これら用語は、ただある所定領域又は膜を他の領域又は膜と区別するために使われるだけである。従って、一実施形態で第１膜として言及された膜が他の実施形態では第２膜として言及されることもある。ここに説明及び例示する各実施形態はそれの相補的な実施形態も含む。
【００２５】
本発明の実施形態に係る３次元半導体装置はセルアレイ領域、周辺回路領域、センスアンプ領域、デコーディング回路領域及び接続領域を含む。前記セルアレイ領域には、複数のメモリーセル及び前記メモリーセルへの電気的接続のためのビットライン及びワードラインが配置されている。前記周辺回路領域には前記メモリーセルの駆動のための回路が配置され、前記センスアンプ領域には前記メモリーセルに格納された情報を判読するための回路が配置されている。前記接続領域は前記セルアレイ領域と前記デコーディング回路領域との間に配置され、ここには前記ワードラインと前記デコーディング回路領域とを電気的に接続する配線構造体が配置される。
【００２６】
下記では、３次元半導体装置のセルアレイ領域の一部分と関わる技術的特徴を主に説明する。一方、特許文献１、２、３、４及び５は前記セルアレイ領域だけではなく（周辺回路領域又は接続領域のような）他の領域に関わる技術的特徴を開示している。
【００２７】
これに加えて、特許文献３はメモリー構造体を形成する段階を繰り返すことで、メモリー構造体を多層で形成する構成を開示している。本発明の技術的思想は後述のメモリー構造体を繰り返して形成することによって、多層のメモリー構造体を形成する実施形態に拡張して実現できる。
【００２８】
［方法−第１実施形態］
図１〜図１１は、本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
図１を参照すれば、基板１０上に鋳型構造体（ｍｏｌｄ ｓｔｒｕｃｔｕｒｅ）１００を形成する。前記基板１０は例えば半導体特性を有する物質、絶縁性物質、絶縁性物質によって覆われた半導体又は導電体のうちの１つである。例えば、前記基板１０はシリコンウェーハである。
【００２９】
変形された実施形態によれば、前記基板１０と前記鋳型構造体１００との間には少なくとも１つのトランジスタを含む下部構造体（図示せず）が配置される。しかし、以下の説明では、本発明の技術的思想について分かりやすいように、前記鋳型構造体１００が前記基板１０上に直接形成される実施形態を例示的に説明する。しかし、本発明の技術的思想はこれに限定されない。
【００３０】
前記鋳型構造体１００は複数の絶縁膜１２１〜１２９からなる絶縁膜群１２０及び複数の犠牲膜１３１〜１３８からなる犠牲膜群１３０を含む。前記絶縁膜群１２０及び前記犠牲膜群１３０は、図示したように、交互にそして繰り返して積層することができる。前記犠牲膜１３０は前記絶縁膜１２０に対してエッチング選択性を有してエッチングされる物質で形成される。即ち、所定のエッチングレシピを用いて前記犠牲膜１３０をエッチングする工程で、前記犠牲膜１３０は前記絶縁膜１２０のエッチングを最小化しながらエッチングできる物質で形成される。
【００３１】
周知のように、このようなエッチング選択性（ｅｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）は前記絶縁膜１２０のエッチング速度に対する前記犠牲膜１３０のエッチング速度の比率の形で定量的に表現できる。
一実施形態によれば、前記犠牲膜１３０は前記絶縁膜１２０に対して１：１０〜１：２００（より限定的には、１：３０〜１：１００）のエッチング選択比を提供できる物質のうちの１つである。例えば、前記絶縁膜１２０はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも一つであり、前記犠牲膜１３０はシリコン膜、シリコン酸化膜、シリコンカーバイド及びシリコン窒化膜のうちから選択される前記絶縁膜１２０と異なる物質である。以下では、本発明の技術的思想について分かりやすいように、前記絶縁膜１２０はシリコン酸化膜であり、前記犠牲膜１３０はシリコン窒化膜である実施形態を例示的に説明する。
【００３２】
一方、一実施形態によれば、図示したように、前記犠牲膜１３０は実質的に同じ厚さで形成される。これと異なり、前記絶縁膜１２０の厚さは互いに異なり得る。例えば、前記絶縁膜１２０のうちの最下部層１２１は前記犠牲膜１３０より薄い厚さで形成され、下から３番目の層１２３及び上から３番目の層１２７は前記犠牲膜１３０より厚い厚さで形成され、前記絶縁膜１２０のうちの残りは前記犠牲膜１３０より薄いか、又は厚く形成される。しかし、前記絶縁膜１２０の厚さは多様に変形可能であり、前記鋳型構造体１００を構成する膜の層数も多様に変形できる。
【００３３】
以下、説明の便宜上、絶縁膜群１２０の個々の絶縁膜１２１〜１２９は全て絶縁膜１２０として表わし、犠牲膜群１３０の個々の犠牲膜１３１〜１３８は全て犠牲膜１３０として表わす。
【００３４】
図２及び図３を参照すれば、前記鋳型構造体１００を貫通する開口部１０５を形成した後、前記開口部１０５の内壁をコンフォーマルに（均一に）覆う垂直膜１５０を形成する。前記垂直膜１５０は、図示したように、前記開口部１０５の上端から水平に延長されて前記鋳型構造体１００の上部面を覆うこともできる。
この実施形態によれば、前記開口部１０５はホール形状で形成される。即ち、前記開口部１０５の各々は深さが幅より少なくとも５倍大きい形状で形成される。これに加えて、この実施形態によれば、前記開口部１０５は前記基板１０の上部面（即ち、ｘｙ平面）上に２次元的に形成される。即ち、前記開口部１０５の各々はｘ及びｙ方向に沿って互いに他の開口部から離隔して形成された、孤立した領域である。
【００３５】
前記開口部１０５を形成する段階は、前記鋳型構造体１００上に前記開口部１０５の位置を定義する所定のマスクパターンを形成する段階、及びこれをエッチングマスクとして用いて前記鋳型構造体１００を異方性エッチングする段階を含む。一方、前記鋳型構造体１００は少なくとも２種類の互いに異なる膜を含むので、前記開口部１０５の側壁は前記基板１０の上部面に完全に垂直にならないことがある。例えば、前記基板１０の上部面に近いほど、前記開口部１０５の幅は減少する。前記開口部１０５幅の不均一は３次元的に配列されるトランジスタの動作特性の不均一を誘発し得る。このような不均一に対するより詳細な説明及びその改善方法が特許文献６に開示されており、その開示内容はこの出願の一部として組み込まれている。
【００３６】
一方、前記鋳型構造体１００が前記基板１０上に直接形成される実施形態の場合、前記開口部１０５は図示したように、前記基板１０の上部面を露出するように形成される。これに加えて、前記異方性エッチング段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように前記開口部１０５下の基板１０は所定の深さでリセスされる。
前記垂直膜１５０は１つの薄膜又は複数の薄膜で構成される。例えば、前記垂直膜１５０は電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられる薄膜のうちの少なくとも１つを含む。本発明の実施形態は前記垂直膜１５０を構成する薄膜の種類によって多様に分類できる。このように分類された実施形態は後述する図２８〜図３５を参照して詳細に説明する。
【００３７】
図４を参照すれば、前記開口部１０５の各々の内壁を順に覆う垂直パターン１５５及び半導体スペーサ１６５を形成する。この段階は前記垂直膜１５０が形成された結果物をコンフォーマルに覆う第１半導体膜を形成した後、前記第１半導体膜及び前記垂直膜１５０を異方性エッチングして前記開口部１０５の底で前記基板１０の上部面を露出させる段階を含む。これによって、前記垂直パターン１５５及び半導体スペーサ１６５はオープンされた両端を有する円筒形状を有する。また、前記第１半導体膜を異方性エッチングする段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように、前記半導体スペーサ１６５によって露出される前記基板１０の上部面はリセスされる。
【００３８】
一方、前記異方性エッチング段階の間、前記半導体スペーサ１６５の下に位置する前記垂直膜１５０の一部分はエッチングされないことがあり、この場合、前記垂直パターン１５５は前記半導体スペーサ１６５の底面と前記基板１０の上部面との間に介在する底部を有することになる。変形された実施形態によれば、前記半導体スペーサ１６５をエッチングマスクとして用いて前記垂直パターン１５５の露出された表面をエッチングする段階をさらに実施することができる。この場合、図２４に示したように、前記半導体スペーサ１６５の下にアンダーカット領域が形成され、前記垂直パターン１５５の長さは前記半導体スペーサ１６５の長さより短くなる。
【００３９】
前記第１半導体膜及び前記垂直膜１５０に対する異方性エッチングの結果として、前記鋳型構造体１００の上部面が露出する。これによって、前記垂直パターン１５５の各々及び前記半導体スペーサ１６５の各々は前記開口部１０５内に局所化される。即ち、前記垂直パターン１５５及び前記半導体スペーサ１６５がｘｙ平面上に２次元的に配列される。
【００４０】
前記第１半導体膜は例えば、原子層蒸着（ＡＬＤ）又は化学的気相蒸着（ＣＶＤ）技術のうちの１つを用いて形成される多結晶シリコン膜である。また、前記第１半導体膜は前記開口部１０５の幅の１／５０〜１／５の範囲から選択される厚さで形成される。本発明の変形された実施形態によれば、前記第１半導体膜はエピタキシャル技術のうちの１つを用いて形成される。特許文献７は本発明の技術的思想を実現するために用いられるエピタキシャル技術を開示しており、その開示内容はこの出願の一部として組み込まれている。本発明の他の変形された実施形態によれば、前記第１半導体膜は例えば有機半導体膜及び炭素ナノ構造体のうちの一つである。
【００４１】
図５及び図６を参照すれば、前記垂直パターン１５５が形成された結果物上に第２半導体膜１７０及び埋め立て絶縁膜１８０を順に形成する。
前記第２半導体膜１７０は例えば原子層蒸着（ＡＬＤ）又は化学的気相蒸着（ＣＶＤ）技術のうちの１つを用いて形成される多結晶シリコン膜である。一実施形態によれば、前記第２半導体膜１７０は前記開口部１０５を完全に埋め立てない厚さを有してコンフォーマルに形成する。即ち、図５に示したように、前記第２半導体膜１７０は前記開口部１０５内にホール１０５ａを定義する。
【００４２】
前記埋め立て絶縁膜１８０は前記ピンホール１０５ａを満たすように形成され、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）技術を利用して形成される絶縁性物質及びシリコン酸化膜のうちの一つである。一実施形態によれば、前記埋め立て絶縁膜１８０を形成する前に、前記第２半導体膜１７０が形成された結果物を水素又は重水素を含むガス雰囲気で熱処理する水素アニーリング段階をさらに実施する。前記半導体スペーサ１６５及び前記第２半導体膜１７０内に存在する結晶欠陥はこのような水素アニーリング段階によって消滅（キュア）乃至削減できる。
【００４３】
本発明の変形された実施形態によれば、前記第２半導体膜１７０は前記半導体スペーサ１６５が形成された前記開口部１０５を満たすように形成され、この場合、前記埋め立て絶縁膜１８０を形成する段階は省略可能である。図２３及び図２４はこのような変形された実施形態に係る最終結果物を例示的に示す。
図７を参照すれば、前記鋳型構造体１００を貫通しながら前記犠牲膜１３０及び前記絶縁膜１２０の側壁を露出させるトレンチ２００を形成する。前記トレンチ２００は図示したように、前記開口部１０５から離隔してこれらの間を横切る。
【００４４】
前記トレンチ２００を形成する段階は前記鋳型構造体１００の上部又は前記埋め立て絶縁膜１８０の上部にエッチングマスクを形成した後、前記基板１０の上部面が露出されるまで前記エッチングマスクの下の膜を異方性エッチングする段階を含む。これによって、図示したように、前記鋳型構造体１００の上部で前記第２半導体膜１７０及び前記埋め立て絶縁膜１８０はパターニングされて前記トレンチ２００の上部入口を定義する。前記異方性エッチング段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように、前記トレンチ２００下の基板１０は所定の深さでリセスされる。
一方、エッチング対象が実質的に同一であるので、前記開口部１０５の場合と同様に、前記基板１０の上部面に近いほど前記トレンチ２００の幅は減少する。このようなトレンチ２００の幅の不均一は３次元的に配列されるトランジスタの動作特性の不均一性を誘発する。このような不均一に対するより詳細な説明及びその改善方法は特許文献６に開示されており、その開示内容はこの出願の一部として組み込まれている。
【００４５】
一実施形態によれば、図示したように、一対のトレンチ２００が前記開口部１０５の各々の両側に形成されている。即ち、同一のｙ座標を有し、ｘ軸方向に沿って配列される前記開口部１０５と前記トレンチ２００の数は実質的に同一である。しかし、本発明の技術的思想はこの実施形態に限定されない。例えば、特許文献１は前記開口部１０５に対する前記トレンチ２００の相対的配置と関わった変形された実施形態を開示している。
【００４６】
図８を参照すれば、前記露出した犠牲膜１３０を選択的に除去して前記絶縁膜１２０の間にリセス領域２１０を形成する。
前記リセス領域２１０は前記トレンチ２００から水平に延長されるギャップ領域であり、前記垂直パターン１５５の側壁を露出するように形成される。より具体的に、前記リセス領域２１０の外郭境界（ｏｕｔｅｒ ｂｏｕｎｄａｒｙ）は、その上部及び下部に位置する前記絶縁膜１２０及びその両側に位置する前記トレンチ２００によって画定される。また、前記リセス領域２１０の内部境界（ｉｎｔｅｒｎａｌ ｂｏｕｎｄａｒｙ）はそれを垂直に貫通する前記垂直パターン１５５の側壁によって画定定義される。
前記リセス領域２１０を形成する段階は、前記絶縁膜１２０及び前記垂直パターン１５５に対してエッチング選択性を有するエッチングレシピを用いて前記犠牲膜１３０を水平的にエッチングする段階を含む。例えば、前記犠牲膜１３０がシリコン窒化膜であり、前記絶縁膜１２０がシリコン酸化膜の場合、前記水平的エッチング段階はリン酸を含むエッチング液を用いて実行できる。
【００４７】
図９を参照すれば、前記リセス領域２１０を満たす水平構造体ＨＳを形成する。前記水平構造体ＨＳは前記リセス領域２１０の内壁を覆う水平パターン２２０及び前記リセス領域２１０の残り空間を満たす導電パターン２３０を含む。
前記水平構造体ＨＳを形成する段階は前記リセス領域２１０を順に満たす水平膜及び導電膜を順に形成した後、前記トレンチ２００内で前記導電膜を除去して前記リセス領域２１０内に前記導電パターン２３０を残す段階を含む。
前記水平膜又は前記水平パターン２２０は、前記垂直膜１５０の場合と同様に、１つの薄膜又は複数の薄膜で構成する。一実施形態によれば、前記水平パターン２２０は電荷トラップ型不揮発性メモリートランジスタのブロッキング誘電膜を含む。上述のように、本発明の実施形態は前記垂直膜１５０及び前記水平パターン２２０の各々を構成する薄膜の種類によって多様に分類できる。このように分類された実施形態は図２８〜図３５を参照して再び詳細に説明する。
【００４８】
前記導電膜は、前記水平膜によって覆われた前記リセス領域２１０を満たすように形成する。この時、前記トレンチ２００は前記導電膜によって完全に、又は部分的に満たされる。前記導電膜はドーピングされたシリコン、金属物質、金属窒化膜又は金属シリサイドのうちの少なくとも１つを含む。例えば、前記導電膜はタンタル窒化膜又はタングステンを含む。
一実施形態によれば、前記導電膜は前記トレンチ２００の内壁をコンフォーマルに覆うように形成され、この場合、前記導電パターン２３０を形成する段階は前記トレンチ２００内で前記導電膜を等方性エッチングを用いて除去する段階を含む。他の実施形態によれば、前記導電膜は前記トレンチ２００を満たすように形成され、この場合、前記導電パターン２３０を形成する段階は前記トレンチ２００内で前記導電膜を異方性エッチングする段階を含む。
【００４９】
フラッシュメモリーのための本発明の一実施形態によれば、前記導電パターン２３０を形成した後、不純物領域２４０を形成する段階をさらに実施する。前記不純物領域２４０はイオン注入工程を通じて、前記トレンチ２００を通じて露出された前記基板１０内に形成する。一方、前記不純物領域２４０は前記基板１０と異なる導電型を有する。これと異なり、前記第２半導体膜１７０と接する前記基板１０の領域（以下、コンタクト領域という）は前記基板１０と同じ導電型を有する。これによって、前記不純物領域２４０は前記基板１０又は前記第２半導体膜１７０とＰＮ接合を構成する。
一実施形態によれば、前記不純物領域２４０の各々は互いに接続されて等電位状態にある。他の実施形態によれば、前記不純物領域２４０の各々は互いに異なる電位を有するように電気的に分離される。また他の実施形態によれば、前記不純物領域２４０は互いに異なる複数の不純物領域を含む独立的な複数のソースグループを構成し、ソースグループの各々は互いに異なる電位を有するように電気的に分離される。
【００５０】
図１０を参照すれば、前記トレンチ２００を満たす電極分離パターン２５０を形成する。前記電極分離パターン２５０を形成する段階は前記不純物領域２４０が形成された結果物上に電極分離膜を形成した後、その結果物をエッチングして前記鋳型構造体１００の上部面を露出させる段階を含む。前記電極分離膜はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜のうちの少なくとも１つで形成され、前記エッチング段階は化学的−機械的研磨技術又はエッチバック技術のような平坦化技術を用いて実施できる。前記平坦化エッチングの結果として、前記埋め立て絶縁膜１８０及び前記第２半導体膜１７０は図示したように、前記開口部１０５の各々の内部に局所的に配置される埋め立てパターン１８５及び半導体胴体部１７５を形成する。
【００５１】
本発明の一実施形態によれば、前記垂直パターン１５５、前記半導体スペーサ１６５、前記半導体胴体部１７５、及び前記埋め立てパターン１８５の一部又は全部は１つの垂直構造体ＶＳを構成し、前記基板１０上には、前記鋳型構造体１００を貫通して２次元的に配列された複数の垂直構造体ＶＳが形成される。上述の構成によれば、前記垂直構造体ＶＳが配置される位置は前記開口部１０５によって定義される。
【００５２】
図１１を参照すれば、前記垂直構造体ＶＳの各々の上部には上部プラグ２６０が形成され、前記上部プラグ２６０の上部にはこれらを接続する上部配線２７０が形成される。
一実施形態によれば、前記半導体スペーサ１６５及び前記半導体胴体部１７５の上部領域は上部不純物領域（図示せず）を有する。前記上部不純物領域の底は前記水平構造体ＨＳのうちの最上層の上部面より高い。また、前記上部不純物領域はその下に位置する前記半導体スペーサ１６５の一部分と異なる導電型がドーピングされる。これによって、前記上部不純物領域はその下部領域とダイオードを構成する。この実施形態によれば、前記上部プラグ２６０は例えばドーピングされたシリコン及び金属性物質のうちの一つである。
【００５３】
他の実施形態によれば、前記上部プラグ２６０は例えば前記半導体スペーサ１６５及び前記半導体胴体部１７５と異なる導電型がドーピングされたシリコン膜である。この場合、前記上部プラグ２６０は前記半導体スペーサ１６５及び前記半導体胴体部１７５とＰＮ接合を構成する。
前記上部配線２７０の各々は前記上部プラグ２６０を通じて前記半導体スペーサ１６５及び前記半導体胴体部１７５に電気的に接続され、前記水平構造体ＨＳを横切るように形成される。ＮＡＮＤフラッシュメモリーのための実施形態によれば、前記上部配線２７０は複数のセルストリングの一端に接続するビットラインとして用いる。
［方法−第２実施形態］
【００５４】
図１２〜図２１は、本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。便宜上、上述の第１実施形態と実質的に同一の技術的特徴の説明は省略する。
図１及び図１２を参照すれば、前記鋳型構造体１００を貫通する開口部１０６を形成する。この実施形態によれば、前記開口部１０６は、ｘｙ平面及びｘｚ平面上に投影される断面の縦横比が少なくとも５以上の六面体形状の部分を含むことができる。即ち、前記開口部１０６のｙ及びｚ方向の長さはそれのｘ方向の長さより５倍以上大きい形状である。
【００５５】
図１３を参照すれば、前記開口部１０６の各々の内壁を順に覆う予備垂直パターン１５４及び予備半導体スペーサ１６４を形成する。この段階は前記開口部１０６の内壁を順に覆う垂直膜及び第１半導体膜を形成した後、前記第１半導体膜を異方性エッチングして前記開口部１０６の底で前記基板１０の上部面を露出させる段階を含む。前記第１半導体膜を異方性エッチングする段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように、前記予備半導体スペーサ１６４のエッチングによって露出される前記基板１０の上部面はリセスされる。
一方、上述の実施形態のように、前記垂直膜は１つの薄膜又は複数の薄膜で構成することができ、以後、図３６〜図４３を参照して詳細に説明するように、本発明の実施形態は前記垂直膜を構成する薄膜の種類によって多様に分類できる。
【００５６】
図１４及び図１５を参照すれば、前記予備垂直パターン１５４が形成された結果物上に第２半導体膜１７０及びストリング定義マスク１８２を順に形成する。前記第２半導体膜１７０は例えば原子層蒸着（ＡＬＤ）又は化学的気相蒸着（ＣＶＤ）技術のうちの１つを用いて形成される多結晶シリコン膜であり、前記ストリング定義マスク１８２は、ＳＯＧ技術を利用して形成される絶縁性物質、及びシリコン酸化膜のうちの双方又は一方からなる。
前記ストリング定義マスク１８２を形成する段階は前記第２半導体膜１７０が形成された結果物上に前記開口部１０６を満たすストリング分離膜を形成した後、前記開口部１０６を横切るように前記ストリング分離膜をパターニングする段階を含む。前記ストリング分離膜をパターニングする段階は前記第２半導体膜１７０に対してエッチング選択性を有するエッチングレシピを用いて前記ストリング分離膜を異方性エッチングする段階を含む。一実施形態によれば、前記ストリング分離膜をパターニングする段階は前記開口部１０６の底で前記第２半導体膜１７０を露出するように実施する。
【００５７】
これによって、前記ストリング定義マスク１８２の各々は前記開口部１０６の上部を横切る上部パターン１８２ａ及び前記上部パターン１８２ａから下に延長されて前記開口部１０６を部分的に満たす延長パターン１８２ｂを有する。前記延長パターン１８２ｂの間で前記第２半導体膜１７０の表面は露出する。即ち、前記延長パターン１８２ｂはその間に位置する前記第２半導体膜１７０の側壁及び底面を露出するように形成される。
図１６を参照すれば、前記ストリング定義マスク１８２をエッチングマスクとして用いて、前記第２半導体膜１７０及び前記予備半導体スペーサ１６４を順にパターニングする。このパターニング段階は前記予備垂直パターン１５４に対してエッチング選択性を有するエッチングレシピを用いて前記第２半導体膜１７０及び前記予備半導体スペーサ１６４を等方的にエッチングする段階を含む。
【００５８】
一実施形態によれば、前記パターニング段階の間、前記予備垂直パターン１５４が共にエッチングされて、前記鋳型構造体１００の側壁が露出される。この場合、前記予備垂直パターン１５４は水平的に分離されて２次元的に配列された垂直パターン１５５を形成し、前記予備半導体スペーサ１６４は水平的に分離されて２次元的に配列される半導体スペーサ１６５を形成する。
即ち、前記ストリング定義マスク１８２と前記鋳型構造体１００との間には、前記基板１０上に２次元的に配列される垂直パターン１５５及び半導体スペーサ１６５が形成される。これに加えて、前記パターニング工程の結果として、前記第２半導体膜１７０も水平的に分離された第２半導体パターン１７４を形成する。前記第２半導体パターン１７４は図示したように、前記半導体スペーサ１６５と前記ストリング定義マスク１８２との間に介在する半導体胴体部１７５を含む。
【００５９】
他の実施形態によれば、前記第２半導体パターン１７４は前記パターニング工程によって分離されるが、前記予備垂直パターン１５４は前記開口部１０６の内壁に残存できる。即ち、前記パターニング工程は前記鋳型構造体１００の側壁を露出させないように実施できる。図２７はこのように変形された実施形態に係る最終結果物の一部分を示す斜視図である。前記垂直膜が複数の薄膜で構成される場合、前記開口部１０６の内壁には前記垂直膜又は前記予備垂直パターン１５４を構成する複数の薄膜のうちの一部が残存できる。
【００６０】
図１７及び図１８を参照すれば、前記ストリング定義マスク１８２の間の開口部１０６を満たすストリング分離膜ＩＳＯを形成した後、前記鋳型構造体１００を貫通しながら前記犠牲膜１３０及び前記絶縁膜１２０の側壁を露出させるトレンチ２００を形成する。
前記ストリング分離膜ＩＳＯは絶縁性物質のうちの少なくとも１つで形成する。また、前記ストリング分離膜ＩＳＯは前記ストリング定義マスク１８２と類似の形状で形成する。即ち、前記ストリング分離膜ＩＳＯの各々は前記開口部１０６を水平に横切る上部分離パターンＩＳＯａ及び前記上部分離パターンＩＳＯａから下方に延長されて前記開口部１０６を満たす延長部ＩＳＯｂ（図示せず）を有する。
【００６１】
前記トレンチ２００は、図９を参照して説明したように前記開口部１０５の間を横切って形成する第１実施形態の方法を利用して形成する。前記トレンチ２００によって前記第２半導体パターン１７４を構成する前記半導体胴体部１７５は互いに分離され、前記ストリング定義マスク１８２を構成する前記延長パターン１８２ｂは互いに分離される。これによって、前記半導体胴体部１７５は前記垂直パターン１５５及び半導体スペーサ１６５と同様に前記基板１０上に２次元的に配列される。
上述の構成によれば、１つの開口部１０６内には複数の垂直構造体ＶＳ及びこれらの間に配置される複数のストリング分離膜ＩＳＯを配置でき、前記垂直構造体ＶＳの各々は１つの前記半導体胴体部１７５、一対の前記垂直パターン１５５、及び一対の前記半導体スペーサ１６５を含む。一方、前記垂直構造体ＶＳは前記延長パターン１８２ｂをさらに含むこともできる。
【００６２】
続いて、図１９に示したように、前記露出された犠牲膜１３０を選択的に除去して前記絶縁膜１２０の間にリセス領域２１０を形成した後、図２０に示したように、前記リセス領域２１０を満たす水平構造体ＨＳを形成する。前記リセス領域２１０及び前記水平構造体ＨＳは図８及び図９を参照して説明した第１実施形態の方法を利用して形成する。これによって、前記水平構造体ＨＳは前記リセス領域２１０の内壁を覆う水平パターン２２０及び前記リセス領域２１０の残りの空間を満たす導電パターン２３０を含む。これに加えて、図２０に示したように、前記導電パターン２３０を形成した後、前記トレンチ２００を通じて露出された前記基板１０内に不純物領域２４０をさらに形成できる。
【００６３】
以後、図２１に示したように、前記トレンチ２００を満たす電極分離パターン２５０、前記垂直構造体ＶＳの各々に接続する上部プラグ２６０、及び前記上部プラグ２６０を接続する上部配線２７０を形成する。前記電極分離パターン２５０、前記上部プラグ２６０、及び前記上部配線２７０は図１０及び図１１を参照して説明した第１実施形態の方法を利用して形成する。
［３次元半導体装置］
【００６４】
以下に本発明の技術的思想に係る３次元半導体装置を図２２〜図２７を参照して説明する。図２２〜図２７においては、図面での複雑性を減らし、本発明の技術的思想を分かりやすくするために、３次元半導体装置を構成する要素の一部分は意図的に省略した。当業者ならば、省略された部分は図面に示した部分と前記説明された製造方法から容易に復元可能であるので、これに対する別途の説明は省略する。
また便宜上、前記説明された製造方法と重複する技術的特徴に対する説明は省略する。しかし、ここに説明される３次元半導体装置は上述の製造方法の変形又はそれと異なる製造方法を通じても製造できるので、上述の製造方法で説明された技術的特徴を全部又は完全に有する必要はない。
［構造−第１実施形態及びその変形例］
【００６５】
図２２は、本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図であり、図２３及び図２４は、変形された第１実施形態に係る３次元半導体装置を説明するための斜視図である。
図２２を参照すれば、水平構造体ＨＳが基板１０上に３次元的に配列され、前記水平構造体ＨＳを垂直に貫通する垂直構造体ＶＳが前記基板１０上に２次元的に配列される。
前記水平構造体ＨＳの各々は導電パターン２３０及び水平パターン２２０を含む。前記導電パターン２３０は、その長軸が前記基板１０の上部面（即ち、ｘｙ平面）に平行に配置される。また、前記導電パターン２３０の内部には、前記垂直構造体ＶＳによって貫通される複数の開口部１０５が形成される。前記水平パターン２２０は前記導電パターン２３０と前記垂直構造体ＶＳとの間に介在する。即ち、前記水平パターン２２０は前記導電パターン２３０の内側壁又は前記開口部１０５の側壁を覆う。これに加えて、この実施形態によれば、前記水平パターン２２０は前記開口部１０５から水平に延長されて前記導電パターン２３０の上部面及び下部面を覆う。
【００６６】
前記導電パターン２３０は例えばドーピングされたシリコン、金属物質、金属窒化膜又は金属シリサイドのうちの少なくとも１つを含む。例えば、前記導電パターン２３０はタンタル窒化膜又はタングステンを含む。前記水平パターン２２０は１つの薄膜又は複数の薄膜で構成する。一実施形態によれば、前記水平パターン２２０は、少なくとも電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられるブロッキング絶縁膜を含む。
【００６７】
前記垂直構造体ＶＳの各々は、前記基板１０の上部面に接続される半導体パターンＳＰ、及び、前記半導体パターンＳＰと前記水平構造体ＨＳとの間に介在する垂直パターン１５５を含む。一実施形態によれば、前記半導体パターンＳＰは半導体スペーサ１６５及び半導体胴体部１７５を含む。前記半導体スペーサ１６５は上部及び下部の入口がオープンされた円筒状を有し、前記半導体胴体部１７５は、前記半導体スペーサ１６５の内壁及び前記基板１０の上部面を覆うコップ形を有する。
前記半導体胴体部１７５は前記開口部１０５を完全に満たさない厚さで形成される場合、その内部にホール１０５ａを定義できる。第１の実施形態の場合と同様、前記ホール１０５ａを埋め立てパターン１８５によって満たすことができる。
【００６８】
前記垂直パターン１５５は上部及び下部の入口がオープンされた円筒状を有し、前記半導体スペーサ１６５の下に延長される底部を含む。前記垂直パターン１５５は、前記半導体パターンＳＰと前記水平構造体ＨＳとの間から垂直的に延長されて、図示したように、１つの半導体パターンＳＰの外壁の全体を覆い、前記１つの半導体パターンＳＰと一体（ｓｉｎｇｌｅ ｂｏｄｙ）になっている。
【００６９】
一実施形態によれば、前記半導体パターンＳＰは半導体物性を有する物質のうちの一つであり、これを構成する前記半導体スペーサ１６５及び前記半導体胴体部１７５の各々は例えば、多結晶シリコン、有機半導体膜及び炭素ナノ構造物のうちの一つである。前記垂直パターン１５５は１つの薄膜又は複数の薄膜で構成され、一実施形態によれば、前記垂直パターン１５５は、少なくとも電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられるトンネル絶縁膜を含む。
【００７０】
一方、前記水平構造体ＨＳ及び前記垂直構造体ＶＳは、これらの間の局所的交差領域（ｌｏｃａｌｉｚｅｄ ｉｎｔｅｒｓｅｃｔｉｎｇ ｒｅｇｉｏｎｓ）（又は、チャンネル領域）、前記交差領域に垂直的に隣接した垂直隣接領域、及び前記交差領域に水平的に隣接した水平隣接領域を定義する。前記垂直隣接領域は前記水平構造体ＨＳの間に位置する前記垂直構造体ＶＳの側壁として定義することができ、前記水平隣接領域は前記垂直構造体ＶＳの間に位置する前記水平構造体ＨＳの表面として定義することができる。本発明の一側面によれば、前記水平パターン２２０及び前記垂直パターン１５５は前記交差領域に配置され、前記水平パターン２２０は前記水平隣接領域に延長され、前記垂直パターン１５５は前記垂直隣接領域に延長される。
【００７１】
図２３を参照すれば、前記半導体胴体部１７５は前記半導体スペーサ１６５が形成された開口部１０５を実質的に完全に満たすように形成される。一実施形態によれば、前記半導体胴体部１７５の内部にはボイドが形成される。
一方、前記半導体胴体部１７５又は前記半導体スペーサ１６５は、結晶構造変更段階（例えば、レーザーアニーリング段階を含むエピタキシャル技術）を経る（ｕｎｄｅｒｇｏ）ことで、化学気相蒸着を通じて形成される多結晶シリコンと異なる結晶構造を有し得る。例えば、前記半導体胴体部１７５又は前記半導体スペーサ１６５は、その下部領域とその上部領域が互いに異なるグレーンサイズ（ｇｒａｉｎ ｓｉｚｅ）を有するように形成できる。上述又は後述の実施形態に係る半導体胴体部１７５と半導体スペーサ１６５は、同一の、又は異なる結晶構造を有し得る。
【００７２】
図２４を参照すれば、前記垂直パターン１５５の長さは前記半導体スペーサ１６５の長さより短い。即ち、前記半導体スペーサ１６５の下方には、前記垂直パターン１５５の底面を定義するアンダーカット領域（ｕｎｄｅｒ−ｃｕｔ ｒｅｇｉｏｎ）７７が形成される。このような構造は、上述の図４を参照して説明したように、前記半導体スペーサ１６５をエッチングマスクとして用いて前記垂直パターン１５５の下部領域を等方的にエッチングする段階を通じて得られる。前記アンダーカット領域は前記半導体胴体部１７５によって満たされる。上述又は後述の実施形態に係る垂直構造体ＶＳは、前記アンダーカット領域と関わる上述と同一の構造を有し得る。
［構造−第２実施形態及びその変形例］
【００７３】
図２５は、本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図であり、図２６及び図２７は、変形された第２実施形態に係る３次元半導体装置を説明するための斜視図である。便宜上、図２２〜図２４を参照して説明した第１実施形態に係る３次元半導体装置と重複する技術的特徴に対する説明は省略する。
図２５を参照すれば、水平構造体ＨＳが基板１０上に３次元的に配列され、前記水平構造体ＨＳの間には垂直構造体ＶＳが配置される。前記垂直構造体ＶＳは前記基板１０上に２次元的に配列され、前記水平構造体ＨＳの側壁に面するように配置される。
【００７４】
前記水平構造体ＨＳの各々は導電パターン２３０及び水平パターン２２０を含む。前記導電パターン２３０はその長軸が前記基板１０の上部面に平行なライン状である。前記水平パターン２２０は前記導電パターン２３０と前記垂直構造体ＶＳとの間に介在するだけではなく、水平に延長されて前記導電パターン２３０の上部面及び下部面を覆う。しかし、前記垂直構造体ＶＳから離隔された前記導電パターン２３０の一側壁は前記水平パターン２２０によって覆われない。即ち、ｘｚ平面上に投影される前記水平パターン２２０の断面は“コ”字形、又は９０度回転した“Ｕ”字形を有する。
【００７５】
前記垂直構造体ＶＳの各々は、前記基板１０の上部面に接続される半導体パターンＳＰ、及び、前記半導体パターンＳＰと前記水平構造体ＨＳとの間に介在する垂直パターン１５５を含む。一実施形態によれば、１つの垂直構造体ＶＳを構成する１つの半導体パターンＳＰは一対の半導体スペーサ１６５及びこれらの間に配置される１つの半導体胴体部１７５を含む。
【００７６】
前記半導体胴体部１７５は前記水平構造体ＨＳを垂直に横切る一対の側壁部及び前記側壁部の底面を接続する底部を含む。即ち、前記半導体胴体部１７５は馬蹄形の部分を含む。
前記半導体スペーサ１６５の各々は、前記半導体胴体部１７５の側壁部と前記垂直パターン１５５との間に介在する六面体（直方体）形の部分を含む。前記半導体胴体部１７５の側壁部及び前記半導体スペーサ１６５のｘ方向の厚さは水平方向に隣接する一対の導電パターン２３０の間の間隔より小さい場合がある。前記半導体胴体部１７５の側壁部の間には、図１５に示したように、ストリング定義マスク１８２の延長パターン１８２ｂが配置される。
【００７７】
前記垂直パターン１５５は例えば六面体形であるが、それのｘ方向の厚さは水平的に隣接する一対の導電パターン２３０の間の間隔より小さい場合がある。即ち、前記垂直パターン１５５は例えば長く延長されたプレート（ｅｌｏｎｇａｔｅｄ ｐｌａｔｅ）形態である。これに加えて、前記垂直パターン１５５は前記半導体スペーサ１６５の下方に水平方向に延長される底部をさらに含むことができ、図示したように、垂直的に、そして連続的に延長されて前記半導体スペーサ１６５の一側壁の全体を覆う。
図２６及び図２７を参照すれば、前記半導体胴体部１７５は前記半導体スペーサ１６５が形成された開口部１０５を実質的に完全に満たすように形成される。
ただし一実施形態によれば、前記半導体胴体部１７５の内部には不連続的境界面１７９又はボイドが形成される。
一方、図２３を参照して説明したように、前記半導体胴体部１７５又は前記半導体スペーサ１６５は結晶構造変更段階（例えば、レーザーアニーリング段階を含むエピタキシャル技術）を経ることで、化学的気相蒸着を通じて形成される多結晶シリコンと異なる結晶構造を有し得る。
【００７８】
図２７を参照すれば、前記垂直パターン１５５は、図１６を参照して説明したように、水平方向（ｙ方向）に延長される水平延長部１５５ｅを含むことができる。即ち、前記水平延長部１５５ｅは、水平方向（ｙ方向）に隣接する前記半導体胴体部１７５の間に配置されて前記ストリング分離膜ＩＳＯの側壁と接触できる。
一方、以下に図３６〜図４３を参照して説明するように、電荷トラップ型不揮発性メモリー装置に関する実施形態によれば、前記垂直パターン１５５はトンネル絶縁膜ＴＩＬ及び電荷格納膜ＣＬを含むことができ、追加的に示したように、キャッピング膜ＣＰＬをさらに含むこともできる。このような実施形態のうちの一部によると、前記水平延長部１５５ｅはトンネル絶縁膜ＴＩＬ及び電荷格納膜ＣＬを全部含むことができる。
このような実施形態のうちの他の一部によると、図２７に示したように、前記水平延長部１５５ｅは前記キャッピング膜ＣＰＬのみを含み、前記電荷格納膜ＣＬ及び前記トンネル絶縁膜ＴＩＬは前記ストリング分離膜ＩＳＯによって水平方向に分離される。このような分離は図１６を参照して説明した製造方法を通じて実現できる。
［情報格納膜］
【００７９】
本発明の技術的思想が電荷トラップ型不揮発性メモリー装置を実現するために用いられる場合、上述の実施形態での前記水平パターン２２０及び前記垂直パターン１５５はメモリーセルトランジスタの情報格納膜を構成できる。この場合、前記水平及び垂直パターン２２０、１５５の各々を構成する薄膜の数及び種類は多様であり、本発明の技術的思想はこのような多様性に基づいて様々な実施形態に分類できる。例えば、情報格納膜と関わる本発明の実施形態は下表１に示すように分類できる。
【表１】
【００８０】
本発明の技術的思想がフラッシュメモリーを実現するために用いられる場合、表１、そして図２８〜図４３に示したように、情報格納膜はトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＬ及び第１ブロッキング絶縁膜ＢＩＬ１を含む。一実施形態によれば、前記情報格納膜は前記第１ブロッキング絶縁膜ＢＩＬ１と前記導電パターン２３０との間に配置される第２ブロッキング絶縁膜ＢＩＬ２をさらに含む。これに加えて、前記情報格納膜は前記電荷格納膜ＣＬと前記第１ブロッキング絶縁膜ＢＩＬ１との間に介在するキャッピング膜ＣＰＬをさらに含み得る。前記情報格納膜を構成する膜は優れたステップカバレッジを提供する蒸着技術（例えば、化学気相蒸着又は原子層蒸着技術）を用いて形成できる。
【００８１】
表１、そして図２８〜図４３に示したように、前記垂直構造体ＶＳはトンネル絶縁膜ＴＩＬを少なくとも含み、前記水平構造体ＨＳは前記第１又は第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２のうちの少なくとも１つを含む。この時、一実施形態によれば、図２８、図２９、図３１、図３３〜図３７、図３９及び図４１〜図４３に示したように、前記垂直構造体ＶＳは前記電荷格納膜ＣＬを含む。また、他の実施形態によれば、図３０、図３２、図３８及び図４０に示したように、前記水平構造体ＨＳは前記電荷格納膜ＣＬを含む。
前記垂直構造体ＶＳが前記電荷格納膜ＣＬを含む場合、図２８、図３３〜図３６及び図４１〜図４３に示したように、前記垂直構造体ＶＳは前記キャッピング膜ＣＰＬをさらに含むことができる。しかし、図２９、図３１、図３７及び図３９に示したように、前記垂直構造体ＶＳと前記水平構造体ＨＳは、前記キャッピング膜ＣＰＬなしに直接接触することもできる。
【００８２】
一方、前記キャッピング膜ＣＰＬの側壁の厚さは不均一できる。例えば、前記リセス領域２１０を形成する間、前記水平構造体ＨＳに隣接する前記キャッピング膜ＣＰＬの側壁は水平方向にリセスされる（凹む）。この場合、図３３及び図４１に示したように、前記キャッピング膜ＣＰＬの厚さは前記水平構造体ＨＳに隣接する領域ａ（又はチャンネル領域）でよりも前記水平構造体ＨＳの間の領域ｂ（又は垂直隣接領域）でさらに厚い。又は、図３４及び図４２に示したように、前記キャッピング膜ＣＰＬは前記垂直隣接領域ｂに局所的に残存し、前記水平構造体ＨＳは前記チャンネル領域ａでは前記電荷格納膜ＣＬの側壁に直接接触する。しかし、図２８及び図３６に例示的に示したように、前記キャッピング膜ＣＰＬの側壁の厚さは実質的に均一な場合もある。
【００８３】
本発明の一実施形態によれば、図３１、図３２、図３５、図３９、図４０及び図４３に示したように、前記水平構造体ＨＳは前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２の双方を含む。
一方、物質の種類及び形成方法において、前記電荷格納膜ＣＬは、トラップサイトが豊かな一又は複数の絶縁膜、及びナノ粒子を含む一又は複数の絶縁膜の双方又は一方であり、例えば、化学気相蒸着又は原子層蒸着技術の双方又は一方を用いて形成する。例えば、前記電荷格納膜ＣＬはトラップ絶縁膜、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）電極、及び導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）の一部又は全部を含む。さらに具体的な例として、前記電荷格納膜ＣＬはシリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ窒化膜（Ｓｉ−ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＳｉ）、及び薄層化トラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の一部又は全部を含む。
【００８４】
前記トンネル絶縁膜ＴＩＬは前記電荷格納膜ＣＬより大きいバンドギャップを有する物質のうちの一つからなり、化学気相蒸着又は原子層蒸着技術の一方又は双方を用いて形成できる。例えば、前記トンネル絶縁膜ＴＩＬは上述の蒸着技術のうちの１つを用いて形成されるシリコン酸化膜である。これに加えて、前記トンネル絶縁膜ＴＩＬは蒸着工程の後に実施される所定の熱処理段階をさらに経ることができる。前記熱処理段階は例えば急速−熱−窒化工程（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ；ＲＴＮ）又は窒素又は酸素のうちの少なくとも１つを含む雰囲気で実施されるアニーリング工程である。
【００８５】
前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２は互いに異なる物質で形成でき、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２のうちの１つは前記トンネル絶縁膜ＴＩＬより小さく、前記電荷格納膜ＣＬより大きいバンドギャップを有する物質のうちの一つである。また、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２は化学気相蒸着又は原子層蒸着技術のうちの１つを用いて形成でき、これらのうちの少なくとも１つは湿式酸化工程を通じても形成できる。
一実施形態によれば、前記第１ブロッキング絶縁膜ＢＩＬ１はアルミニウム酸化膜及びハフニウム酸化膜などのような高誘電膜のうちの１つであり、前記第２ブロッキング絶縁膜ＢＩＬ２は前記第１ブロッキング絶縁膜ＢＩＬ１より小さい誘電常数を有する物質からなる。
他の実施形態によれば、前記第２ブロッキング絶縁膜ＢＩＬ２は高誘電膜のうちの１つであり、前記第１ブロッキング絶縁膜ＢＩＬ１は前記第２ブロッキング絶縁膜ＢＩＬ２より小さい誘電常数を有する物質からなる。
変形された実施形態によれば、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２に加えて、前記電荷格納膜ＣＬと前記導電パターン２３０との間に介在される少なくとも１つの追加的なブロッキング絶縁膜（図示せず）をさらに形成することができる。
【００８６】
前記キャッピング膜ＣＰＬは前記電荷格納膜ＣＬ及び前記犠牲膜１３０の双方又は一方に対してエッチング選択性を提供できる物質である。例えば、前記犠牲膜１３０がシリコン窒化膜の場合、前記キャッピング膜ＣＰＬはシリコン酸化膜である。この場合、前記リセス領域２１０を形成するための前記犠牲膜１３０の除去工程において、前記キャッピング膜ＣＰＬは前記電荷格納膜ＣＬのエッチング損傷を防止するエッチング停止膜として機能する。一方、図２８、図３３、図３５、図３６、図４１及び図４３に示したように、前記キャッピング膜ＣＰＬが前記導電パターン２３０と前記電荷格納膜ＣＬとの間に残存する場合、前記キャッピング膜ＣＰＬは前記電荷格納膜ＣＬに格納される電荷の漏出（例えば、バックトンネリング；ｂａｃｋ−ｔｕｎｎｅｌｉｎｇ）の防止に寄与する物質で形成する。例えば、前記キャッピング膜ＣＰＬはシリコン酸化膜及び高誘電膜のうちの一つである。
［変形された実施形態］
【００８７】
図４４〜図４６は、変形された実施形態に係る３次元半導体装置を説明するための断面図である。
図４４〜図４６を参照すれば、前記上部配線２７０と前記水平構造体ＨＳとの間に、少なくとも一層の上部選択ラインＵＳＬを形成する。前記上部選択ラインＵＳＬは、前記上部配線２７０及び前記半導体パターンＳＰを経由する電流の流れを制御する上部選択トランジスタのゲート電極として用いる。前記上部選択トランジスタはＭＯＳ電界効果トランジスタになり、この場合、図示したように、前記上部選択ラインＵＳＬと前記半導体パターンＳＰとの間には上部ゲート絶縁膜ＵＧＩを介在する。前記電流の流れの制御のために、前記上部選択ラインＵＳＬは前記上部配線２７０と交差する方向（例えば、前記水平構造体ＨＳ又は前記導電パターン２３０と平行な方向）に形成することができる。
【００８８】
一実施形態によれば、前記上部選択ラインＵＳＬは前記水平構造体ＨＳを構成する導電パターン２３０と異なる工程を利用して形成する。他の一実施形態によれば、前記上部選択ラインＵＳＬと前記導電パターン２３０は同一の工程を利用して形成することによって、実質的に同一の物質で形成する。
また、一実施形態によれば、前記上部ゲート絶縁膜ＵＧＩは前記水平パターン２２０及び前記垂直パターン１５５のうちの１つと同じ工程を利用して形成することによって、これらのうちの１つと実質的に同じ物質及び同じ厚さで形成する。
又は、前記上部ゲート絶縁膜ＵＧＩは前記水平パターン２２０及び前記垂直パターン１５５の一方又は双方を構成するのと同一の薄膜を含む。
他の実施形態によれば、前記上部ゲート絶縁膜ＵＧＩは前記水平パターン２２０及び前記垂直パターン１５５とは異なる製造工程を通じて独立的に形成する。
【００８９】
図４５及び図４６に示したように、前記上部配線２７０と前記半導体パターンＳＰとの間には上部半導体パターンＵＳＰを介在し、前記上部選択ラインＵＳＬは前記上部半導体パターンＵＳＰの周りに形成する。一実施形態によれば、前記上部半導体パターンＵＳＰは前記半導体パターンＳＰと同じ導電型である。これに加えて、前記上部半導体パターンＵＳＰと前記上部プラグ２６０との間にパッドＰＡＤをさらに形成できる。
図４５及び図４６に示したように、前記基板１０と前記水平構造体ＨＳとの間に、少なくとも一層の下部選択ラインＬＳＬを形成する。図４６に示したように、前記基板１０と前記半導体パターンＳＰとの間には下部半導体パターンＬＳＰを介在し、前記下部選択ラインＬＳＬは前記下部半導体パターンＬＳＰの周りに形成する。前記下部選択ラインＬＳＬは、前記不純物領域２４０及び前記半導体パターンＳＰを経由する電流の流れを制御する下部選択トランジスタのゲート電極として用いる。前記下部選択ラインＬＳＬと前記下部半導体パターンＬＳＰとの間には下部ゲート絶縁膜（又は下部ゲート絶縁膜）ＬＧＩを介在する。
【００９０】
図４７及び図４８は、他の変形された実施形態に係る３次元半導体装置を説明するための斜視図である。図４７及び図４８は、図２２及び図２５を各々参照して説明した３次元半導体装置の変形を説明するための斜視図である。
図４７及び図４８を参照すれば、図１０及び図２１における電極分離パターン２５０の代わりに、前記トレンチ２００内に前記不純物領域２４０に接続する垂直導電板２５５（ｖｅｒｔｉｃａｌ ｃｏｎｄｕｃｔｉｖｅ ｐｌａｔｅ）を形成し、前記垂直導電板２５５と前記導電パターン２３０との間の電気的分離のために、前記トレンチ２００の側壁にトレンチスペーサ２４５をさらに形成する。
前記垂直導電板２５５は導電性物質（例えば、タングステンのような金属性物質のうちの少なくとも１つ）で形成し、前記不純物領域２４０と前記垂直導電板２５５との間にはバリア金属膜（例えば、金属窒化物：図示せず）又はシリサイド膜（図示せず）をさらに形成する。前記トレンチスペーサ２４５は絶縁性物質のうちの１つ（例えば、シリコン酸化膜）である。
【００９１】
前記垂直導電板２５５及び前記トレンチスペーサ２４５は、図９又は図２０を参照して説明した前記不純物領域２４０の形成段階の以後に形成する。より具体的に、前記トレンチスペーサ２４５は前記トレンチ２００の内壁をコンフォーマルに覆う絶縁膜を形成した後、これを異方性エッチングして前記不純物領域２４０の上部面を露出させることによって形成する。また、前記垂直導電板２５５は前記トレンチスペーサ２４５が形成された前記トレンチ２００を下部導電膜で満たした後、これを平坦化エッチングすることによって形成する。
前記垂直導電板２５５及び前記トレンチスペーサ２４５は前記導電パターン２３０を垂直に貫通するだけではなく、前記半導体パターンＳＰを水平に横切るように形成する。一実施形態によれば、前記垂直導電板２５５の厚さ（即ち、ｚ方向長さ）及び長さ（即ち、ｙ方向長さ）は前記トレンチ２００のそれらと実質的に同一である。
【００９２】
前記垂直導電板２５５は前記不純物領域２４０より低い比抵抗を有して前記不純物領域２４０に接続されるので、前記不純物領域２４０を経由する電気的信号の伝達速度の向上に寄与できる。また、前記垂直導電板２５５の上部面が前記導電パターン２３０のうちの最上部層の上部面より高く位置するので、前記不純物領域２４０への電気的接続のための配線形成工程での技術的困難を軽減できる。これに加えて、前記垂直導電板２５５は前記導電パターン２３０の間で遮蔽膜として機能できるので、水平的に隣接する導電パターン２３０の間の容量性カップリング（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）を減少できる。その結果、プログラム及び読み出し動作での撹乱（ｄｉｓｔｕｒｂａｎｃｅ）問題を軽減できる。
【００９３】
パンチ−アンド−プラグ（ｐｕｎｃｈ−ａｎｄ−ｐｌｕｇ）技術は、メモリー要素として電荷格納膜を具備するフラッシュメモリー装置を３次元的に実現するために用いられる。この場合、前記情報格納のための膜と活性領域として用いられる半導体プラグとの間の形成順序によって、前記パンチ−アンド−プラグ技術は前記情報格納膜が前記半導体プラグより先に形成される格納所優先方式（ｓｔｏｒａｇｅ−ｆｉｒｓｔ ｗａｙ）と前記半導体プラグが前記情報格納膜より先に形成されるプラグ優先方式（ｐｌｕｇ−ｆｉｒｓｔ ｗａｙ）に区分される。
例えば、前記格納所優先方式の場合、メモリー要素として用いられる前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ、及び前記ブロッキング絶縁膜ＢＩＬが全部前記開口部１０５の内壁を覆うように形成する。これと異なり、前記プラグ優先方式の場合、メモリー要素として用いられる前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ、及び前記ブロッキング絶縁膜ＢＩＬが全部前記導電パターン２３０の表面を覆うように形成する。
【００９４】
一般には前記格納所優先方式によれば、前記開口部１０５の形成段階が前記ワードラインＷＬの蒸着段階の以後に実施される。この場合、前記開口部１０５の形成工程での困難のため、前記格納所優先方式によるワードラインＷＬは、金属に比較して比抵抗が相対的に高い、ドーピングされた多結晶シリコンで形成される。
これと異なり、本発明の実施形態によれば、図９又は図２０を参照して説明したように、前記ワードラインＷＬ（即ち、前記導電パターン２３０）は前記開口部１０５を形成した後に形成される。これによって、本発明に係る実施形態の場合、前記導電パターン２３０は一般の前記格納所優先方式での制約に拘束されないので、金属性物質で形成できる。
【００９５】
一方、一般には前記プラグ優先方式によれば、リセス領域２１０が絶縁膜１２０の間に形成された後、前記メモリー要素及び前記導電パターン２３０を構成する膜が前記リセス領域２１０の内壁に順に蒸着される。この場合、前記メモリー要素を構成する膜の全部（即ち、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＬ及びブロッキング絶縁膜ＢＩＬ）が前記リセス領域２１０を満たすので、前記導電パターン２３０の厚さは前記リセス領域２１０の厚さより減少する。このような厚さの減少は前記導電パターン２３０の間の垂直的距離の増加又は前記導電パターン２３０の抵抗の増加のような技術的問題を誘発し、このような問題は集積度の増加と共に悪化する。
これと異なり、本発明の実施形態によれば、前記メモリー要素を構成する膜の一部（即ち、前記水平パターン２２０）が前記リセス領域２１０を満たすので、前記プラグ優先方式での技術的困難は抑制可能である。
［情報格納膜と関わる変形例］
【００９６】
情報格納膜に関して、本発明の技術的思想に基づいた様々な実施形態を表１、そして図２８〜図４３を参照して説明した。これら実施形態によれば、前記情報格納膜に含まれた薄膜の各々は前記垂直構造体ＶＳ又は前記水平構造体ＨＳの一部分を構成する。しかし、図４９〜図５４を参照して説明する本発明の技術的思想に基づいた他の実施形態によれば、前記垂直構造体ＶＳに含まれる少なくとも１つの薄膜及び前記水平構造体ＨＳに含まれる少なくとも１つの薄膜が同一の機能を提供する（以下、このような薄膜を“交差構造体ＣＳ”という。）。
言いかえれば、前記情報格納膜を構成する少なくとも２つの薄膜（即ち、交差構造体ＣＳ）は上述の格納所優先方式及びプラグ優先方式によって各々形成されるが、これらは電荷が格納される電荷格納要素、トンネリング現象が発生するように構成されるトンネリング要素、電荷のバックトンネリングを防止するように構成されるブロッキング要素のうちのいずれか１つに要請される物性を共通的に有する。
【００９７】
より具体的に、図４９及び図５０は、前記電荷格納要素が前記交差構造体ＣＳとして実現される変形された実施形態を例示的に説明するための断面図であり、図５１及び図５２は、前記ブロッキング要素が前記交差構造体ＣＳとして実現される他の変形された実施形態を例示的に説明するための断面図であり、図５３及び図５４は、前記トンネリング要素が前記交差構造体ＣＳとして実現されるまた他の変形された実施形態を例示的に説明するための断面図である。
【００９８】
図４９及び図５０を参照すれば、垂直構造体ＶＳ及び水平構造体ＨＳは各々第１電荷格納膜ＣＬ１及び第２電荷格納膜ＣＬ２を含み、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２は全部上述の電荷格納のための物性を有する物質を含む。即ち、製造方法の側面において、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２は各々格納所優先方式及びプラグ優先方式を通じて形成され、物性の側面において、これらは前記トンネル絶縁膜ＴＩＬ及び前記ブロッキング絶縁膜ＢＩＬより小さいバンドギャップを有し且つシリコン酸化物より高いトラップ密度を有する物質で形成する。
【００９９】
一側面によれば、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２は、前記交差構造体ＣＳの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも１つが実質的に同一である。しかし、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２が完全に同一の化学的組成又は電気的特性を有する必要はない。例えば、前記第１電荷格納膜ＣＬ１を構成する原子のうちで最も大きい含量を有する２種類の原子は、種類としては、前記第２電荷格納膜ＣＬ２のそれらと同一であるが、２種類の原子の含量比は前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２で同じである必要はない。より具体的に、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２はシリコンと窒素原子とを含むシリコン窒化膜であるが、シリコンと窒素の含量比は第１及び第２電荷格納膜ＣＬ１、ＣＬ２で互いに異なることができる。
【０１００】
図５１及び図５２を参照すれば、垂直構造体ＶＳ及び水平構造体ＨＳは各々第１ブロッキング絶縁膜ＢＩＬ１及び第２ブロッキング絶縁膜ＢＩＬ２を含み、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２は全部上述のブロッキング要素のための物性を有する物質を含むことができる。即ち、製造方法の側面において、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２は各々格納所優先方式及びプラグ優先方式を通じて形成することができ、物性の側面において、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２のうちの１つは前記トンネル絶縁膜ＴＩＬより小さく、前記電荷格納膜ＣＬより大きいバンドギャップを有する物質のうちの一つである。
【０１０１】
一側面によれば、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２は、前記交差構造体ＣＳの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも１つが実質的に同一である。しかし、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２が完全に同一の化学的組成又は電気的特性を有する必要はない。
例えば、前記第１ブロッキング絶縁膜ＢＩＬ１はアルミニウム酸化膜及びハフニウム酸化膜などのような高誘電膜のうちの１つであり、前記第２ブロッキング絶縁膜ＢＩＬ２は前記第１ブロッキング絶縁膜ＢＩＬ１より小さい誘電常数を有する物質であってもよく、逆に、前記第２ブロッキング絶縁膜ＢＩＬ２は高誘電膜のうちの１つであり、前記第１ブロッキング絶縁膜ＢＩＬ１は前記第２ブロッキング絶縁膜ＢＩＬ２より小さい誘電常数を有する物質であってもよい。
【０１０２】
図５３及び図５４を参照すれば、垂直構造体ＶＳ及び水平構造体ＨＳは各々第１トンネル絶縁膜ＴＩＬ１及び第２トンネル絶縁膜ＴＩＬ２を含み、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は全部上述のトンネリング要素のための物性を有する物質を含む。即ち、製造方法の側面において、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は各々格納所優先方式及びプラグ優先方式を通じて形成され、物性の側面において、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２のうちの１つは前記電荷格納膜ＣＬより大きいバンドギャップを有する物質からなる。
【０１０３】
一側面によれば、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は、前記交差構造体ＣＳの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも１つが実質的に同一である。しかし、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２が完全に同一の化学的組成又は電気的特性を有する必要はない。これに加えて、変形された実施形態によれば、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は互いに異なる化学的組成を有する薄膜で構成できる。
【０１０４】
一方、本発明の一側面によれば、上記図４９、図５１及び図５３に示したように、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間には、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの部分が残存できる。この場合、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間で測定した前記交差構造体ＣＳの厚さＳ１は前記導電パターン２３０の上部及び下部で測定した前記交差構造体ＣＳの厚さＳ２より大きい。このような特徴（即ち、Ｓ１＞Ｓ２）を有するように形成された交差構造体ＣＳの３次元的形状は図５５及び図５６に例示的に示している。図５５は、図１〜図１１を参照して説明した製造方法による交差構造体ＣＳを例示的に示す斜視図であり、図５６は、図１２〜図２１を参照して説明した製造方法による交差構造体ＣＳを例示的に示す斜視図である。
【０１０５】
本発明の他の側面によれば、図５０、図５２及び図５４に示したように、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間で、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの部分は除去される。即ち、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの部分は、垂直方向の位置において、前記導電パターン２３０の間に局所的に残存する。この場合、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間で測定した前記交差構造体ＣＳの厚さＳ１は、前記導電パターン２３０の上部及び下部で測定される前記交差構造体ＣＳの厚さＳ２と実質的に同一である。
一方、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの厚さＳ３は前記水平構造体ＨＳを構成する前記交差構造体ＣＳの厚さＳ２と異なる。一実施形態によれば、厚さＳ２は厚さＳ３より大きく、他の実施形態によれば、厚さＳ２は厚さＳ３より小さい。本発明のまた他の実施形態によれば、厚さＳ２と厚さＳ３は実質的に同一である。
［ストリングの下部構造］
【０１０６】
図５７〜図６６は、図４６を参照して説明した３次元半導体装置を製造する方法及びその変形を説明するための断面図である。より具体的に、図５７〜図６１、図６２〜図６４、そして図６５〜図６６は各々図４６を参照して説明した３次元半導体装置を製造する方法に関する第１、第２及び第３実施形態を説明するための断面図である。
図５７を参照すれば、基板１０上に下部鋳型構造体１０１を形成した後、これを貫通する選択活性パターン（ＳＡＰ、ｓｅｌｅｃｔｉｏｎ ａｃｔｉｖｅ ｐａｔｔｅｒｎ）を形成する。次に、前記選択活性パターンＳＡＰが形成された結果物上に、上部鋳型構造体１０２を形成する。前記下部及び上部鋳型構造体１０１、１０２の各々は図１を参照して説明した実施形態の鋳型構造体１００の形成のための製造方法を利用して形成し、このような変形は当業者が容易に実行できるので、別途の説明は省略する。前記下部及び上部鋳型構造体１０１、１０２は合わせて、この実施形態での鋳型構造体１００を構成する。
【０１０７】
前記下部鋳型構造体１０１及び前記上部鋳型構造体１０２の各々は、図示したように、交互に、そして繰り返して積層された絶縁膜１２０及び犠牲膜１３０を含む。前記選択活性パターンＳＡＰを形成する段階は前記下部鋳型構造体１０１を貫通するホール又は開口部を形成した後、これを、半導体特性を有する物質（以下、半導体膜）で満たす段階を含む。
前記ホール及び開口部は図２及び図１２を参照して各々説明した実施形態と同一の形状及び配置を形成する。前記半導体膜は化学気相蒸着技術を用いて形成できる。この場合、前記下部鋳型構造体１０１の上部面が露出されるように前記半導体膜を平坦化する段階をさらに実施し、前記選択活性パターンＳＡＰは前記半導体膜が前記平坦化段階を通じてエッチングされることによって得られる結果物である。
【０１０８】
前記選択活性パターンＳＡＰは前記基板１０と同一の導電型の半導体又は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で形成する。例えば、前記基板１０がｐ型の導電型を有する半導体物質（例えば、シリコンウェーハ）の場合、前記選択活性パターンＳＡＰはｐ型又は真性半導体である。
一実施形態によれば、前記選択活性パターンＳＡＰは多結晶構造の半導体物質（例えば、多結晶シリコン）で形成する。しかし、他の実施形態によれば、前記半導体膜はエピタキシャル技術又はレーザー結晶化技術のうちの１つを利用して形成し、この場合、前記選択活性パターンＳＡＰは単結晶構造を有するか、又は化学気相蒸着技術の結果物より大きいグレーンサイズを有する多結晶構造を有する。一方、前記選択活性パターンＳＡＰのための物質はシリコンであるが、これに限定されない。例えば、炭素ナノ構造物、有機半導体物質、及び化合物半導体を前記選択活性パターンＳＡＰのために用いることができる。
【０１０９】
図５８〜図６１を参照すれば、図５８に示したように、前記上部鋳型構造体１０２を貫通して前記選択活性パターンＳＡＰに接触する垂直構造体ＶＳを形成した後、図５９に示したように、前記鋳型構造体１００を貫通するトレンチ２００を形成する。次に、図６０に示したように、前記トレンチ２００によってその側壁が露出された前記犠牲膜１３０を選択的に除去することで、前記垂直構造体ＶＳ及び前記選択活性パターンＳＡＰの側壁を露出させるリセス領域２１０を形成した後、図６１に示したように、前記リセス領域２１０を満たす水平構造体ＨＳを形成する。
【０１１０】
前記垂直構造体ＶＳ及び前記水平構造体ＨＳを形成する段階は図１〜図１１を参照して説明した第１実施形態又は図１２〜図２１を参照して説明した第２実施形態に係る３次元半導体装置の製造方法を利用する。この場合、前記垂直構造体ＶＳは図示したように、垂直パターン１５５、半導体スペーサ１６５、半導体胴体部１７５、及び埋め立てパターン１８５を含み、前記水平構造体ＨＳは前記リセス領域２１０の内壁を覆う水平パターン２２０及び前記リセス領域２１０の残り空間を満たす導電パターン２３０を含む。図１〜図４３を参照して説明した前記垂直パターン１５５及び前記水平パターン２２０と関わる技術的特徴はこの実施形態に係る３次元半導体装置も同一に有することができる。
この実施形態によれば、前記半導体膜、そしてその結果物として前記選択活性パターンＳＡＰは前記ホール又は前記開口部を満たすように形成でき、その結果として、前記選択活性パターンＳＡＰは図示したように、実質的に長方形断面を有する。一方、前記ホール又は前記開口部の側壁が前記基板１０の上部面に垂直ではない場合、前記選択活性パターンＳＡＰは実質的に台形断面を有する。
【０１１１】
これに加えて、本発明の変形された実施形態によれば、図６１に示したように、前記半導体胴体部１７５の下部領域の一部は前記選択活性パターンＳＡＰの上部に延伸される。この場合、前記半導体胴体部１７５の下部に位置する前記選択活性パターンＳＡＰは長方形又は台形断面を有する。このような構造は前記半導体胴体部１７５形成のための過程における過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果である。
【０１１２】
図６２〜図６６を参照すれば、前記選択活性パターンＳＡＰは前記ホール又は前記開口部の内側壁を覆う側壁部及び前記基板１０の上部面に接触する底部を含む。一実施形態によれば、前記選択活性パターンＳＡＰの側壁部及び底部はコンフォーマルな厚さで形成され、前記選択活性パターンＳＡＰは図６２〜図６６に示したようにＵ字形の断面を有する。
図４６を参照して説明した３次元半導体装置を製造する方法に関する第２実施形態によれば、図６３に示したように、前記リセス領域２１０を形成した後、前記選択活性パターンＳＡＰの露出された側壁に選択的に選択ゲート絶縁膜ＬＧＩを形成し、図６４に示したように、前記リセス領域２１０を満たす導電パターン２３０及び不純物領域２４０を形成する。この実施形態によれば、前記垂直パターン１５５はトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を全部含む。しかし、変形された実施形態によれば、前記導電パターン２３０を形成する前に、前記リセス領域２１０の内壁を覆う絶縁性薄膜を形成する段階をさらに含む。前記絶縁性薄膜は前記ブロッキング絶縁膜の一部として用いることができる。
【０１１３】
一実施形態によれば、前記選択ゲート絶縁膜ＬＧＩは酸素原子を含むガス雰囲気で前記選択活性パターンＳＡＰの露出された側壁を選択的に酸化させる熱処理工程ＴＴ１を通じて形成する。この場合、前記選択ゲート絶縁膜ＬＧＩは熱酸化膜であり、前記選択活性パターンＳＡＰの露出された側壁及び前記トレンチ２００によって露出された前記基板１０の上部面に局所的に形成する。
蒸着工程と異なり、熱酸化工程の場合、前記熱酸化膜は供給される酸素原子と前記選択活性パターンＳＡＰを構成するシリコン原子の反応を通じて形成されるので、前記選択活性パターンＳＡＰの表面に位置するシリコン原子を消耗し、その結果として、図６７に示したように、前記選択ゲート絶縁膜ＬＧＩ又は前記導電パターン２３０の上部又は下部での前記選択活性パターンＳＡＰの厚さＷ１は前記選択ゲート絶縁膜ＬＧＩの周辺での前記選択活性パターンＳＡＰの厚さＷ２より大きくなる。
【０１１４】
上述のように、前記選択ゲート絶縁膜ＬＧＩを形成する間、酸素原子を含むガス雰囲気で前記熱処理工程ＴＴ１が進行する。それにも拘らず、この段階で前記垂直構造体ＶＳの露出された表面はシリコン膜ではなく、絶縁性物質で構成される垂直パターン１５５である。これによって、前記選択ゲート絶縁膜ＬＧＩは前記垂直構造体ＶＳの側壁では実質的に形成されない。
【０１１５】
図４６を参照して説明した３次元半導体装置を製造する方法に関する第３実施形態によれば、図６５に示したように、前記上部鋳型構造体１０２を形成する前に、選択トランジスタのゲートラインとして用いられる導電ライン１３５を先ず形成する。
より具体的に、この実施形態によれば、前記基板１０上に絶縁膜１２０及び導電膜を順に、そして交互に積層した後、これらを貫通するホール又は開口部を形成する。以後、前記ホール又は開口部を順に満たす選択ゲート絶縁膜ＬＧＩ及び選択活性パターンＳＡＰを形成する。前記上部鋳型構造体１０２は前記選択活性パターンＳＡＰが形成された結果物上に形成される。結果的に、この実施形態によれば、前記導電ライン１３５、前記選択ゲート絶縁膜ＬＧＩ、及び前記選択活性パターンＳＡＰは図４９を参照して説明した格納所優先方式を通じて形成することができる。
【０１１６】
一方、一実施形態によれば、前記導電ライン１３５は例えばドーピングされた多結晶シリコンである。この場合、前記下部選択ラインＬＳＬは図６６に示したように、多結晶シリコンの前記導電ライン１３５及び金属シリサイドパターン１３７を含むように形成する。例えば、前記リセス領域２１０を形成した後、前記リセス領域２１０及び前記トレンチ２００を完全に、又は部分的に満たす金属膜を形成し、前記金属膜と多結晶シリコンの前記導電ライン１３５を反応させるシリサイド形成工程を実施する。
この場合、前記導電ライン１３５の一部分はシリサイド化されて、前記金属シリサイドパターン１３７を形成する。これと異なり、前記上部鋳型構造体１０２のリセス領域２１０を満たす金属膜は反応せず金属膜で維持される。以後、前記トレンチ内に残存し、前記シリサイド形成工程に参加しない金属膜を除去する。図６６は前記金属膜を除去した後の結果物を例示的に示す。
【０１１７】
図６８及び図６９は、本発明の実施形態に係る３次元半導体装置を比較して説明するための断面図である。より具体的に、図６８及び図６９は各々図１〜図２１を参照して説明した３次元半導体装置での電流経路及び図４６又は図５７〜図６４を参照して説明した３次元半導体装置での電流経路を示す。
図６８に示したように、図１〜図２１を参照して説明した３次元半導体装置の場合、前記基板１０の上部面内に所定の深さで挿入された前記垂直パターン１５５が存在するため、前記不純物領域２４０を経由する電流経路Ｐ１が長くなる。
【０１１８】
これに加えて、前記電流経路Ｐ１の完成のためには前記基板１０内に反転領域（ｉｎｖｅｒｓｉｏｎ ｒｅｇｉｏｎ）が生成されることが要求されるが、前記垂直パターン１５５は前記反転領域の生成を妨害する。特に、前記反転領域は前記最下部導電パターン２３０に印加される電圧によって形成されるという点において、前記反転領域の抵抗は前記最下部導電パターン２３０からの直線距離が増加するほど幾何級数的に増加する。発明者のシミュレーションによれば、前記垂直パターン１５５が前記基板１０に挿入された深さが０ｎｍから７０ｎｍに増加する時、抵抗は急激に増加した。
これと異なり、図６９に示したように、前記選択活性パターンＳＡＰが前記垂直パターン１５５なしに前記基板１０上に延伸される場合には、電流経路Ｐ２が前記最下部導電パターン２３０に隣接して形成されるので、上述の電流経路が長くなること及び電気的抵抗の急増を予防することができる。
［アンダーカット領域の形成方法及びこれによる構造］
【０１１９】
前記アンダーカット領域７７が前記垂直パターン１５５の底面を定義する３次元半導体装置が図２４を参照して例示的に説明された。以下、前記アンダーカット領域７７を形成する方法及びこれによる３次元半導体装置の構造に関する本発明の実施形態を説明する。
一方、後述のアンダーカット領域７７の形成方法及びこれによる構造は、図２４に例示的に示した構造に限定的に適用されることではなく、上述の３次元半導体装置又はその変形を実現するために適用できる。それにもかかわらず、この分野で通常の知識を持つ者であれば、上述の実施形態の拡張的実現のために、後述の前記アンダーカット領域７７に関する技術的思想を容易に適用することができるので、このような拡張的実現のための説明は省略する。これに加えて、後述の製造方法の各々は図３〜図６又は図１３及び図１４を参照して説明した製造方法の段階に代わって適用することができ、これらを除いた他の段階は上述の実施形態の後続段階（例えば、図７〜図１１又は図１５〜図２１を参照して説明した段階）又はそれの変形に基づいて実行することができる。
【０１２０】
図７０〜図８３は、図２４を参照して説明した前記アンダーカット領域７７を形成する具体的な実施形態を示す断面図である。より具体的に、図７０〜図７３は前記アンダーカット領域７７を形成する第１実施形態を示し、図７４及び図７５は前記アンダーカット領域７７を形成する第２実施形態を示し、図７６〜図８１は前記アンダーカット領域７７を形成する第３実施形態を示し、図８２及び図８３は前記アンダーカット領域７７を形成する第４実施形態を示す。説明の便宜のために、第２〜第４実施形態に対する説明において、第１実施形態と重複される技術的特徴に対する説明は省略する。
【０１２１】
図７０を参照すれば、基板１０上に絶縁膜１２１及び犠牲膜１３１を含む鋳型構造体１００を形成し、前記鋳型構造体１００を貫通して前記基板１０の上部面を露出させる開口部１０５を形成した後、前記開口部１０５の内壁に垂直膜１５０及び第１半導体膜１６０を順に形成する。
前記鋳型構造体１００は図１を参照して説明した実施形態のそれと実質的に同一である。即ち、図示した絶縁膜１２１及び犠牲膜１３１は前記鋳型構造体１００の一部分を例示的に示し、前記鋳型構造体１００は図１のように、より多い絶縁膜及び犠牲膜を含むことができる。
【０１２２】
前記開口部１０５は図２に示したように、ホール形であるか、又は図１２に示したように、直方体形の部分を含むように形成する。この実施形態によれば、前記開口部１０５を形成する間、前記基板１０の上部面は所定の深さでリセスされる。この場合、前記開口部１０５の底面は前記絶縁膜１２１の底面が接する前記基板１０の最上部面より低い。前記基板１０のこのようなリセスは前記開口部１０５の安定的な形成のために要求される過度エッチング（ｏｖｅｒ−ｅｔｃｈｉｎｇ）の結果である。これに加えて、前記基板１０のこのようなリセスは前記垂直パターン１５５の構造的安全性の向上に寄与するので、意図的に実現する場合もある。
前記垂直膜１５０及び前記第１半導体膜１６０は前記開口部１０５の側壁及び底面を実質的にコンフォーマルに覆うように形成する。示したように、前記垂直膜１５０及び前記第１半導体膜１６０の蒸着厚さの和は前記開口部１０５の幅の半分より小さい場合がある。即ち、前記開口部１０５は前記垂直膜１５０及び前記第１半導体膜１６０によって完全に満たされない場合がある。
【０１２３】
前記垂直膜１５０及び前記第１半導体膜１６０は、図２８〜図４３を参照して説明した実施形態のうちのいずれか１つに開示された前記垂直構造体ＶＳを構成するように形成する。例えば、前記垂直膜１５０は図７０に示したように順に蒸着されるキャッピング膜ＣＰＬ、電荷格納膜ＣＬ、及びトンネル絶縁膜ＴＩＬを含み、、これら各々の物質又は物性は図２８〜図４３を参照して説明した実施形態と実質的に同一である。また、前記第１半導体膜１６０は、例えば多結晶シリコン膜である。
図７１を参照すれば、前記第１半導体膜１６０及び前記垂直膜１５０を異方性エッチングして前記開口部１０５の底で前記基板１０の上部面を露出させる貫通溝（ｐｅｎｅｔｒａｔｉｎｇ ｄｅｎｔ；ＰＤ）を形成する。前記貫通溝ＰＤを形成する段階は、図４を参照して説明したように、前記鋳型構造体１００をエッチングマスクとして用いるプラズマ乾式エッチングの方法で実施できる。
【０１２４】
前記第１半導体膜１６０に対する前記異方性エッチングの結果として、前記垂直パターン１５５の内側壁を覆う半導体スペーサ１６５が形成される。また、前記貫通溝ＰＤは前記開口部１０５の底面を覆う前記垂直膜１５０を貫通するように形成され、これによって前記貫通溝ＰＤによって露出される側壁を有する前記垂直パターン１５５が形成される。即ち、図７１を参照して説明した薄膜構造を有する実施形態の場合、前記キャッピング膜ＣＰＬ、前記電荷格納膜ＣＬ、及び前記トンネル絶縁膜ＴＩＬは前記開口部１０５の底の周辺で前記貫通溝ＰＤによって露出される側壁を有する。
図７２を参照すれば、前記露出された電荷格納膜ＣＬを等方的にエッチングして第１アンダーカット領域ＵＣ１を形成する。前記第１アンダーカット領域ＵＣ１は前記貫通溝ＰＤから延長されたギャップ領域になることができ、前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬの表面を部分的に露出させるように形成される。
一実施形態によれば、前記電荷格納膜ＣＬは例えばシリコン窒化膜である。この場合、前記第１アンダーカット領域ＵＣ１はリン酸を含むエッチング液を用いる湿式エッチング工程を通じて形成する。しかし、他の実施形態によれば、前記第１アンダーカット領域ＵＣ１は等方性乾式エッチングの方法を通じて形成できる。
【０１２５】
図７３を参照すれば、前記第１アンダーカット領域ＵＣ１によって露出される前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬを等方的にエッチングして第２アンダーカット領域を形成する。前記第２アンダーカット領域は、前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬによって各々覆われた前記開口部１０５を定義する前記基板１０の表面の一部、そして前記半導体スペーサ１６５の外側壁の下部領域及び底面を露出させるように形成され、前記第１アンダーカット領域ＵＣ１と共にアンダーカット領域７７を構成する。
前記第２アンダーカット領域を形成する段階は湿式エッチング又は等方的乾式エッチングの方法のうちの少なくとも１つを利用して実施する。前記湿式エッチング方法の場合、フッ化水素酸又は硫酸を含むエッチング液を用いる。
【０１２６】
次に、前記基板１０と前記半導体スペーサ１６５とを接続する第２半導体膜１７０を前記アンダーカット領域７７に形成する。前記第２半導体膜１７０は蒸着技術のうちの１つを用いて形成される半導体物質（例えば、多結晶シリコン）である。この場合、図示したように、前記第２半導体膜１７０は前記アンダーカット領域７７から延長されて前記半導体スペーサ１６５の内壁を覆う。これに加えて、このような蒸着工程の結果として、前記第２半導体膜１７０は前記アンダーカット領域７７内でシーム（ｓｅａｍ；８８）を有する場合がある。
【０１２７】
前記アンダーカット領域７７を形成する第２実施形態によれば、図７２を参照して説明した前記第１アンダーカット領域ＵＣ１を形成する段階は、図７４に示したように、前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬを等方的にエッチングする段階を含む。前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬは湿式エッチング又は等方的乾式方法のうちの少なくとも１つを利用して実施する。前記湿式エッチング方法の場合、フッ化水素酸又は硫酸を含むエッチング液を用いる。
この場合、図７５に示したように、前記電荷格納膜ＣＬの底面は前記キャッピング膜ＣＰＬ又は前記トンネル絶縁膜ＴＩＬのうちの少なくとも１つの底面より前記開口部１０５の底面からさらに遠く離隔する。これと異なり、図７２のように、前記電荷格納膜ＣＬを先ずエッチングする場合、図７３に示したように、前記キャッピング膜ＣＰＬ又は前記トンネル絶縁膜ＴＩＬのうちの少なくとも１つの底面は前記電荷格納膜ＣＬの底面より前記開口部１０５の底面からさらに遠く離隔する。
【０１２８】
前記アンダーカット領域７７を形成する第３実施形態によれば、図７６に示したように、前記第１半導体膜１６０を形成した後、前記開口部１０５内に保護膜スペーサＰＳを形成する段階をさらに実施する。前記保護膜スペーサＰＳは前記第１半導体膜１６０に対してエッチング選択性を有する物質で形成する。一実施形態によれば、前記保護膜スペーサＰＳは例えば原子層蒸着技術を用いて形成されるシリコン酸化膜又はシリコン窒化膜である。これに加えて、前記保護膜スペーサＰＳは前記開口部１０５幅の半分と前記垂直膜１５０及び前記第１半導体膜１６０の蒸着厚さの和の間の差の半分より薄い厚さで形成する。即ち、前記開口部１０５は前記保護膜スペーサＰＳによっても完全に満たされないようにする。
【０１２９】
以後、前記垂直膜１５０を構成する薄膜のうちの一部を貫通する貫通溝ＰＤを形成する。例えば、図７７に示したように、前記貫通溝ＰＤはその下に前記キャッピング膜ＣＰＬが残存するように形成する。次に、図７８に示したように、前記貫通溝ＰＤによって露出される前記半導体スペーサ１６５を等方的にエッチングして拡張されたアンダーカット領域ＵＣ０を形成し、図７９及び図８０に示したように、前記垂直膜１５０を等方的にエッチングして前記アンダーカット領域７７を完成する。
【０１３０】
図７９及び図８０は図７２を参照して説明した方法を適用した実施形態を例示的に示しているが、前記アンダーカット領域７７は図７０〜図７５を参照して説明した第１及び第２実施形態のうちの１つによる製造方法を利用して形成できる。これに加えて、前記保護膜スペーサＰＳは前記垂直膜１５０を等方的にエッチングする間に除去する。例えば、前記保護膜スペーサＰＳがシリコン窒化膜で形成される場合、図７２を参照して説明した前記電荷格納膜ＣＬをエッチングする段階で除去できる。又は前記保護膜スペーサＰＳがシリコン酸化膜で形成される場合、図７３を参照して説明した前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬをエッチングする段階で除去できる。
【０１３１】
一方、前記拡張されたアンダーカット領域ＵＣ０によって、前記垂直パターン１５５と前記半導体スペーサ１６５の底面との間の高さの差は図７３及び図７５を参照して説明した第１及び第２実施形態のそれより減少する。即ち、図８０に示したように、前記アンダーカット領域７７は図７３及び図７５を参照して説明した第１及び第２実施形態のそれより拡張される。前記アンダーカット領域７７の拡張は、前記第２半導体膜１７０が前記アンダーカット領域７７の内壁をコンフォーマルに覆うことをより容易にする。また、前記アンダーカット領域７７の拡張によって、前記アンダーカット領域７７内には前記第２半導体膜１７０によって完全に満たされないボイド（ｖｏｉｄ）８９が形成される。
【０１３２】
前記アンダーカット領域７７を形成する第４実施形態によれば、前記貫通溝ＰＤは前記垂直膜１５０を貫通して前記基板１０の上部面を露出するように形成する。この場合、図８１に示したように、前記貫通溝ＰＤによって露出された前記基板１０の上部面は前記拡張されたアンダーカット領域ＵＣ０を形成する間に共にエッチングされることによって、前記垂直パターン１５５の下には拡張された貫通溝ＰＤｅが形成される。上述の第３実施形態と同様に、前記第２半導体膜１７０内には前記ボイド８９が形成され、前記ボイド８９は前記アンダーカット領域７７に形成される上部ボイド８９ａ及び前記拡張された貫通溝ＰＤｅに形成される下部ボイド８９ｂを含む。変形された実施形態によれば、前記ボイド８９は絶縁性物質（例えば、シリコン酸化膜）で完全に又は部分的に満たすことができる。
【０１３３】
変形された実施形態によれば、前記第２半導体膜１７０を形成した後、前記半導体スペーサ１６５及び前記第２半導体膜１７０に対する再結晶化工程をさらに実施する。前記再結晶化工程によって前記半導体スペーサ１６５及び前記第２半導体膜１７０内の結晶欠陥の密度は減少する。
例えば、前記半導体スペーサ１６５及び前記第２半導体膜１７０が多結晶シリコンで形成される場合、前記再結晶化工程はこれらのグレーンサイズを増加するか、又はこれらの結晶構造を単結晶化する。前記再結晶化工程は熱処理技術、レーザーアニーリング技術及びエピタキシャル技術のうちの少なくとも１つを利用して実施できる。それにも拘らず、前記基板１０が単結晶ウェーハの場合、平均的に前記基板１０は前記半導体スペーサ１６５及び前記第２半導体膜１７０より少ない結晶欠陥を有する。
【０１３４】
図８３は、図７０〜図８２を参照して説明した３次元半導体装置での電流経路を示す断面図である。
図６８を参照して説明したように、図１〜図２１を参照して説明した３次元半導体装置の場合、前記基板１０の上部面内に所定の深さで挿入された前記垂直パターン１５５が存在するので、前記不純物領域２４０を経由する電流経路Ｐ１が長くなる。
これと異なり、図８３に示したように、前記第２半導体膜１７０（後で半導体胴体部１７５となる）は前記アンダーカット領域７７によって前記最下部導電パターン２３０に隣接して形成されているので、電流経路Ｐ２は図６８に示した電流経路Ｐ１に比較して前記最下部導電パターン２３０に隣接して実現する。これによって、この実施形態によれば、電流経路Ｐ１のように電流経路長の増大、及び電気的抵抗の急激な増加を予防できる。
［アンダーカット領域の形成方法及びこれによる構造］
【０１３５】
図８４〜図９０は、図２４を参照して説明した前記アンダーカット領域７７を形成する実施形態を例示的に示す断面図である。
上述の図２４を参照して前記垂直パターン１５５の底面が前記アンダーカット領域７７によって定義される３次元半導体装置を例示的に説明した。以下、前記アンダーカット領域７７を形成する方法及びこれによる３次元半導体装置の構造と関わる本発明の実施形態を説明する。
これから述べるアンダーカット領域７７の形成方法及びこれによる構造は、図２４に例示的に示した構造に限定的に適用されるものではなく、上述の様々な実施形態が開示する３次元半導体装置又はその変形を実現するために適用できる。それにも拘らず、この分野で通常の知識を持つ者であれば、上述の実施形態の拡張的実現のために、後述の前記アンダーカット領域７７に関する技術的思想を容易に適用できることは自明であろう。従って、このような拡張的実現のための別途の説明は省略する。
これに加えて、後述の製造方法の各々は図３〜図６又は図１３及び図１４を参照して説明した製造方法の段階に代わって適用でき、これらを除いた他の段階は上述の実施形態の後続段階（例えば、図７〜図１１又は図１５〜図２１を参照して説明した段階）又はそれの変形に基づいて実行できる。
【０１３６】
図８４を参照すれば、基板１０上に絶縁膜１２１及び犠牲膜１３１を含む鋳型構造体１００を形成し、前記鋳型構造体１００を貫通して前記基板１０の上部面を露出させる開口部１０５を形成した後、前記開口部１０５の内壁に垂直膜１５０及び第１半導体膜１６０を順に形成する。次に、前記第１半導体膜１６０の側壁に、前記開口部１０５の底で前記第１半導体膜１６０の上部面を露出させる保護膜スペーサＰＳを形成する。
【０１３７】
前記鋳型構造体１００は図１を参照して説明した実施形態のそれと実質的に同一である。即ち、図示した絶縁膜１２１及び犠牲膜１３１は前記鋳型構造体１００の一部分を例示的に示し、前記鋳型構造体１００は図１に示したように、さらに多くの絶縁膜及び犠牲膜を含み得る。
【０１３８】
前記開口部１０５は図２に示したように、ホール形であるか、又は図１２に示したように直方体形の部分を含むように形成する。この実施形態によれば、前記開口部１０５を形成する間、前記基板１０の上部面は所定の深さでリセスされる。この場合、前記開口部１０５の底面は前記絶縁膜１２１の底面が接する前記基板１０の最上部面より低くなる。前記基板１０のこのようなリセスは前記開口部１０５の安定的な形成のために要求される過度エッチング（ｏｖｅｒ−ｅｔｃｈｉｎｇ）の結果である。これに加えて、前記基板１０のこのようなリセスは前記垂直パターン１５５の構造的安定性の向上に寄与するので、意図的に実現する場合もある。
【０１３９】
前記垂直膜１５０及び前記第１半導体膜１６０は、前記開口部１０５の側壁及び底面を実質的にコンフォーマルに覆うように形成する。図示したように、前記垂直膜１５０及び前記第１半導体膜１６０の蒸着の厚さの和は前記開口部１０５の幅の半分より小さい。即ち、前記開口部１０５は前記垂直膜１５０及び前記第１半導体膜１６０によって完全には満たされない。
【０１４０】
前記垂直膜１５０及び前記第１半導体膜１６０は図２８〜図４３を参照して説明した実施形態のうちのいずれか１つに開示された前記垂直構造体ＶＳを構成するように形成する。例えば、前記垂直膜１５０は図８４に示したように順に蒸着されるキャッピング膜ＣＰＬ、電荷格納膜ＣＬ、及びトンネル絶縁膜ＴＩＬを含み、これら各々の物質又は物性は図２８〜図４３を参照して説明した実施形態と実質的に同一である。また、前記第１半導体膜１６０は例えば多結晶シリコン膜である。
【０１４１】
前記保護膜スペーサＰＳは前記第１半導体膜１６０に対してエッチング選択性を有する物質のうちの少なくとも１つを含む。例えば、前記保護膜スペーサＰＳはシリコン酸化膜又はシリコン窒化膜である。前記保護膜スペーサＰＳを形成する段階は前記第１半導体膜１６０が形成された結果物上に保護膜を形成した後、これを異方性エッチングして前記開口部１０５の底で前記第１半導体膜１６０の上部面を露出させる段階を含む。前記保護膜は化学気相蒸着技術又は原子層蒸着技術のうちのいずれか１つを利用して形成し、その厚さは前記第１半導体膜１６０によって定義されるギャップ領域の幅の半分より小さい。
【０１４２】
図８５〜図８８を参照すれば、前記第１半導体膜１６０及び前記垂直膜１５０を順にエッチングして、前記基板１０内に形成された前記開口部１０５の側壁の一部及び底面を露出させるアンダーカット領域７７を形成する。
前記アンダーカット領域７７を形成する段階は、図８５に示したように、前記第１半導体膜１６０をエッチングして前記トンネル絶縁膜ＴＩＬの表面を露出する予備アンダーカット領域ＵＣ０及びこれによって定義される下端部を有する半導体スペーサ１６５を形成する段階を含む。具体的に、この段階は前記保護膜スペーサＰＳをエッチングマスクとして用いて前記第１半導体膜１６０の下部領域を等方的にエッチングして実施する。
この実施形態によれば、前記第１半導体膜１６０はプラズマを使わない乾式エッチング方法を通じて等方的にエッチングされる。この時、等方的エッチング方法が適用されるので、点線に示したように、前記第１半導体膜１６０の露出される表面はエッチング過程の進行に従ってすべての方向に拡張される。その結果、前記半導体スペーサ１６５の底面は前記保護膜スペーサＰＳの底面より前記開口部１０５の底面からさらに遠く離隔する。また、前記半導体スペーサ１６５の底面は前記等方的エッチング方法によって曲面状を有すること呈する。
【０１４３】
前記等方的乾式エッチングの段階は例えば、（１）フッ素原子を含む第１ガス、（２）塩素原子を含む第２ガス、及び／又は（３）アルゴン、ヘリウム又は窒素のうちの少なくとも１つを含むキャリアガス、を用いて実施する。一実施形態によれば、前記第１ガスはＣＦ４又はＣＨＦ３のうちの少なくとも一つであり、前記第２ガスはＣｌ２である。他の実施形態によれば、前記第１ガスはＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＣＣｌ２Ｆ２、ＣＨ２Ｆ２、ＮＦ３又はＳｉＦ４のうちの少なくとも１つであり、前記第２ガスはＣｌ２、ＢＣｌ３又はＨＣｌのうちの少なくとも一つである。また他の実施形態によれば、前記等方的乾式エッチングの段階の間、ＨＢｒ、酸素又は水素を含むエッチングガスをさらに用いる。
【０１４４】
これに加えて、前記等方的乾式エッチング段階は１気圧より低い圧力条件及び２００℃〜７００℃の温度条件下で実施する。例えば、前記等方的乾式エッチング段階は１０トル〜３００トルの圧力条件及び３５０℃〜５００℃の温度条件で実施する。一方、上述のように、前記乾式エッチング段階はプラズマを意図的に利用しないので、プラズマによる前記第１半導体膜１６０又は前記垂直膜１５０の損傷を有効に予防でき、前記第１半導体膜１６０に対する等方的エッチングが可能となる。前記開口部１０５の縦横比が大きい場合でも、前記第１半導体膜１６０の等方的乾式エッチングは上述のエッチングガス、温度条件及び圧力条件下で有効に実行できる。
【０１４５】
次に、図８６に示したように、前記予備アンダーカット領域ＵＣ０を通じて露出された前記トンネル絶縁膜ＴＩＬをエッチングして第１アンダーカット領域ＵＣ１を定義する電荷格納膜ＣＬの表面を露出し、図８７に示したように、前記第１アンダーカット領域ＵＣ１を通じて露出した前記電荷格納膜ＣＬをエッチングして第２アンダーカット領域ＵＣ２を定義するキャッピング膜ＣＰＬの表面を露出した後、図８８に示したように、前記第２アンダーカット領域ＵＣ２を通じて露出した前記キャッピング膜ＣＰＬをエッチングして前記基板１０の底面及び側面を露出することによって、前記アンダーカット領域７７を完成する。
【０１４６】
前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ及び前記キャッピング膜ＣＰＬをエッチングする段階は湿式エッチング方法を用いて実施する。本発明の一実施形態によれば、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬは例えばシリコン酸化膜であり、前記電荷格納膜ＣＬは例えばシリコン窒化膜である。この場合、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬはフッ化水素酸を含むエッチング液を用いて等方的にエッチングでき、前記電荷格納膜ＣＬはリン酸を含むエッチング液を用いて等方的にエッチングできる。しかし、上述の薄膜の種類及びこのためのエッチング液の種類は本発明の技術的思想を説明するために例示されたものであり、これらは多様に変形可能である。
【０１４７】
上述の実施形態によれば、前記保護膜スペーサＰＳは前記垂直膜１５０をエッチングする間に除去できる。例えば、前記保護膜スペーサＰＳがシリコン酸化膜の場合、前記トンネル絶縁膜ＴＩＬ又は前記キャッピング膜ＣＰＬをエッチングするためのフッ化水素酸によって除去でき、シリコン窒化膜の場合、前記電荷格納膜ＣＬをエッチングするためのリン酸によって除去できる。
【０１４８】
一側面によれば、前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ、及び前記キャッピング膜ＣＰＬをエッチングする段階の各々は、それに先立ってエッチングされた薄膜のエッチングプロフィルに影響を与える。例えば、前記電荷格納膜ＣＬをエッチングするためにリン酸が用いられる場合、前記半導体スペーサ１６５の露出された表面は前記リン酸によって部分的にエッチングされる。その結果、図８５と図８８に示した前記半導体スペーサ１６５の形状は互いに異なる。即ち、図８８に示した半導体パターンの下部角は図８４に示した半導体パターンの下部角より丸い。薄膜のエッチングプロフィルに対する後続エッチング段階の影響は前記トンネル絶縁膜ＴＩＬ及び前記電荷格納膜ＣＬでも類似に示すことができる。また、図８５〜図８８に例示されたエッチングプロフィルは後続エッチング段階のこのような影響を説明するために例示的に示したものであり、実際のエッチングプロファイルはエッチング工程レシピによって多様に変形可能である。
【０１４９】
他の側面によれば、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬが十分なエッチング選択性を有しない物質で形成される場合、前記トンネル絶縁膜ＴＩＬは前記キャッピング膜ＣＰＬをエッチングする間に追加的にエッチングされる。例えば、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬが全部シリコン酸化膜で形成される場合、前記トンネル絶縁膜ＴＩＬは図８６及び図８８を参照して説明したエッチング段階で二回エッチングされ、前記キャッピング膜ＣＰＬは図８８を参照して説明したエッチング段階で一回エッチングされる。
これによって、前記トンネル絶縁膜ＴＩＬの下部領域は図８７に示したように前記電荷格納膜ＣＬより下方向に突き出されるが、前記キャッピング膜ＣＰＬをエッチングする段階で追加的にエッチングされて図８８に示したように前記電荷格納膜ＣＬと前記半導体スペーサ１６５との間で上方向にリセスされる。その結果、図８８に示したように、前記垂直パターン１５５の底面のエッチングプロフィルは不均一になる。即ち、前記電荷格納膜ＣＬは前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬより前記基板１０に向けて下方向に突き出され、前記キャッピング膜ＣＰＬの底面は前記トンネル絶縁膜ＴＩＬの底面よりも、それら各々の下部に位置する前記基板１０の上部面に近接する。
【０１５０】
図８９及び図９０を参照すれば、前記アンダーカット領域７７を通じて露出された前記基板１０の底面及び側面を覆う第２半導体膜１７０を形成した後、その結果物上に前記埋め立て絶縁膜１８０を形成して前記開口部１０５の少なくとも一部を埋め立てる。
前記第２半導体膜１７０は蒸着技術のうちの１つを用いて形成される半導体物質（例えば、多結晶シリコン）である。この場合、図示したように、前記第２半導体膜１７０は前記アンダーカット領域７７から上方へ延長されて前記鋳型構造体１００内で前記半導体スペーサ１６５の内壁を覆うことができる。一方、前記アンダーカット領域７７の幅及び高さは前記第２半導体膜１７０の内壁によって定義される空乏領域の幅より大きい。この場合、図９０に示したように、前記アンダーカット領域７７内には前記埋め立て絶縁膜１８０によって完全に満たされないボイド（ｖｏｉｄ）８９が形成される。
【０１５１】
変形された実施形態によれば、前記第２半導体膜１７０を形成した後、前記半導体スペーサ１６５及び前記第２半導体膜１７０に対する再結晶化工程をさらに実施する。前記再結晶化工程によって前記半導体スペーサ１６５及び前記第２半導体膜１７０内の結晶欠陥の密度は減少する。例えば、前記半導体スペーサ１６５及び前記第２半導体膜１７０が多結晶シリコンで形成される場合、前記再結晶化工程はこれらのグレーンサイズを増加するか、又はこれらの結晶構造を単結晶化する。前記再結晶化工程は熱処理技術、レーザーアニーリング技術又はエピタキシャル技術のうちの少なくとも１つを利用して実施する。それでも、前記基板１０が単結晶ウェーハの場合、平均的に前記基板１０は前記半導体スペーサ１６５及び前記第２半導体膜１７０より少ない結晶欠陥を有する。
【０１５２】
図９１は、図８４〜図９０を参照して説明した３次元半導体装置での電流経路を示す。
図６８を参照して説明したように、図１〜図２１を参照して説明した３次元半導体装置の場合、前記基板１０の上部面内に所定の深さで挿入された前記垂直パターン１５５が存在するので、前記不純物領域２４０を経由する電流経路Ｐ１が長くなる。これと異なり、図９１に示したように、前記第２半導体膜１７０（後で半導体胴体部１７５となる）は前記アンダーカット領域７７によって前記最下部導電パターン２３０に隣接して形成されているので、電流経路Ｐ２は図６８に示した電流経路Ｐ１に比較して前記最下部導電パターン２３０に近接して実現する。これによって、この実施形態によれば、電流経路Ｐ１のように、電流経路長の増大か、及び電気的抵抗の急激な増加を予防できる。
【０１５３】
図９２は、本発明に係るフラッシュメモリー装置を具備するメモリーカード１２００の一例を簡略に示すブロック図である。図９２を参照すれば、高容量のデータ格納能力を支援するためのメモリーカード１２００は本発明に係るフラッシュメモリー装置１２１０を装着する。本発明に係るメモリーカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリー装置１２１０との間のあらゆるデータ交換を制御するメモリーコントローラ１２２０を含む。
【０１５４】
ＳＲＡＭ１２２１はプロセッシングユニット１２２２の動作メモリーとして用いられる。ホストインターフェース１２２３はメモリーカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４はマルチビットフラッシュメモリー装置１２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリーインターフェース１２２５は本発明のフラッシュメモリー装置１２１０とインタフェーシングする。プロセッシングユニット１２２２はメモリーコントローラ１２２０のデータ交換のためのあらゆる制御動作を実行する。図示しないが、本発明に係るメモリーカード１２００がホスト（Ｈｏｓｔ）とのインタフェーシングのためのコードデータを格納するＲＯＭ（図示せず）などを含み得ることはこの分野の通常的な知識を習得した者等に自明であろう。
以上の本発明のフラッシュメモリー装置を含むメモリーカード又はメモリーシステムによれば、ダミーセルの消去特性が改善されたフラッシュメモリー装置１２１０を通じて信頼性の高いメモリーシステムを提供できる。特に、最近活発に推進されている半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：以下ＳＳＤ）のようなメモリーシステムに対して本発明のフラッシュメモリー装置を提供できる。この場合、ダミーセルから惹起される読み出しエラーを遮断することで、信頼性の高いメモリーシステムを実現できる。
【０１５５】
図９３は、本発明に係るフラッシュメモリーシステム１３１０を装着する情報処理システム１３００を簡略に示すブロック図である。図９３を参照すれば、モバイル機器やデスクトップコンピュータなどの情報処理システム１３００に本発明のフラッシュメモリーシステム１３１０が装着される。本発明に係る情報処理システム１３００はフラッシュメモリーシステム１３１０と各々システムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザインターフェース１３５０を含む。
フラッシュメモリーシステム１３１０は上述のメモリーカード１２００と実質的に同一に構成される。フラッシュメモリーシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述のフラッシュメモリーシステム１３１０は半導体ディスク装置（ＳＳＤ）となり、情報処理システム１３００は大容量のデータをフラッシュメモリーシステム１３１０に安定的に格納できる。そして信頼性の増大に従って、フラッシュメモリーシステム１３１０はエラー訂正に必要となる資源を節減できるので、高速のデータ交換機能を情報処理システム１３００に提供できる。
図示しないが、本発明に係る情報処理システム１３００に、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置などをさらに提供できることはこの分野の通常的な知識を習得した者等に自明であろう。
【０１５６】
また、本発明に係るフラッシュメモリー装置及び／又はメモリーシステムは、多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るラッシュメモリー装置及び／又はメモリーシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装することができる。
【符号の説明】
【０１５７】
１０ 基板
７７ アンダーカット領域
８８ シーム（ｓｅａｍ）
８９、８９ａ、８９ｂ ボイド、上部ボイド、下部ボイド
１００ 鋳型構造体
１０１ 下部鋳型構造
１０２ 上部鋳型構造
１０５、１０６ 開口部
１０５ａ ホール
１２０ 絶縁膜群、絶縁膜
１２１〜１２９ 絶縁膜
１３０ 犠牲膜群、犠牲膜
１３１〜１３８ 犠牲膜
１５０ 垂直膜
１５４ 予備垂直パターン
１５５ 垂直パターン
１５５ｅ 水平延長部
１６０ 第１半導体膜
１６４ 予備半導体スペーサ
１６５ 半導体スペーサ
１７０ 第２半導体膜
１７４ 第２半導体パターン
１７５ 半導体胴体部
１７９ 不連続的境界面（ボイド）
１８０ 埋め立て絶縁膜
１８２ ストリング定義マスク
１８２ａ 上部パターン
１８２ｂ 延長パターン
１８５ 埋め立てパターン
２００ トレンチ
２１０ リセス領域
２２０ 水平パターン
２３０ 導電パターン
２４０ 不純物領域
２４５ トレンチスペーサ
２５０ 電極分離パターン
２５５ 垂直導電板
２６０ 上部プラグ
２７０ 上部配線
１２００ メモリーカード
１２１０ フラッシュメモリー装置
１２２０ メモリーコントローラ
１２２１ ＳＲＡＭ
１２２２ プロセッシングユニット
１２２３ ホストインターフェース
１２２４ エラー訂正ブロック
１２２５ メモリーインターフェース
１３００ 情報処理システム
１３１０ フラッシュメモリーシステム
１３１１ フラッシュメモリー
１３１２ メモリーコントローラー
１３２０ モデム
１３３０ 中央処理装置
１３４０ ＲＡＭ
１３５０ ユーザインターフェース
１３６０ システムバス
【技術分野】
【０００１】
本発明は３次元半導体装置に係り、より具体的には、３次元的に配列されたメモリーセルを含む３次元メモリー半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３Ｄ−ＩＣメモリー技術はメモリー容量の増大のための技術として、メモリーセルの３次元的配列と関わるあらゆる技術を意味する。メモリー容量は、３Ｄ−ＩＣメモリー技術の以外にも、（１）パターン微細化技術及び（２）マルチレベルセル（ＭＬＣ）技術を通じて増大できる。しかし、パターン微細化技術は高費用の問題を有しており、ＭＬＣ技術はこれにより増加できるセル当たりビット数が制限される。このような理由によって、３Ｄ−ＩＣ技術はメモリー容量の増大のための不可欠な方法であると見なされている。勿論、パターン微細化及びＭＬＳ技術を３Ｄ−ＩＣ技術に組み合わせる場合、メモリー容量の更なる増加を実現できるという点において、パターン微細化及びＭＬＳ技術も３Ｄ−ＩＣ技術とは独立的に発展すると予測される。
【０００３】
３Ｄ−ＩＣ技術の１つとして、パンチアンドプラグ（ｐｕｎｃｈ−ａｎｄ−ｐｌｕｇ）技術が最近提案された。前記パンチアンドプラグ技術は多層の薄膜を基板上に順に形成した後、前記薄膜を貫通するプラグを形成する段階を含む。この技術を利用すれば、製造費用を大きく増加せずに、３Ｄメモリー素子のメモリー容量を大きく増加できるので、この技術は最近大きく注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許出願第２００９−０１２６８５４号
【特許文献２】韓国特許出願第２０１０−００１４７５１号
【特許文献３】韓国特許出願第２０１０―０００６１２４号
【特許文献４】韓国特許出願第２００９―００９９３７０号
【特許文献５】米国特許出願第１２／４８０，３９９号
【特許文献６】米国特許出願第１２／４２０，５１８号
【特許文献７】韓国特許出願第２０１０―０００９６２８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は３次元的に配列される導電パターンの厚さを増加できる３次元半導体装置を提供することにある。
本発明の課題は３次元的に配列される導電パターンの抵抗を減少できる３次元半導体装置を提供することにある。
本発明の課題は動作電流の減少及びセルストリングの抵抗の増加を予防できる３次元半導体装置を提供することにある。
本発明の課題は動作電流の減少及びセルストリングの抵抗の増加を予防できる３次元半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る３次元半導体装置は水平パターン（第２パターン）及び垂直パターン（第１パターン）を含むメモリー要素を具備する。より具体的には、この装置は順に積層された電極を含み、基板上に配置される電極構造体と、前記電極構造体を貫通する半導体パターンと、前記水平パターン及び垂直パターンを具備し、前記半導体パターンと前記電極構造体との間に介在するメモリー要素とを含む。前記水平パターンは前記基板の上部面に平行な方向に沿って複数の前記半導体パターンを横切り、前記垂直パターンは前記基板の上部面に垂直な方向に沿って複数の前記電極を横切る。
【０００７】
一実施形態によれば、前記水平パターンは、前記電極の上部面及び下部面、そして前記半導体パターンに隣接した前記電極の側壁上に実質的にコンフォーマルな厚さで形成される。
【０００８】
一実施形態によれば、垂直的位置で前記電極の間に介在する層間絶縁膜をさらに含み、前記垂直パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして垂直方向に延長されて前記層間絶縁膜と前記半導体パターンの側壁との間に介在し、前記水平パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして水平的に延長されて前記層間絶縁膜と前記電極の水平面との間に介在する。
前記半導体パターンと前記層間絶縁膜との間で前記層間絶縁膜の側壁に接するキャッピング膜をさらに含むことができる。
【０００９】
一実施形態によれば、前記水平パターン及び前記垂直パターンは、化学的組成又は電気的特性のうちの少なくとも１つが実質的に互いに同一である。また、前記水平パターンの最高の含量を有する２種類の原子は前記垂直パターンの最高の含量を有する２種類の原子と同一である。
【００１０】
前記メモリー要素は電荷格納膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記半導体パターンの間に介在するトンネル絶縁膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記電極の間に介在するブロッキング絶縁膜と、を含むことができる。
【００１１】
一実施形態によれば、前記垂直パターンは前記トンネル絶縁膜を含み、前記水平パターンは前記電荷格納膜及び前記ブロッキング絶縁膜を含む。
他の実施形態によれば、前記垂直パターンは前記トンネル絶縁膜及び前記電荷格納膜を含み、前記水平パターンは前記ブロッキング絶縁膜を含む。
前記垂直パターンは、前記電荷格納膜と異なる物質で形成され、前記電荷格納膜と前記ブロッキング絶縁膜との間に介在するキャッピング膜をさらに含むことができる。
【００１２】
また他の実施形態によれば、前記水平パターンと前記垂直パターンは前記トンネル絶縁膜、前記ブロッキング絶縁膜、及び前記電荷格納膜のうちの１つを構成することができる。
この場合、前記水平パターン及び前記垂直パターンは前記電極と前記半導体パターンの側壁との間で互いに接触し、前記水平パターンの最高の含量を有する２種類の原子はこれに接触する前記垂直パターンの最高の含量を有する２種類の原子と同一である。
【００１３】
本発明の一実施形態に係る３次元半導体装置の製造方法は水平パターン及び垂直パターンを含むメモリー要素を形成する段階を含む。具体的に、この方法は基板上に順にそして交互に積層された鋳型膜及び犠牲膜を含む鋳型構造体を形成し、前記鋳型構造体を貫通する開口部を形成し、前記開口部の内壁を順に覆う垂直パターン及び半導体パターンを形成し、前記犠牲膜を除去して前記鋳型膜の間にリセス領域を形成した後、前記リセス領域の内壁を順に覆う水平パターン及び電極を形成する段階を含む。
【００１４】
一実施形態によれば、前記垂直パターンを形成する段階はトンネル絶縁膜を形成する段階を含み、前記水平パターンを形成する段階は電荷格納膜及びブロッキング絶縁膜を順に形成する段階を含むことができる。他の実施形態によれば、前記垂直パターンを形成する段階は電荷格納膜及びトンネル絶縁膜を順に形成する段階を含み、前記水平パターンを形成する段階はブロッキング絶縁膜を形成する段階を含むことができる。前記他の実施形態によれば、前記トンネル絶縁膜は前記電荷格納膜を形成した後に形成され、前記ブロッキング絶縁膜は前記電荷格納膜を形成した後に形成される。前記一実施形態及び他の実施形態において、前記トンネル絶縁膜及び前記ブロッキング絶縁膜は前記電荷格納膜より大きいバンドギャップを有する物質で形成され、前記ブロッキング絶縁膜は前記トンネル絶縁膜より大きい誘電常数を有する物質で形成される。
【００１５】
一実施形態によれば、前記水平パターン及び前記垂直パターンは実質的に同一の化学的組成を有する物質で形成されることで、前記水平パターンの最高の含量を有する２種類の原子の種類は前記垂直パターンの最高の含量を有する２種類の原子の種類と同一である。
【発明の効果】
【００１６】
本発明の一実施形態によれば、垂直パターン及び水平パターンが導電パターンと半導体パターンとの間に配置されて情報格納のための膜として用いられる。この時、前記垂直パターンは、前記半導体パターンの形成前に、垂直なギャップ領域である開口部内に形成され、前記水平パターン及び前記導電パターンは、前記半導体パターンの形成後に、水平なギャップ領域であるリセス領域内に形成される。
これによって、本発明の一実施形態による３次元半導体装置は図４７を参照して説明する格納所優先方式によるパンチアンドプラグ技術での技術的制約に拘束されない。即ち、本発明の一実施形態に係る導電パターンは金属性物質で形成できる。
これに加えて、情報格納のための膜の一部である前記垂直パターンが前記リセス領域内に形成されるので、本発明の一実施形態に係る導電パターンの厚さは図４８を参照して説明するプラグ優先方式でのそれより増加できる。
従って、３次元的に配列される導電パターンの抵抗を減少できる。
本発明の一実施形態によれば、導電パターンと半導体パターンの側壁との間から水平方向及び垂直方向に延長された部分を有する交差構造体を提供する。このような交差構造体は格納所優先方式及びプラグ優先方式各々単独の場合における技術的制約を緩和できる。
【００１７】
本発明の一実施形態によれば、図１〜図２１を参照して説明するように、メモリーゲート絶縁膜が垂直パターン及び水平パターンを有するように形成されても、選択トランジスタの活性領域として用いられる半導体パターン（即ち、選択活性パターン）は、絶縁性物質の介在なく、半導体基板と接触する。これによって、図６８を参照して説明する動作電流の減少の問題及びセルストリングの抵抗の増加の問題を予防できる。
【００１８】
本発明の一実施形態によれば、垂直パターンの下にはアンダーカット領域が形成され、前記アンダーカット領域には基板と半導体スペーサとを接続する半導体物質が形成される。これによって、図６８を参照して説明する動作電流の減少の問題及びストリングの抵抗の増加の問題は予防できる。さらに、本発明の一実施形態によれば、前記アンダーカット領域はプラズマを用いない乾式エッチング又は湿式エッチング技術を用いて形成できる。これによって、前記半導体スペーサに対するプラズマ誘発エッチング損傷を予防できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図２】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図３】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図４】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図５】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図６】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図７】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図８】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図９】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１０】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１１】本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１２】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１３】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１４】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１５】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１６】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１７】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１８】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図１９】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図２０】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【図２１】本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
【００２０】
【図２２】本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２３】本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２４】本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２５】本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２６】本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２７】本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図である。
【図２８】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図２９】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３０】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３１】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３２】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３３】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３４】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３５】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３６】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３７】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３８】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図３９】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４０】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４１】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４２】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４３】情報格納膜の構造と関わる本発明の実施形態を説明するための斜視図である。
【図４４】変形された実施形態に係る３次元半導体装置を説明するための断面図である。
【図４５】変形された実施形態に係る３次元半導体装置を説明するための断面図である。
【図４６】変形された実施形態に係る３次元半導体装置を説明するための断面図である。
【図４７】他の変形された実施形態に係る３次元半導体装置を説明するための斜視図である。
【図４８】他の変形された実施形態に係る３次元半導体装置を説明するための斜視図である。
【図４９】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５０】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５１】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５２】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５３】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５４】本発明の技術的思想による交差構造体と関わる実施形態を例示的に示す断面図である。
【図５５】本発明の技術的思想による交差構造体を例示的に示す斜視図である。
【図５６】本発明の技術的思想による交差構造体を例示的に示す斜視図である。
【００２１】
【図５７】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図５８】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図５９】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６０】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６１】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６２】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６３】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６４】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６５】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６６】図４６を参照して説明した３次元半導体装置を製造する方法及びそれの変形を説明するための断面図である。
【図６７】図６４を参照して説明した実施形態に係る一技術的特徴をより詳細に説明するための断面図である。
【００２２】
【図６８】本発明の実施形態に係る３次元半導体装置を比較して説明するための断面図である。
【図６９】本発明の実施形態に係る３次元半導体装置を比較して説明するための断面図である。
【図７０】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７１】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７２】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７３】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７４】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７５】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７６】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７７】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７８】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図７９】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８０】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８１】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８２】図２４を参照して説明した前記アンダーカット領域を形成する具体的な実施形態を示す断面図である。
【図８３】図７０〜図８２を参照して説明した３次元半導体装置での電流経路を示す断面図である。
【図８４】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８５】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８６】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８７】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８８】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図８９】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図９０】図２４を参照して説明した前記アンダーカット領域を形成する実施形態を例示的に示す断面図である。
【図９１】図８４〜図９０を参照して説明した３次元半導体装置での電流経路を示す。
【図９２】本発明に係るフラッシュメモリー装置を具備するメモリーカードの一例を簡略に示すブロック図である。
【図９３】本発明に係るメモリーシステムを装着する情報処理システムを簡略に示すブロック図である。
【発明を実施するための形態】
【００２３】
以上の本発明の目的、他の目的、特徴及び利点は添付の図と関わる以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態への具体化も可能である。ここに紹介される実施形態は開示された内容が徹底的且つ完全であるように、そして当業者に本発明の思想を十分に伝達するために提供される。
【００２４】
本明細書において、ある膜が他の膜又は基板上にあると言及される場合に、それは他の膜又は基板上に直接形成されるか、又はそれらの間に第３の膜が介在され得ることを意味する。また、図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されている。また、本明細書の多様な実施形態において、第１、第２、第３などの用語が多様な領域、膜などを記述するために使われるが、これら領域、膜がこのような用語によって限定されてはならない。これら用語は、ただある所定領域又は膜を他の領域又は膜と区別するために使われるだけである。従って、一実施形態で第１膜として言及された膜が他の実施形態では第２膜として言及されることもある。ここに説明及び例示する各実施形態はそれの相補的な実施形態も含む。
【００２５】
本発明の実施形態に係る３次元半導体装置はセルアレイ領域、周辺回路領域、センスアンプ領域、デコーディング回路領域及び接続領域を含む。前記セルアレイ領域には、複数のメモリーセル及び前記メモリーセルへの電気的接続のためのビットライン及びワードラインが配置されている。前記周辺回路領域には前記メモリーセルの駆動のための回路が配置され、前記センスアンプ領域には前記メモリーセルに格納された情報を判読するための回路が配置されている。前記接続領域は前記セルアレイ領域と前記デコーディング回路領域との間に配置され、ここには前記ワードラインと前記デコーディング回路領域とを電気的に接続する配線構造体が配置される。
【００２６】
下記では、３次元半導体装置のセルアレイ領域の一部分と関わる技術的特徴を主に説明する。一方、特許文献１、２、３、４及び５は前記セルアレイ領域だけではなく（周辺回路領域又は接続領域のような）他の領域に関わる技術的特徴を開示している。
【００２７】
これに加えて、特許文献３はメモリー構造体を形成する段階を繰り返すことで、メモリー構造体を多層で形成する構成を開示している。本発明の技術的思想は後述のメモリー構造体を繰り返して形成することによって、多層のメモリー構造体を形成する実施形態に拡張して実現できる。
【００２８】
［方法−第１実施形態］
図１〜図１１は、本発明の第１実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。
図１を参照すれば、基板１０上に鋳型構造体（ｍｏｌｄ ｓｔｒｕｃｔｕｒｅ）１００を形成する。前記基板１０は例えば半導体特性を有する物質、絶縁性物質、絶縁性物質によって覆われた半導体又は導電体のうちの１つである。例えば、前記基板１０はシリコンウェーハである。
【００２９】
変形された実施形態によれば、前記基板１０と前記鋳型構造体１００との間には少なくとも１つのトランジスタを含む下部構造体（図示せず）が配置される。しかし、以下の説明では、本発明の技術的思想について分かりやすいように、前記鋳型構造体１００が前記基板１０上に直接形成される実施形態を例示的に説明する。しかし、本発明の技術的思想はこれに限定されない。
【００３０】
前記鋳型構造体１００は複数の絶縁膜１２１〜１２９からなる絶縁膜群１２０及び複数の犠牲膜１３１〜１３８からなる犠牲膜群１３０を含む。前記絶縁膜群１２０及び前記犠牲膜群１３０は、図示したように、交互にそして繰り返して積層することができる。前記犠牲膜１３０は前記絶縁膜１２０に対してエッチング選択性を有してエッチングされる物質で形成される。即ち、所定のエッチングレシピを用いて前記犠牲膜１３０をエッチングする工程で、前記犠牲膜１３０は前記絶縁膜１２０のエッチングを最小化しながらエッチングできる物質で形成される。
【００３１】
周知のように、このようなエッチング選択性（ｅｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）は前記絶縁膜１２０のエッチング速度に対する前記犠牲膜１３０のエッチング速度の比率の形で定量的に表現できる。
一実施形態によれば、前記犠牲膜１３０は前記絶縁膜１２０に対して１：１０〜１：２００（より限定的には、１：３０〜１：１００）のエッチング選択比を提供できる物質のうちの１つである。例えば、前記絶縁膜１２０はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも一つであり、前記犠牲膜１３０はシリコン膜、シリコン酸化膜、シリコンカーバイド及びシリコン窒化膜のうちから選択される前記絶縁膜１２０と異なる物質である。以下では、本発明の技術的思想について分かりやすいように、前記絶縁膜１２０はシリコン酸化膜であり、前記犠牲膜１３０はシリコン窒化膜である実施形態を例示的に説明する。
【００３２】
一方、一実施形態によれば、図示したように、前記犠牲膜１３０は実質的に同じ厚さで形成される。これと異なり、前記絶縁膜１２０の厚さは互いに異なり得る。例えば、前記絶縁膜１２０のうちの最下部層１２１は前記犠牲膜１３０より薄い厚さで形成され、下から３番目の層１２３及び上から３番目の層１２７は前記犠牲膜１３０より厚い厚さで形成され、前記絶縁膜１２０のうちの残りは前記犠牲膜１３０より薄いか、又は厚く形成される。しかし、前記絶縁膜１２０の厚さは多様に変形可能であり、前記鋳型構造体１００を構成する膜の層数も多様に変形できる。
【００３３】
以下、説明の便宜上、絶縁膜群１２０の個々の絶縁膜１２１〜１２９は全て絶縁膜１２０として表わし、犠牲膜群１３０の個々の犠牲膜１３１〜１３８は全て犠牲膜１３０として表わす。
【００３４】
図２及び図３を参照すれば、前記鋳型構造体１００を貫通する開口部１０５を形成した後、前記開口部１０５の内壁をコンフォーマルに（均一に）覆う垂直膜１５０を形成する。前記垂直膜１５０は、図示したように、前記開口部１０５の上端から水平に延長されて前記鋳型構造体１００の上部面を覆うこともできる。
この実施形態によれば、前記開口部１０５はホール形状で形成される。即ち、前記開口部１０５の各々は深さが幅より少なくとも５倍大きい形状で形成される。これに加えて、この実施形態によれば、前記開口部１０５は前記基板１０の上部面（即ち、ｘｙ平面）上に２次元的に形成される。即ち、前記開口部１０５の各々はｘ及びｙ方向に沿って互いに他の開口部から離隔して形成された、孤立した領域である。
【００３５】
前記開口部１０５を形成する段階は、前記鋳型構造体１００上に前記開口部１０５の位置を定義する所定のマスクパターンを形成する段階、及びこれをエッチングマスクとして用いて前記鋳型構造体１００を異方性エッチングする段階を含む。一方、前記鋳型構造体１００は少なくとも２種類の互いに異なる膜を含むので、前記開口部１０５の側壁は前記基板１０の上部面に完全に垂直にならないことがある。例えば、前記基板１０の上部面に近いほど、前記開口部１０５の幅は減少する。前記開口部１０５幅の不均一は３次元的に配列されるトランジスタの動作特性の不均一を誘発し得る。このような不均一に対するより詳細な説明及びその改善方法が特許文献６に開示されており、その開示内容はこの出願の一部として組み込まれている。
【００３６】
一方、前記鋳型構造体１００が前記基板１０上に直接形成される実施形態の場合、前記開口部１０５は図示したように、前記基板１０の上部面を露出するように形成される。これに加えて、前記異方性エッチング段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように前記開口部１０５下の基板１０は所定の深さでリセスされる。
前記垂直膜１５０は１つの薄膜又は複数の薄膜で構成される。例えば、前記垂直膜１５０は電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられる薄膜のうちの少なくとも１つを含む。本発明の実施形態は前記垂直膜１５０を構成する薄膜の種類によって多様に分類できる。このように分類された実施形態は後述する図２８〜図３５を参照して詳細に説明する。
【００３７】
図４を参照すれば、前記開口部１０５の各々の内壁を順に覆う垂直パターン１５５及び半導体スペーサ１６５を形成する。この段階は前記垂直膜１５０が形成された結果物をコンフォーマルに覆う第１半導体膜を形成した後、前記第１半導体膜及び前記垂直膜１５０を異方性エッチングして前記開口部１０５の底で前記基板１０の上部面を露出させる段階を含む。これによって、前記垂直パターン１５５及び半導体スペーサ１６５はオープンされた両端を有する円筒形状を有する。また、前記第１半導体膜を異方性エッチングする段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように、前記半導体スペーサ１６５によって露出される前記基板１０の上部面はリセスされる。
【００３８】
一方、前記異方性エッチング段階の間、前記半導体スペーサ１６５の下に位置する前記垂直膜１５０の一部分はエッチングされないことがあり、この場合、前記垂直パターン１５５は前記半導体スペーサ１６５の底面と前記基板１０の上部面との間に介在する底部を有することになる。変形された実施形態によれば、前記半導体スペーサ１６５をエッチングマスクとして用いて前記垂直パターン１５５の露出された表面をエッチングする段階をさらに実施することができる。この場合、図２４に示したように、前記半導体スペーサ１６５の下にアンダーカット領域が形成され、前記垂直パターン１５５の長さは前記半導体スペーサ１６５の長さより短くなる。
【００３９】
前記第１半導体膜及び前記垂直膜１５０に対する異方性エッチングの結果として、前記鋳型構造体１００の上部面が露出する。これによって、前記垂直パターン１５５の各々及び前記半導体スペーサ１６５の各々は前記開口部１０５内に局所化される。即ち、前記垂直パターン１５５及び前記半導体スペーサ１６５がｘｙ平面上に２次元的に配列される。
【００４０】
前記第１半導体膜は例えば、原子層蒸着（ＡＬＤ）又は化学的気相蒸着（ＣＶＤ）技術のうちの１つを用いて形成される多結晶シリコン膜である。また、前記第１半導体膜は前記開口部１０５の幅の１／５０〜１／５の範囲から選択される厚さで形成される。本発明の変形された実施形態によれば、前記第１半導体膜はエピタキシャル技術のうちの１つを用いて形成される。特許文献７は本発明の技術的思想を実現するために用いられるエピタキシャル技術を開示しており、その開示内容はこの出願の一部として組み込まれている。本発明の他の変形された実施形態によれば、前記第１半導体膜は例えば有機半導体膜及び炭素ナノ構造体のうちの一つである。
【００４１】
図５及び図６を参照すれば、前記垂直パターン１５５が形成された結果物上に第２半導体膜１７０及び埋め立て絶縁膜１８０を順に形成する。
前記第２半導体膜１７０は例えば原子層蒸着（ＡＬＤ）又は化学的気相蒸着（ＣＶＤ）技術のうちの１つを用いて形成される多結晶シリコン膜である。一実施形態によれば、前記第２半導体膜１７０は前記開口部１０５を完全に埋め立てない厚さを有してコンフォーマルに形成する。即ち、図５に示したように、前記第２半導体膜１７０は前記開口部１０５内にホール１０５ａを定義する。
【００４２】
前記埋め立て絶縁膜１８０は前記ピンホール１０５ａを満たすように形成され、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）技術を利用して形成される絶縁性物質及びシリコン酸化膜のうちの一つである。一実施形態によれば、前記埋め立て絶縁膜１８０を形成する前に、前記第２半導体膜１７０が形成された結果物を水素又は重水素を含むガス雰囲気で熱処理する水素アニーリング段階をさらに実施する。前記半導体スペーサ１６５及び前記第２半導体膜１７０内に存在する結晶欠陥はこのような水素アニーリング段階によって消滅（キュア）乃至削減できる。
【００４３】
本発明の変形された実施形態によれば、前記第２半導体膜１７０は前記半導体スペーサ１６５が形成された前記開口部１０５を満たすように形成され、この場合、前記埋め立て絶縁膜１８０を形成する段階は省略可能である。図２３及び図２４はこのような変形された実施形態に係る最終結果物を例示的に示す。
図７を参照すれば、前記鋳型構造体１００を貫通しながら前記犠牲膜１３０及び前記絶縁膜１２０の側壁を露出させるトレンチ２００を形成する。前記トレンチ２００は図示したように、前記開口部１０５から離隔してこれらの間を横切る。
【００４４】
前記トレンチ２００を形成する段階は前記鋳型構造体１００の上部又は前記埋め立て絶縁膜１８０の上部にエッチングマスクを形成した後、前記基板１０の上部面が露出されるまで前記エッチングマスクの下の膜を異方性エッチングする段階を含む。これによって、図示したように、前記鋳型構造体１００の上部で前記第２半導体膜１７０及び前記埋め立て絶縁膜１８０はパターニングされて前記トレンチ２００の上部入口を定義する。前記異方性エッチング段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように、前記トレンチ２００下の基板１０は所定の深さでリセスされる。
一方、エッチング対象が実質的に同一であるので、前記開口部１０５の場合と同様に、前記基板１０の上部面に近いほど前記トレンチ２００の幅は減少する。このようなトレンチ２００の幅の不均一は３次元的に配列されるトランジスタの動作特性の不均一性を誘発する。このような不均一に対するより詳細な説明及びその改善方法は特許文献６に開示されており、その開示内容はこの出願の一部として組み込まれている。
【００４５】
一実施形態によれば、図示したように、一対のトレンチ２００が前記開口部１０５の各々の両側に形成されている。即ち、同一のｙ座標を有し、ｘ軸方向に沿って配列される前記開口部１０５と前記トレンチ２００の数は実質的に同一である。しかし、本発明の技術的思想はこの実施形態に限定されない。例えば、特許文献１は前記開口部１０５に対する前記トレンチ２００の相対的配置と関わった変形された実施形態を開示している。
【００４６】
図８を参照すれば、前記露出した犠牲膜１３０を選択的に除去して前記絶縁膜１２０の間にリセス領域２１０を形成する。
前記リセス領域２１０は前記トレンチ２００から水平に延長されるギャップ領域であり、前記垂直パターン１５５の側壁を露出するように形成される。より具体的に、前記リセス領域２１０の外郭境界（ｏｕｔｅｒ ｂｏｕｎｄａｒｙ）は、その上部及び下部に位置する前記絶縁膜１２０及びその両側に位置する前記トレンチ２００によって画定される。また、前記リセス領域２１０の内部境界（ｉｎｔｅｒｎａｌ ｂｏｕｎｄａｒｙ）はそれを垂直に貫通する前記垂直パターン１５５の側壁によって画定定義される。
前記リセス領域２１０を形成する段階は、前記絶縁膜１２０及び前記垂直パターン１５５に対してエッチング選択性を有するエッチングレシピを用いて前記犠牲膜１３０を水平的にエッチングする段階を含む。例えば、前記犠牲膜１３０がシリコン窒化膜であり、前記絶縁膜１２０がシリコン酸化膜の場合、前記水平的エッチング段階はリン酸を含むエッチング液を用いて実行できる。
【００４７】
図９を参照すれば、前記リセス領域２１０を満たす水平構造体ＨＳを形成する。前記水平構造体ＨＳは前記リセス領域２１０の内壁を覆う水平パターン２２０及び前記リセス領域２１０の残り空間を満たす導電パターン２３０を含む。
前記水平構造体ＨＳを形成する段階は前記リセス領域２１０を順に満たす水平膜及び導電膜を順に形成した後、前記トレンチ２００内で前記導電膜を除去して前記リセス領域２１０内に前記導電パターン２３０を残す段階を含む。
前記水平膜又は前記水平パターン２２０は、前記垂直膜１５０の場合と同様に、１つの薄膜又は複数の薄膜で構成する。一実施形態によれば、前記水平パターン２２０は電荷トラップ型不揮発性メモリートランジスタのブロッキング誘電膜を含む。上述のように、本発明の実施形態は前記垂直膜１５０及び前記水平パターン２２０の各々を構成する薄膜の種類によって多様に分類できる。このように分類された実施形態は図２８〜図３５を参照して再び詳細に説明する。
【００４８】
前記導電膜は、前記水平膜によって覆われた前記リセス領域２１０を満たすように形成する。この時、前記トレンチ２００は前記導電膜によって完全に、又は部分的に満たされる。前記導電膜はドーピングされたシリコン、金属物質、金属窒化膜又は金属シリサイドのうちの少なくとも１つを含む。例えば、前記導電膜はタンタル窒化膜又はタングステンを含む。
一実施形態によれば、前記導電膜は前記トレンチ２００の内壁をコンフォーマルに覆うように形成され、この場合、前記導電パターン２３０を形成する段階は前記トレンチ２００内で前記導電膜を等方性エッチングを用いて除去する段階を含む。他の実施形態によれば、前記導電膜は前記トレンチ２００を満たすように形成され、この場合、前記導電パターン２３０を形成する段階は前記トレンチ２００内で前記導電膜を異方性エッチングする段階を含む。
【００４９】
フラッシュメモリーのための本発明の一実施形態によれば、前記導電パターン２３０を形成した後、不純物領域２４０を形成する段階をさらに実施する。前記不純物領域２４０はイオン注入工程を通じて、前記トレンチ２００を通じて露出された前記基板１０内に形成する。一方、前記不純物領域２４０は前記基板１０と異なる導電型を有する。これと異なり、前記第２半導体膜１７０と接する前記基板１０の領域（以下、コンタクト領域という）は前記基板１０と同じ導電型を有する。これによって、前記不純物領域２４０は前記基板１０又は前記第２半導体膜１７０とＰＮ接合を構成する。
一実施形態によれば、前記不純物領域２４０の各々は互いに接続されて等電位状態にある。他の実施形態によれば、前記不純物領域２４０の各々は互いに異なる電位を有するように電気的に分離される。また他の実施形態によれば、前記不純物領域２４０は互いに異なる複数の不純物領域を含む独立的な複数のソースグループを構成し、ソースグループの各々は互いに異なる電位を有するように電気的に分離される。
【００５０】
図１０を参照すれば、前記トレンチ２００を満たす電極分離パターン２５０を形成する。前記電極分離パターン２５０を形成する段階は前記不純物領域２４０が形成された結果物上に電極分離膜を形成した後、その結果物をエッチングして前記鋳型構造体１００の上部面を露出させる段階を含む。前記電極分離膜はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜のうちの少なくとも１つで形成され、前記エッチング段階は化学的−機械的研磨技術又はエッチバック技術のような平坦化技術を用いて実施できる。前記平坦化エッチングの結果として、前記埋め立て絶縁膜１８０及び前記第２半導体膜１７０は図示したように、前記開口部１０５の各々の内部に局所的に配置される埋め立てパターン１８５及び半導体胴体部１７５を形成する。
【００５１】
本発明の一実施形態によれば、前記垂直パターン１５５、前記半導体スペーサ１６５、前記半導体胴体部１７５、及び前記埋め立てパターン１８５の一部又は全部は１つの垂直構造体ＶＳを構成し、前記基板１０上には、前記鋳型構造体１００を貫通して２次元的に配列された複数の垂直構造体ＶＳが形成される。上述の構成によれば、前記垂直構造体ＶＳが配置される位置は前記開口部１０５によって定義される。
【００５２】
図１１を参照すれば、前記垂直構造体ＶＳの各々の上部には上部プラグ２６０が形成され、前記上部プラグ２６０の上部にはこれらを接続する上部配線２７０が形成される。
一実施形態によれば、前記半導体スペーサ１６５及び前記半導体胴体部１７５の上部領域は上部不純物領域（図示せず）を有する。前記上部不純物領域の底は前記水平構造体ＨＳのうちの最上層の上部面より高い。また、前記上部不純物領域はその下に位置する前記半導体スペーサ１６５の一部分と異なる導電型がドーピングされる。これによって、前記上部不純物領域はその下部領域とダイオードを構成する。この実施形態によれば、前記上部プラグ２６０は例えばドーピングされたシリコン及び金属性物質のうちの一つである。
【００５３】
他の実施形態によれば、前記上部プラグ２６０は例えば前記半導体スペーサ１６５及び前記半導体胴体部１７５と異なる導電型がドーピングされたシリコン膜である。この場合、前記上部プラグ２６０は前記半導体スペーサ１６５及び前記半導体胴体部１７５とＰＮ接合を構成する。
前記上部配線２７０の各々は前記上部プラグ２６０を通じて前記半導体スペーサ１６５及び前記半導体胴体部１７５に電気的に接続され、前記水平構造体ＨＳを横切るように形成される。ＮＡＮＤフラッシュメモリーのための実施形態によれば、前記上部配線２７０は複数のセルストリングの一端に接続するビットラインとして用いる。
［方法−第２実施形態］
【００５４】
図１２〜図２１は、本発明の第２実施形態に係る３次元半導体装置の製造方法を説明するための斜視図である。便宜上、上述の第１実施形態と実質的に同一の技術的特徴の説明は省略する。
図１及び図１２を参照すれば、前記鋳型構造体１００を貫通する開口部１０６を形成する。この実施形態によれば、前記開口部１０６は、ｘｙ平面及びｘｚ平面上に投影される断面の縦横比が少なくとも５以上の六面体形状の部分を含むことができる。即ち、前記開口部１０６のｙ及びｚ方向の長さはそれのｘ方向の長さより５倍以上大きい形状である。
【００５５】
図１３を参照すれば、前記開口部１０６の各々の内壁を順に覆う予備垂直パターン１５４及び予備半導体スペーサ１６４を形成する。この段階は前記開口部１０６の内壁を順に覆う垂直膜及び第１半導体膜を形成した後、前記第１半導体膜を異方性エッチングして前記開口部１０６の底で前記基板１０の上部面を露出させる段階を含む。前記第１半導体膜を異方性エッチングする段階での過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、図示したように、前記予備半導体スペーサ１６４のエッチングによって露出される前記基板１０の上部面はリセスされる。
一方、上述の実施形態のように、前記垂直膜は１つの薄膜又は複数の薄膜で構成することができ、以後、図３６〜図４３を参照して詳細に説明するように、本発明の実施形態は前記垂直膜を構成する薄膜の種類によって多様に分類できる。
【００５６】
図１４及び図１５を参照すれば、前記予備垂直パターン１５４が形成された結果物上に第２半導体膜１７０及びストリング定義マスク１８２を順に形成する。前記第２半導体膜１７０は例えば原子層蒸着（ＡＬＤ）又は化学的気相蒸着（ＣＶＤ）技術のうちの１つを用いて形成される多結晶シリコン膜であり、前記ストリング定義マスク１８２は、ＳＯＧ技術を利用して形成される絶縁性物質、及びシリコン酸化膜のうちの双方又は一方からなる。
前記ストリング定義マスク１８２を形成する段階は前記第２半導体膜１７０が形成された結果物上に前記開口部１０６を満たすストリング分離膜を形成した後、前記開口部１０６を横切るように前記ストリング分離膜をパターニングする段階を含む。前記ストリング分離膜をパターニングする段階は前記第２半導体膜１７０に対してエッチング選択性を有するエッチングレシピを用いて前記ストリング分離膜を異方性エッチングする段階を含む。一実施形態によれば、前記ストリング分離膜をパターニングする段階は前記開口部１０６の底で前記第２半導体膜１７０を露出するように実施する。
【００５７】
これによって、前記ストリング定義マスク１８２の各々は前記開口部１０６の上部を横切る上部パターン１８２ａ及び前記上部パターン１８２ａから下に延長されて前記開口部１０６を部分的に満たす延長パターン１８２ｂを有する。前記延長パターン１８２ｂの間で前記第２半導体膜１７０の表面は露出する。即ち、前記延長パターン１８２ｂはその間に位置する前記第２半導体膜１７０の側壁及び底面を露出するように形成される。
図１６を参照すれば、前記ストリング定義マスク１８２をエッチングマスクとして用いて、前記第２半導体膜１７０及び前記予備半導体スペーサ１６４を順にパターニングする。このパターニング段階は前記予備垂直パターン１５４に対してエッチング選択性を有するエッチングレシピを用いて前記第２半導体膜１７０及び前記予備半導体スペーサ１６４を等方的にエッチングする段階を含む。
【００５８】
一実施形態によれば、前記パターニング段階の間、前記予備垂直パターン１５４が共にエッチングされて、前記鋳型構造体１００の側壁が露出される。この場合、前記予備垂直パターン１５４は水平的に分離されて２次元的に配列された垂直パターン１５５を形成し、前記予備半導体スペーサ１６４は水平的に分離されて２次元的に配列される半導体スペーサ１６５を形成する。
即ち、前記ストリング定義マスク１８２と前記鋳型構造体１００との間には、前記基板１０上に２次元的に配列される垂直パターン１５５及び半導体スペーサ１６５が形成される。これに加えて、前記パターニング工程の結果として、前記第２半導体膜１７０も水平的に分離された第２半導体パターン１７４を形成する。前記第２半導体パターン１７４は図示したように、前記半導体スペーサ１６５と前記ストリング定義マスク１８２との間に介在する半導体胴体部１７５を含む。
【００５９】
他の実施形態によれば、前記第２半導体パターン１７４は前記パターニング工程によって分離されるが、前記予備垂直パターン１５４は前記開口部１０６の内壁に残存できる。即ち、前記パターニング工程は前記鋳型構造体１００の側壁を露出させないように実施できる。図２７はこのように変形された実施形態に係る最終結果物の一部分を示す斜視図である。前記垂直膜が複数の薄膜で構成される場合、前記開口部１０６の内壁には前記垂直膜又は前記予備垂直パターン１５４を構成する複数の薄膜のうちの一部が残存できる。
【００６０】
図１７及び図１８を参照すれば、前記ストリング定義マスク１８２の間の開口部１０６を満たすストリング分離膜ＩＳＯを形成した後、前記鋳型構造体１００を貫通しながら前記犠牲膜１３０及び前記絶縁膜１２０の側壁を露出させるトレンチ２００を形成する。
前記ストリング分離膜ＩＳＯは絶縁性物質のうちの少なくとも１つで形成する。また、前記ストリング分離膜ＩＳＯは前記ストリング定義マスク１８２と類似の形状で形成する。即ち、前記ストリング分離膜ＩＳＯの各々は前記開口部１０６を水平に横切る上部分離パターンＩＳＯａ及び前記上部分離パターンＩＳＯａから下方に延長されて前記開口部１０６を満たす延長部ＩＳＯｂ（図示せず）を有する。
【００６１】
前記トレンチ２００は、図９を参照して説明したように前記開口部１０５の間を横切って形成する第１実施形態の方法を利用して形成する。前記トレンチ２００によって前記第２半導体パターン１７４を構成する前記半導体胴体部１７５は互いに分離され、前記ストリング定義マスク１８２を構成する前記延長パターン１８２ｂは互いに分離される。これによって、前記半導体胴体部１７５は前記垂直パターン１５５及び半導体スペーサ１６５と同様に前記基板１０上に２次元的に配列される。
上述の構成によれば、１つの開口部１０６内には複数の垂直構造体ＶＳ及びこれらの間に配置される複数のストリング分離膜ＩＳＯを配置でき、前記垂直構造体ＶＳの各々は１つの前記半導体胴体部１７５、一対の前記垂直パターン１５５、及び一対の前記半導体スペーサ１６５を含む。一方、前記垂直構造体ＶＳは前記延長パターン１８２ｂをさらに含むこともできる。
【００６２】
続いて、図１９に示したように、前記露出された犠牲膜１３０を選択的に除去して前記絶縁膜１２０の間にリセス領域２１０を形成した後、図２０に示したように、前記リセス領域２１０を満たす水平構造体ＨＳを形成する。前記リセス領域２１０及び前記水平構造体ＨＳは図８及び図９を参照して説明した第１実施形態の方法を利用して形成する。これによって、前記水平構造体ＨＳは前記リセス領域２１０の内壁を覆う水平パターン２２０及び前記リセス領域２１０の残りの空間を満たす導電パターン２３０を含む。これに加えて、図２０に示したように、前記導電パターン２３０を形成した後、前記トレンチ２００を通じて露出された前記基板１０内に不純物領域２４０をさらに形成できる。
【００６３】
以後、図２１に示したように、前記トレンチ２００を満たす電極分離パターン２５０、前記垂直構造体ＶＳの各々に接続する上部プラグ２６０、及び前記上部プラグ２６０を接続する上部配線２７０を形成する。前記電極分離パターン２５０、前記上部プラグ２６０、及び前記上部配線２７０は図１０及び図１１を参照して説明した第１実施形態の方法を利用して形成する。
［３次元半導体装置］
【００６４】
以下に本発明の技術的思想に係る３次元半導体装置を図２２〜図２７を参照して説明する。図２２〜図２７においては、図面での複雑性を減らし、本発明の技術的思想を分かりやすくするために、３次元半導体装置を構成する要素の一部分は意図的に省略した。当業者ならば、省略された部分は図面に示した部分と前記説明された製造方法から容易に復元可能であるので、これに対する別途の説明は省略する。
また便宜上、前記説明された製造方法と重複する技術的特徴に対する説明は省略する。しかし、ここに説明される３次元半導体装置は上述の製造方法の変形又はそれと異なる製造方法を通じても製造できるので、上述の製造方法で説明された技術的特徴を全部又は完全に有する必要はない。
［構造−第１実施形態及びその変形例］
【００６５】
図２２は、本発明の第１実施形態に係る３次元半導体装置を説明するための斜視図であり、図２３及び図２４は、変形された第１実施形態に係る３次元半導体装置を説明するための斜視図である。
図２２を参照すれば、水平構造体ＨＳが基板１０上に３次元的に配列され、前記水平構造体ＨＳを垂直に貫通する垂直構造体ＶＳが前記基板１０上に２次元的に配列される。
前記水平構造体ＨＳの各々は導電パターン２３０及び水平パターン２２０を含む。前記導電パターン２３０は、その長軸が前記基板１０の上部面（即ち、ｘｙ平面）に平行に配置される。また、前記導電パターン２３０の内部には、前記垂直構造体ＶＳによって貫通される複数の開口部１０５が形成される。前記水平パターン２２０は前記導電パターン２３０と前記垂直構造体ＶＳとの間に介在する。即ち、前記水平パターン２２０は前記導電パターン２３０の内側壁又は前記開口部１０５の側壁を覆う。これに加えて、この実施形態によれば、前記水平パターン２２０は前記開口部１０５から水平に延長されて前記導電パターン２３０の上部面及び下部面を覆う。
【００６６】
前記導電パターン２３０は例えばドーピングされたシリコン、金属物質、金属窒化膜又は金属シリサイドのうちの少なくとも１つを含む。例えば、前記導電パターン２３０はタンタル窒化膜又はタングステンを含む。前記水平パターン２２０は１つの薄膜又は複数の薄膜で構成する。一実施形態によれば、前記水平パターン２２０は、少なくとも電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられるブロッキング絶縁膜を含む。
【００６７】
前記垂直構造体ＶＳの各々は、前記基板１０の上部面に接続される半導体パターンＳＰ、及び、前記半導体パターンＳＰと前記水平構造体ＨＳとの間に介在する垂直パターン１５５を含む。一実施形態によれば、前記半導体パターンＳＰは半導体スペーサ１６５及び半導体胴体部１７５を含む。前記半導体スペーサ１６５は上部及び下部の入口がオープンされた円筒状を有し、前記半導体胴体部１７５は、前記半導体スペーサ１６５の内壁及び前記基板１０の上部面を覆うコップ形を有する。
前記半導体胴体部１７５は前記開口部１０５を完全に満たさない厚さで形成される場合、その内部にホール１０５ａを定義できる。第１の実施形態の場合と同様、前記ホール１０５ａを埋め立てパターン１８５によって満たすことができる。
【００６８】
前記垂直パターン１５５は上部及び下部の入口がオープンされた円筒状を有し、前記半導体スペーサ１６５の下に延長される底部を含む。前記垂直パターン１５５は、前記半導体パターンＳＰと前記水平構造体ＨＳとの間から垂直的に延長されて、図示したように、１つの半導体パターンＳＰの外壁の全体を覆い、前記１つの半導体パターンＳＰと一体（ｓｉｎｇｌｅ ｂｏｄｙ）になっている。
【００６９】
一実施形態によれば、前記半導体パターンＳＰは半導体物性を有する物質のうちの一つであり、これを構成する前記半導体スペーサ１６５及び前記半導体胴体部１７５の各々は例えば、多結晶シリコン、有機半導体膜及び炭素ナノ構造物のうちの一つである。前記垂直パターン１５５は１つの薄膜又は複数の薄膜で構成され、一実施形態によれば、前記垂直パターン１５５は、少なくとも電荷トラップ型不揮発性メモリートランジスタのメモリー要素として用いられるトンネル絶縁膜を含む。
【００７０】
一方、前記水平構造体ＨＳ及び前記垂直構造体ＶＳは、これらの間の局所的交差領域（ｌｏｃａｌｉｚｅｄ ｉｎｔｅｒｓｅｃｔｉｎｇ ｒｅｇｉｏｎｓ）（又は、チャンネル領域）、前記交差領域に垂直的に隣接した垂直隣接領域、及び前記交差領域に水平的に隣接した水平隣接領域を定義する。前記垂直隣接領域は前記水平構造体ＨＳの間に位置する前記垂直構造体ＶＳの側壁として定義することができ、前記水平隣接領域は前記垂直構造体ＶＳの間に位置する前記水平構造体ＨＳの表面として定義することができる。本発明の一側面によれば、前記水平パターン２２０及び前記垂直パターン１５５は前記交差領域に配置され、前記水平パターン２２０は前記水平隣接領域に延長され、前記垂直パターン１５５は前記垂直隣接領域に延長される。
【００７１】
図２３を参照すれば、前記半導体胴体部１７５は前記半導体スペーサ１６５が形成された開口部１０５を実質的に完全に満たすように形成される。一実施形態によれば、前記半導体胴体部１７５の内部にはボイドが形成される。
一方、前記半導体胴体部１７５又は前記半導体スペーサ１６５は、結晶構造変更段階（例えば、レーザーアニーリング段階を含むエピタキシャル技術）を経る（ｕｎｄｅｒｇｏ）ことで、化学気相蒸着を通じて形成される多結晶シリコンと異なる結晶構造を有し得る。例えば、前記半導体胴体部１７５又は前記半導体スペーサ１６５は、その下部領域とその上部領域が互いに異なるグレーンサイズ（ｇｒａｉｎ ｓｉｚｅ）を有するように形成できる。上述又は後述の実施形態に係る半導体胴体部１７５と半導体スペーサ１６５は、同一の、又は異なる結晶構造を有し得る。
【００７２】
図２４を参照すれば、前記垂直パターン１５５の長さは前記半導体スペーサ１６５の長さより短い。即ち、前記半導体スペーサ１６５の下方には、前記垂直パターン１５５の底面を定義するアンダーカット領域（ｕｎｄｅｒ−ｃｕｔ ｒｅｇｉｏｎ）７７が形成される。このような構造は、上述の図４を参照して説明したように、前記半導体スペーサ１６５をエッチングマスクとして用いて前記垂直パターン１５５の下部領域を等方的にエッチングする段階を通じて得られる。前記アンダーカット領域は前記半導体胴体部１７５によって満たされる。上述又は後述の実施形態に係る垂直構造体ＶＳは、前記アンダーカット領域と関わる上述と同一の構造を有し得る。
［構造−第２実施形態及びその変形例］
【００７３】
図２５は、本発明の第２実施形態に係る３次元半導体装置を説明するための斜視図であり、図２６及び図２７は、変形された第２実施形態に係る３次元半導体装置を説明するための斜視図である。便宜上、図２２〜図２４を参照して説明した第１実施形態に係る３次元半導体装置と重複する技術的特徴に対する説明は省略する。
図２５を参照すれば、水平構造体ＨＳが基板１０上に３次元的に配列され、前記水平構造体ＨＳの間には垂直構造体ＶＳが配置される。前記垂直構造体ＶＳは前記基板１０上に２次元的に配列され、前記水平構造体ＨＳの側壁に面するように配置される。
【００７４】
前記水平構造体ＨＳの各々は導電パターン２３０及び水平パターン２２０を含む。前記導電パターン２３０はその長軸が前記基板１０の上部面に平行なライン状である。前記水平パターン２２０は前記導電パターン２３０と前記垂直構造体ＶＳとの間に介在するだけではなく、水平に延長されて前記導電パターン２３０の上部面及び下部面を覆う。しかし、前記垂直構造体ＶＳから離隔された前記導電パターン２３０の一側壁は前記水平パターン２２０によって覆われない。即ち、ｘｚ平面上に投影される前記水平パターン２２０の断面は“コ”字形、又は９０度回転した“Ｕ”字形を有する。
【００７５】
前記垂直構造体ＶＳの各々は、前記基板１０の上部面に接続される半導体パターンＳＰ、及び、前記半導体パターンＳＰと前記水平構造体ＨＳとの間に介在する垂直パターン１５５を含む。一実施形態によれば、１つの垂直構造体ＶＳを構成する１つの半導体パターンＳＰは一対の半導体スペーサ１６５及びこれらの間に配置される１つの半導体胴体部１７５を含む。
【００７６】
前記半導体胴体部１７５は前記水平構造体ＨＳを垂直に横切る一対の側壁部及び前記側壁部の底面を接続する底部を含む。即ち、前記半導体胴体部１７５は馬蹄形の部分を含む。
前記半導体スペーサ１６５の各々は、前記半導体胴体部１７５の側壁部と前記垂直パターン１５５との間に介在する六面体（直方体）形の部分を含む。前記半導体胴体部１７５の側壁部及び前記半導体スペーサ１６５のｘ方向の厚さは水平方向に隣接する一対の導電パターン２３０の間の間隔より小さい場合がある。前記半導体胴体部１７５の側壁部の間には、図１５に示したように、ストリング定義マスク１８２の延長パターン１８２ｂが配置される。
【００７７】
前記垂直パターン１５５は例えば六面体形であるが、それのｘ方向の厚さは水平的に隣接する一対の導電パターン２３０の間の間隔より小さい場合がある。即ち、前記垂直パターン１５５は例えば長く延長されたプレート（ｅｌｏｎｇａｔｅｄ ｐｌａｔｅ）形態である。これに加えて、前記垂直パターン１５５は前記半導体スペーサ１６５の下方に水平方向に延長される底部をさらに含むことができ、図示したように、垂直的に、そして連続的に延長されて前記半導体スペーサ１６５の一側壁の全体を覆う。
図２６及び図２７を参照すれば、前記半導体胴体部１７５は前記半導体スペーサ１６５が形成された開口部１０５を実質的に完全に満たすように形成される。
ただし一実施形態によれば、前記半導体胴体部１７５の内部には不連続的境界面１７９又はボイドが形成される。
一方、図２３を参照して説明したように、前記半導体胴体部１７５又は前記半導体スペーサ１６５は結晶構造変更段階（例えば、レーザーアニーリング段階を含むエピタキシャル技術）を経ることで、化学的気相蒸着を通じて形成される多結晶シリコンと異なる結晶構造を有し得る。
【００７８】
図２７を参照すれば、前記垂直パターン１５５は、図１６を参照して説明したように、水平方向（ｙ方向）に延長される水平延長部１５５ｅを含むことができる。即ち、前記水平延長部１５５ｅは、水平方向（ｙ方向）に隣接する前記半導体胴体部１７５の間に配置されて前記ストリング分離膜ＩＳＯの側壁と接触できる。
一方、以下に図３６〜図４３を参照して説明するように、電荷トラップ型不揮発性メモリー装置に関する実施形態によれば、前記垂直パターン１５５はトンネル絶縁膜ＴＩＬ及び電荷格納膜ＣＬを含むことができ、追加的に示したように、キャッピング膜ＣＰＬをさらに含むこともできる。このような実施形態のうちの一部によると、前記水平延長部１５５ｅはトンネル絶縁膜ＴＩＬ及び電荷格納膜ＣＬを全部含むことができる。
このような実施形態のうちの他の一部によると、図２７に示したように、前記水平延長部１５５ｅは前記キャッピング膜ＣＰＬのみを含み、前記電荷格納膜ＣＬ及び前記トンネル絶縁膜ＴＩＬは前記ストリング分離膜ＩＳＯによって水平方向に分離される。このような分離は図１６を参照して説明した製造方法を通じて実現できる。
［情報格納膜］
【００７９】
本発明の技術的思想が電荷トラップ型不揮発性メモリー装置を実現するために用いられる場合、上述の実施形態での前記水平パターン２２０及び前記垂直パターン１５５はメモリーセルトランジスタの情報格納膜を構成できる。この場合、前記水平及び垂直パターン２２０、１５５の各々を構成する薄膜の数及び種類は多様であり、本発明の技術的思想はこのような多様性に基づいて様々な実施形態に分類できる。例えば、情報格納膜と関わる本発明の実施形態は下表１に示すように分類できる。
【表１】
【００８０】
本発明の技術的思想がフラッシュメモリーを実現するために用いられる場合、表１、そして図２８〜図４３に示したように、情報格納膜はトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＬ及び第１ブロッキング絶縁膜ＢＩＬ１を含む。一実施形態によれば、前記情報格納膜は前記第１ブロッキング絶縁膜ＢＩＬ１と前記導電パターン２３０との間に配置される第２ブロッキング絶縁膜ＢＩＬ２をさらに含む。これに加えて、前記情報格納膜は前記電荷格納膜ＣＬと前記第１ブロッキング絶縁膜ＢＩＬ１との間に介在するキャッピング膜ＣＰＬをさらに含み得る。前記情報格納膜を構成する膜は優れたステップカバレッジを提供する蒸着技術（例えば、化学気相蒸着又は原子層蒸着技術）を用いて形成できる。
【００８１】
表１、そして図２８〜図４３に示したように、前記垂直構造体ＶＳはトンネル絶縁膜ＴＩＬを少なくとも含み、前記水平構造体ＨＳは前記第１又は第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２のうちの少なくとも１つを含む。この時、一実施形態によれば、図２８、図２９、図３１、図３３〜図３７、図３９及び図４１〜図４３に示したように、前記垂直構造体ＶＳは前記電荷格納膜ＣＬを含む。また、他の実施形態によれば、図３０、図３２、図３８及び図４０に示したように、前記水平構造体ＨＳは前記電荷格納膜ＣＬを含む。
前記垂直構造体ＶＳが前記電荷格納膜ＣＬを含む場合、図２８、図３３〜図３６及び図４１〜図４３に示したように、前記垂直構造体ＶＳは前記キャッピング膜ＣＰＬをさらに含むことができる。しかし、図２９、図３１、図３７及び図３９に示したように、前記垂直構造体ＶＳと前記水平構造体ＨＳは、前記キャッピング膜ＣＰＬなしに直接接触することもできる。
【００８２】
一方、前記キャッピング膜ＣＰＬの側壁の厚さは不均一できる。例えば、前記リセス領域２１０を形成する間、前記水平構造体ＨＳに隣接する前記キャッピング膜ＣＰＬの側壁は水平方向にリセスされる（凹む）。この場合、図３３及び図４１に示したように、前記キャッピング膜ＣＰＬの厚さは前記水平構造体ＨＳに隣接する領域ａ（又はチャンネル領域）でよりも前記水平構造体ＨＳの間の領域ｂ（又は垂直隣接領域）でさらに厚い。又は、図３４及び図４２に示したように、前記キャッピング膜ＣＰＬは前記垂直隣接領域ｂに局所的に残存し、前記水平構造体ＨＳは前記チャンネル領域ａでは前記電荷格納膜ＣＬの側壁に直接接触する。しかし、図２８及び図３６に例示的に示したように、前記キャッピング膜ＣＰＬの側壁の厚さは実質的に均一な場合もある。
【００８３】
本発明の一実施形態によれば、図３１、図３２、図３５、図３９、図４０及び図４３に示したように、前記水平構造体ＨＳは前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２の双方を含む。
一方、物質の種類及び形成方法において、前記電荷格納膜ＣＬは、トラップサイトが豊かな一又は複数の絶縁膜、及びナノ粒子を含む一又は複数の絶縁膜の双方又は一方であり、例えば、化学気相蒸着又は原子層蒸着技術の双方又は一方を用いて形成する。例えば、前記電荷格納膜ＣＬはトラップ絶縁膜、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）電極、及び導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）の一部又は全部を含む。さらに具体的な例として、前記電荷格納膜ＣＬはシリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ窒化膜（Ｓｉ−ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＳｉ）、及び薄層化トラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の一部又は全部を含む。
【００８４】
前記トンネル絶縁膜ＴＩＬは前記電荷格納膜ＣＬより大きいバンドギャップを有する物質のうちの一つからなり、化学気相蒸着又は原子層蒸着技術の一方又は双方を用いて形成できる。例えば、前記トンネル絶縁膜ＴＩＬは上述の蒸着技術のうちの１つを用いて形成されるシリコン酸化膜である。これに加えて、前記トンネル絶縁膜ＴＩＬは蒸着工程の後に実施される所定の熱処理段階をさらに経ることができる。前記熱処理段階は例えば急速−熱−窒化工程（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ；ＲＴＮ）又は窒素又は酸素のうちの少なくとも１つを含む雰囲気で実施されるアニーリング工程である。
【００８５】
前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２は互いに異なる物質で形成でき、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２のうちの１つは前記トンネル絶縁膜ＴＩＬより小さく、前記電荷格納膜ＣＬより大きいバンドギャップを有する物質のうちの一つである。また、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２は化学気相蒸着又は原子層蒸着技術のうちの１つを用いて形成でき、これらのうちの少なくとも１つは湿式酸化工程を通じても形成できる。
一実施形態によれば、前記第１ブロッキング絶縁膜ＢＩＬ１はアルミニウム酸化膜及びハフニウム酸化膜などのような高誘電膜のうちの１つであり、前記第２ブロッキング絶縁膜ＢＩＬ２は前記第１ブロッキング絶縁膜ＢＩＬ１より小さい誘電常数を有する物質からなる。
他の実施形態によれば、前記第２ブロッキング絶縁膜ＢＩＬ２は高誘電膜のうちの１つであり、前記第１ブロッキング絶縁膜ＢＩＬ１は前記第２ブロッキング絶縁膜ＢＩＬ２より小さい誘電常数を有する物質からなる。
変形された実施形態によれば、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１及びＢＩＬ２に加えて、前記電荷格納膜ＣＬと前記導電パターン２３０との間に介在される少なくとも１つの追加的なブロッキング絶縁膜（図示せず）をさらに形成することができる。
【００８６】
前記キャッピング膜ＣＰＬは前記電荷格納膜ＣＬ及び前記犠牲膜１３０の双方又は一方に対してエッチング選択性を提供できる物質である。例えば、前記犠牲膜１３０がシリコン窒化膜の場合、前記キャッピング膜ＣＰＬはシリコン酸化膜である。この場合、前記リセス領域２１０を形成するための前記犠牲膜１３０の除去工程において、前記キャッピング膜ＣＰＬは前記電荷格納膜ＣＬのエッチング損傷を防止するエッチング停止膜として機能する。一方、図２８、図３３、図３５、図３６、図４１及び図４３に示したように、前記キャッピング膜ＣＰＬが前記導電パターン２３０と前記電荷格納膜ＣＬとの間に残存する場合、前記キャッピング膜ＣＰＬは前記電荷格納膜ＣＬに格納される電荷の漏出（例えば、バックトンネリング；ｂａｃｋ−ｔｕｎｎｅｌｉｎｇ）の防止に寄与する物質で形成する。例えば、前記キャッピング膜ＣＰＬはシリコン酸化膜及び高誘電膜のうちの一つである。
［変形された実施形態］
【００８７】
図４４〜図４６は、変形された実施形態に係る３次元半導体装置を説明するための断面図である。
図４４〜図４６を参照すれば、前記上部配線２７０と前記水平構造体ＨＳとの間に、少なくとも一層の上部選択ラインＵＳＬを形成する。前記上部選択ラインＵＳＬは、前記上部配線２７０及び前記半導体パターンＳＰを経由する電流の流れを制御する上部選択トランジスタのゲート電極として用いる。前記上部選択トランジスタはＭＯＳ電界効果トランジスタになり、この場合、図示したように、前記上部選択ラインＵＳＬと前記半導体パターンＳＰとの間には上部ゲート絶縁膜ＵＧＩを介在する。前記電流の流れの制御のために、前記上部選択ラインＵＳＬは前記上部配線２７０と交差する方向（例えば、前記水平構造体ＨＳ又は前記導電パターン２３０と平行な方向）に形成することができる。
【００８８】
一実施形態によれば、前記上部選択ラインＵＳＬは前記水平構造体ＨＳを構成する導電パターン２３０と異なる工程を利用して形成する。他の一実施形態によれば、前記上部選択ラインＵＳＬと前記導電パターン２３０は同一の工程を利用して形成することによって、実質的に同一の物質で形成する。
また、一実施形態によれば、前記上部ゲート絶縁膜ＵＧＩは前記水平パターン２２０及び前記垂直パターン１５５のうちの１つと同じ工程を利用して形成することによって、これらのうちの１つと実質的に同じ物質及び同じ厚さで形成する。
又は、前記上部ゲート絶縁膜ＵＧＩは前記水平パターン２２０及び前記垂直パターン１５５の一方又は双方を構成するのと同一の薄膜を含む。
他の実施形態によれば、前記上部ゲート絶縁膜ＵＧＩは前記水平パターン２２０及び前記垂直パターン１５５とは異なる製造工程を通じて独立的に形成する。
【００８９】
図４５及び図４６に示したように、前記上部配線２７０と前記半導体パターンＳＰとの間には上部半導体パターンＵＳＰを介在し、前記上部選択ラインＵＳＬは前記上部半導体パターンＵＳＰの周りに形成する。一実施形態によれば、前記上部半導体パターンＵＳＰは前記半導体パターンＳＰと同じ導電型である。これに加えて、前記上部半導体パターンＵＳＰと前記上部プラグ２６０との間にパッドＰＡＤをさらに形成できる。
図４５及び図４６に示したように、前記基板１０と前記水平構造体ＨＳとの間に、少なくとも一層の下部選択ラインＬＳＬを形成する。図４６に示したように、前記基板１０と前記半導体パターンＳＰとの間には下部半導体パターンＬＳＰを介在し、前記下部選択ラインＬＳＬは前記下部半導体パターンＬＳＰの周りに形成する。前記下部選択ラインＬＳＬは、前記不純物領域２４０及び前記半導体パターンＳＰを経由する電流の流れを制御する下部選択トランジスタのゲート電極として用いる。前記下部選択ラインＬＳＬと前記下部半導体パターンＬＳＰとの間には下部ゲート絶縁膜（又は下部ゲート絶縁膜）ＬＧＩを介在する。
【００９０】
図４７及び図４８は、他の変形された実施形態に係る３次元半導体装置を説明するための斜視図である。図４７及び図４８は、図２２及び図２５を各々参照して説明した３次元半導体装置の変形を説明するための斜視図である。
図４７及び図４８を参照すれば、図１０及び図２１における電極分離パターン２５０の代わりに、前記トレンチ２００内に前記不純物領域２４０に接続する垂直導電板２５５（ｖｅｒｔｉｃａｌ ｃｏｎｄｕｃｔｉｖｅ ｐｌａｔｅ）を形成し、前記垂直導電板２５５と前記導電パターン２３０との間の電気的分離のために、前記トレンチ２００の側壁にトレンチスペーサ２４５をさらに形成する。
前記垂直導電板２５５は導電性物質（例えば、タングステンのような金属性物質のうちの少なくとも１つ）で形成し、前記不純物領域２４０と前記垂直導電板２５５との間にはバリア金属膜（例えば、金属窒化物：図示せず）又はシリサイド膜（図示せず）をさらに形成する。前記トレンチスペーサ２４５は絶縁性物質のうちの１つ（例えば、シリコン酸化膜）である。
【００９１】
前記垂直導電板２５５及び前記トレンチスペーサ２４５は、図９又は図２０を参照して説明した前記不純物領域２４０の形成段階の以後に形成する。より具体的に、前記トレンチスペーサ２４５は前記トレンチ２００の内壁をコンフォーマルに覆う絶縁膜を形成した後、これを異方性エッチングして前記不純物領域２４０の上部面を露出させることによって形成する。また、前記垂直導電板２５５は前記トレンチスペーサ２４５が形成された前記トレンチ２００を下部導電膜で満たした後、これを平坦化エッチングすることによって形成する。
前記垂直導電板２５５及び前記トレンチスペーサ２４５は前記導電パターン２３０を垂直に貫通するだけではなく、前記半導体パターンＳＰを水平に横切るように形成する。一実施形態によれば、前記垂直導電板２５５の厚さ（即ち、ｚ方向長さ）及び長さ（即ち、ｙ方向長さ）は前記トレンチ２００のそれらと実質的に同一である。
【００９２】
前記垂直導電板２５５は前記不純物領域２４０より低い比抵抗を有して前記不純物領域２４０に接続されるので、前記不純物領域２４０を経由する電気的信号の伝達速度の向上に寄与できる。また、前記垂直導電板２５５の上部面が前記導電パターン２３０のうちの最上部層の上部面より高く位置するので、前記不純物領域２４０への電気的接続のための配線形成工程での技術的困難を軽減できる。これに加えて、前記垂直導電板２５５は前記導電パターン２３０の間で遮蔽膜として機能できるので、水平的に隣接する導電パターン２３０の間の容量性カップリング（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）を減少できる。その結果、プログラム及び読み出し動作での撹乱（ｄｉｓｔｕｒｂａｎｃｅ）問題を軽減できる。
【００９３】
パンチ−アンド−プラグ（ｐｕｎｃｈ−ａｎｄ−ｐｌｕｇ）技術は、メモリー要素として電荷格納膜を具備するフラッシュメモリー装置を３次元的に実現するために用いられる。この場合、前記情報格納のための膜と活性領域として用いられる半導体プラグとの間の形成順序によって、前記パンチ−アンド−プラグ技術は前記情報格納膜が前記半導体プラグより先に形成される格納所優先方式（ｓｔｏｒａｇｅ−ｆｉｒｓｔ ｗａｙ）と前記半導体プラグが前記情報格納膜より先に形成されるプラグ優先方式（ｐｌｕｇ−ｆｉｒｓｔ ｗａｙ）に区分される。
例えば、前記格納所優先方式の場合、メモリー要素として用いられる前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ、及び前記ブロッキング絶縁膜ＢＩＬが全部前記開口部１０５の内壁を覆うように形成する。これと異なり、前記プラグ優先方式の場合、メモリー要素として用いられる前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ、及び前記ブロッキング絶縁膜ＢＩＬが全部前記導電パターン２３０の表面を覆うように形成する。
【００９４】
一般には前記格納所優先方式によれば、前記開口部１０５の形成段階が前記ワードラインＷＬの蒸着段階の以後に実施される。この場合、前記開口部１０５の形成工程での困難のため、前記格納所優先方式によるワードラインＷＬは、金属に比較して比抵抗が相対的に高い、ドーピングされた多結晶シリコンで形成される。
これと異なり、本発明の実施形態によれば、図９又は図２０を参照して説明したように、前記ワードラインＷＬ（即ち、前記導電パターン２３０）は前記開口部１０５を形成した後に形成される。これによって、本発明に係る実施形態の場合、前記導電パターン２３０は一般の前記格納所優先方式での制約に拘束されないので、金属性物質で形成できる。
【００９５】
一方、一般には前記プラグ優先方式によれば、リセス領域２１０が絶縁膜１２０の間に形成された後、前記メモリー要素及び前記導電パターン２３０を構成する膜が前記リセス領域２１０の内壁に順に蒸着される。この場合、前記メモリー要素を構成する膜の全部（即ち、トンネル絶縁膜ＴＩＬ、電荷格納膜ＣＬ及びブロッキング絶縁膜ＢＩＬ）が前記リセス領域２１０を満たすので、前記導電パターン２３０の厚さは前記リセス領域２１０の厚さより減少する。このような厚さの減少は前記導電パターン２３０の間の垂直的距離の増加又は前記導電パターン２３０の抵抗の増加のような技術的問題を誘発し、このような問題は集積度の増加と共に悪化する。
これと異なり、本発明の実施形態によれば、前記メモリー要素を構成する膜の一部（即ち、前記水平パターン２２０）が前記リセス領域２１０を満たすので、前記プラグ優先方式での技術的困難は抑制可能である。
［情報格納膜と関わる変形例］
【００９６】
情報格納膜に関して、本発明の技術的思想に基づいた様々な実施形態を表１、そして図２８〜図４３を参照して説明した。これら実施形態によれば、前記情報格納膜に含まれた薄膜の各々は前記垂直構造体ＶＳ又は前記水平構造体ＨＳの一部分を構成する。しかし、図４９〜図５４を参照して説明する本発明の技術的思想に基づいた他の実施形態によれば、前記垂直構造体ＶＳに含まれる少なくとも１つの薄膜及び前記水平構造体ＨＳに含まれる少なくとも１つの薄膜が同一の機能を提供する（以下、このような薄膜を“交差構造体ＣＳ”という。）。
言いかえれば、前記情報格納膜を構成する少なくとも２つの薄膜（即ち、交差構造体ＣＳ）は上述の格納所優先方式及びプラグ優先方式によって各々形成されるが、これらは電荷が格納される電荷格納要素、トンネリング現象が発生するように構成されるトンネリング要素、電荷のバックトンネリングを防止するように構成されるブロッキング要素のうちのいずれか１つに要請される物性を共通的に有する。
【００９７】
より具体的に、図４９及び図５０は、前記電荷格納要素が前記交差構造体ＣＳとして実現される変形された実施形態を例示的に説明するための断面図であり、図５１及び図５２は、前記ブロッキング要素が前記交差構造体ＣＳとして実現される他の変形された実施形態を例示的に説明するための断面図であり、図５３及び図５４は、前記トンネリング要素が前記交差構造体ＣＳとして実現されるまた他の変形された実施形態を例示的に説明するための断面図である。
【００９８】
図４９及び図５０を参照すれば、垂直構造体ＶＳ及び水平構造体ＨＳは各々第１電荷格納膜ＣＬ１及び第２電荷格納膜ＣＬ２を含み、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２は全部上述の電荷格納のための物性を有する物質を含む。即ち、製造方法の側面において、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２は各々格納所優先方式及びプラグ優先方式を通じて形成され、物性の側面において、これらは前記トンネル絶縁膜ＴＩＬ及び前記ブロッキング絶縁膜ＢＩＬより小さいバンドギャップを有し且つシリコン酸化物より高いトラップ密度を有する物質で形成する。
【００９９】
一側面によれば、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２は、前記交差構造体ＣＳの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも１つが実質的に同一である。しかし、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２が完全に同一の化学的組成又は電気的特性を有する必要はない。例えば、前記第１電荷格納膜ＣＬ１を構成する原子のうちで最も大きい含量を有する２種類の原子は、種類としては、前記第２電荷格納膜ＣＬ２のそれらと同一であるが、２種類の原子の含量比は前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２で同じである必要はない。より具体的に、前記第１及び第２電荷格納膜ＣＬ１、ＣＬ２はシリコンと窒素原子とを含むシリコン窒化膜であるが、シリコンと窒素の含量比は第１及び第２電荷格納膜ＣＬ１、ＣＬ２で互いに異なることができる。
【０１００】
図５１及び図５２を参照すれば、垂直構造体ＶＳ及び水平構造体ＨＳは各々第１ブロッキング絶縁膜ＢＩＬ１及び第２ブロッキング絶縁膜ＢＩＬ２を含み、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２は全部上述のブロッキング要素のための物性を有する物質を含むことができる。即ち、製造方法の側面において、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２は各々格納所優先方式及びプラグ優先方式を通じて形成することができ、物性の側面において、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２のうちの１つは前記トンネル絶縁膜ＴＩＬより小さく、前記電荷格納膜ＣＬより大きいバンドギャップを有する物質のうちの一つである。
【０１０１】
一側面によれば、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２は、前記交差構造体ＣＳの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも１つが実質的に同一である。しかし、前記第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２が完全に同一の化学的組成又は電気的特性を有する必要はない。
例えば、前記第１ブロッキング絶縁膜ＢＩＬ１はアルミニウム酸化膜及びハフニウム酸化膜などのような高誘電膜のうちの１つであり、前記第２ブロッキング絶縁膜ＢＩＬ２は前記第１ブロッキング絶縁膜ＢＩＬ１より小さい誘電常数を有する物質であってもよく、逆に、前記第２ブロッキング絶縁膜ＢＩＬ２は高誘電膜のうちの１つであり、前記第１ブロッキング絶縁膜ＢＩＬ１は前記第２ブロッキング絶縁膜ＢＩＬ２より小さい誘電常数を有する物質であってもよい。
【０１０２】
図５３及び図５４を参照すれば、垂直構造体ＶＳ及び水平構造体ＨＳは各々第１トンネル絶縁膜ＴＩＬ１及び第２トンネル絶縁膜ＴＩＬ２を含み、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は全部上述のトンネリング要素のための物性を有する物質を含む。即ち、製造方法の側面において、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は各々格納所優先方式及びプラグ優先方式を通じて形成され、物性の側面において、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２のうちの１つは前記電荷格納膜ＣＬより大きいバンドギャップを有する物質からなる。
【０１０３】
一側面によれば、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は、前記交差構造体ＣＳの定義から要求される同一の機能を提供するために、化学的組成及び電気的特性のうちの少なくとも１つが実質的に同一である。しかし、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２が完全に同一の化学的組成又は電気的特性を有する必要はない。これに加えて、変形された実施形態によれば、前記第１及び第２トンネル絶縁膜ＴＩＬ１、ＴＩＬ２は互いに異なる化学的組成を有する薄膜で構成できる。
【０１０４】
一方、本発明の一側面によれば、上記図４９、図５１及び図５３に示したように、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間には、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの部分が残存できる。この場合、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間で測定した前記交差構造体ＣＳの厚さＳ１は前記導電パターン２３０の上部及び下部で測定した前記交差構造体ＣＳの厚さＳ２より大きい。このような特徴（即ち、Ｓ１＞Ｓ２）を有するように形成された交差構造体ＣＳの３次元的形状は図５５及び図５６に例示的に示している。図５５は、図１〜図１１を参照して説明した製造方法による交差構造体ＣＳを例示的に示す斜視図であり、図５６は、図１２〜図２１を参照して説明した製造方法による交差構造体ＣＳを例示的に示す斜視図である。
【０１０５】
本発明の他の側面によれば、図５０、図５２及び図５４に示したように、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間で、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの部分は除去される。即ち、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの部分は、垂直方向の位置において、前記導電パターン２３０の間に局所的に残存する。この場合、前記導電パターン２３０と前記半導体パターンＳＰの側壁との間で測定した前記交差構造体ＣＳの厚さＳ１は、前記導電パターン２３０の上部及び下部で測定される前記交差構造体ＣＳの厚さＳ２と実質的に同一である。
一方、前記垂直構造体ＶＳを構成する前記交差構造体ＣＳの厚さＳ３は前記水平構造体ＨＳを構成する前記交差構造体ＣＳの厚さＳ２と異なる。一実施形態によれば、厚さＳ２は厚さＳ３より大きく、他の実施形態によれば、厚さＳ２は厚さＳ３より小さい。本発明のまた他の実施形態によれば、厚さＳ２と厚さＳ３は実質的に同一である。
［ストリングの下部構造］
【０１０６】
図５７〜図６６は、図４６を参照して説明した３次元半導体装置を製造する方法及びその変形を説明するための断面図である。より具体的に、図５７〜図６１、図６２〜図６４、そして図６５〜図６６は各々図４６を参照して説明した３次元半導体装置を製造する方法に関する第１、第２及び第３実施形態を説明するための断面図である。
図５７を参照すれば、基板１０上に下部鋳型構造体１０１を形成した後、これを貫通する選択活性パターン（ＳＡＰ、ｓｅｌｅｃｔｉｏｎ ａｃｔｉｖｅ ｐａｔｔｅｒｎ）を形成する。次に、前記選択活性パターンＳＡＰが形成された結果物上に、上部鋳型構造体１０２を形成する。前記下部及び上部鋳型構造体１０１、１０２の各々は図１を参照して説明した実施形態の鋳型構造体１００の形成のための製造方法を利用して形成し、このような変形は当業者が容易に実行できるので、別途の説明は省略する。前記下部及び上部鋳型構造体１０１、１０２は合わせて、この実施形態での鋳型構造体１００を構成する。
【０１０７】
前記下部鋳型構造体１０１及び前記上部鋳型構造体１０２の各々は、図示したように、交互に、そして繰り返して積層された絶縁膜１２０及び犠牲膜１３０を含む。前記選択活性パターンＳＡＰを形成する段階は前記下部鋳型構造体１０１を貫通するホール又は開口部を形成した後、これを、半導体特性を有する物質（以下、半導体膜）で満たす段階を含む。
前記ホール及び開口部は図２及び図１２を参照して各々説明した実施形態と同一の形状及び配置を形成する。前記半導体膜は化学気相蒸着技術を用いて形成できる。この場合、前記下部鋳型構造体１０１の上部面が露出されるように前記半導体膜を平坦化する段階をさらに実施し、前記選択活性パターンＳＡＰは前記半導体膜が前記平坦化段階を通じてエッチングされることによって得られる結果物である。
【０１０８】
前記選択活性パターンＳＡＰは前記基板１０と同一の導電型の半導体又は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で形成する。例えば、前記基板１０がｐ型の導電型を有する半導体物質（例えば、シリコンウェーハ）の場合、前記選択活性パターンＳＡＰはｐ型又は真性半導体である。
一実施形態によれば、前記選択活性パターンＳＡＰは多結晶構造の半導体物質（例えば、多結晶シリコン）で形成する。しかし、他の実施形態によれば、前記半導体膜はエピタキシャル技術又はレーザー結晶化技術のうちの１つを利用して形成し、この場合、前記選択活性パターンＳＡＰは単結晶構造を有するか、又は化学気相蒸着技術の結果物より大きいグレーンサイズを有する多結晶構造を有する。一方、前記選択活性パターンＳＡＰのための物質はシリコンであるが、これに限定されない。例えば、炭素ナノ構造物、有機半導体物質、及び化合物半導体を前記選択活性パターンＳＡＰのために用いることができる。
【０１０９】
図５８〜図６１を参照すれば、図５８に示したように、前記上部鋳型構造体１０２を貫通して前記選択活性パターンＳＡＰに接触する垂直構造体ＶＳを形成した後、図５９に示したように、前記鋳型構造体１００を貫通するトレンチ２００を形成する。次に、図６０に示したように、前記トレンチ２００によってその側壁が露出された前記犠牲膜１３０を選択的に除去することで、前記垂直構造体ＶＳ及び前記選択活性パターンＳＡＰの側壁を露出させるリセス領域２１０を形成した後、図６１に示したように、前記リセス領域２１０を満たす水平構造体ＨＳを形成する。
【０１１０】
前記垂直構造体ＶＳ及び前記水平構造体ＨＳを形成する段階は図１〜図１１を参照して説明した第１実施形態又は図１２〜図２１を参照して説明した第２実施形態に係る３次元半導体装置の製造方法を利用する。この場合、前記垂直構造体ＶＳは図示したように、垂直パターン１５５、半導体スペーサ１６５、半導体胴体部１７５、及び埋め立てパターン１８５を含み、前記水平構造体ＨＳは前記リセス領域２１０の内壁を覆う水平パターン２２０及び前記リセス領域２１０の残り空間を満たす導電パターン２３０を含む。図１〜図４３を参照して説明した前記垂直パターン１５５及び前記水平パターン２２０と関わる技術的特徴はこの実施形態に係る３次元半導体装置も同一に有することができる。
この実施形態によれば、前記半導体膜、そしてその結果物として前記選択活性パターンＳＡＰは前記ホール又は前記開口部を満たすように形成でき、その結果として、前記選択活性パターンＳＡＰは図示したように、実質的に長方形断面を有する。一方、前記ホール又は前記開口部の側壁が前記基板１０の上部面に垂直ではない場合、前記選択活性パターンＳＡＰは実質的に台形断面を有する。
【０１１１】
これに加えて、本発明の変形された実施形態によれば、図６１に示したように、前記半導体胴体部１７５の下部領域の一部は前記選択活性パターンＳＡＰの上部に延伸される。この場合、前記半導体胴体部１７５の下部に位置する前記選択活性パターンＳＡＰは長方形又は台形断面を有する。このような構造は前記半導体胴体部１７５形成のための過程における過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果である。
【０１１２】
図６２〜図６６を参照すれば、前記選択活性パターンＳＡＰは前記ホール又は前記開口部の内側壁を覆う側壁部及び前記基板１０の上部面に接触する底部を含む。一実施形態によれば、前記選択活性パターンＳＡＰの側壁部及び底部はコンフォーマルな厚さで形成され、前記選択活性パターンＳＡＰは図６２〜図６６に示したようにＵ字形の断面を有する。
図４６を参照して説明した３次元半導体装置を製造する方法に関する第２実施形態によれば、図６３に示したように、前記リセス領域２１０を形成した後、前記選択活性パターンＳＡＰの露出された側壁に選択的に選択ゲート絶縁膜ＬＧＩを形成し、図６４に示したように、前記リセス領域２１０を満たす導電パターン２３０及び不純物領域２４０を形成する。この実施形態によれば、前記垂直パターン１５５はトンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜を全部含む。しかし、変形された実施形態によれば、前記導電パターン２３０を形成する前に、前記リセス領域２１０の内壁を覆う絶縁性薄膜を形成する段階をさらに含む。前記絶縁性薄膜は前記ブロッキング絶縁膜の一部として用いることができる。
【０１１３】
一実施形態によれば、前記選択ゲート絶縁膜ＬＧＩは酸素原子を含むガス雰囲気で前記選択活性パターンＳＡＰの露出された側壁を選択的に酸化させる熱処理工程ＴＴ１を通じて形成する。この場合、前記選択ゲート絶縁膜ＬＧＩは熱酸化膜であり、前記選択活性パターンＳＡＰの露出された側壁及び前記トレンチ２００によって露出された前記基板１０の上部面に局所的に形成する。
蒸着工程と異なり、熱酸化工程の場合、前記熱酸化膜は供給される酸素原子と前記選択活性パターンＳＡＰを構成するシリコン原子の反応を通じて形成されるので、前記選択活性パターンＳＡＰの表面に位置するシリコン原子を消耗し、その結果として、図６７に示したように、前記選択ゲート絶縁膜ＬＧＩ又は前記導電パターン２３０の上部又は下部での前記選択活性パターンＳＡＰの厚さＷ１は前記選択ゲート絶縁膜ＬＧＩの周辺での前記選択活性パターンＳＡＰの厚さＷ２より大きくなる。
【０１１４】
上述のように、前記選択ゲート絶縁膜ＬＧＩを形成する間、酸素原子を含むガス雰囲気で前記熱処理工程ＴＴ１が進行する。それにも拘らず、この段階で前記垂直構造体ＶＳの露出された表面はシリコン膜ではなく、絶縁性物質で構成される垂直パターン１５５である。これによって、前記選択ゲート絶縁膜ＬＧＩは前記垂直構造体ＶＳの側壁では実質的に形成されない。
【０１１５】
図４６を参照して説明した３次元半導体装置を製造する方法に関する第３実施形態によれば、図６５に示したように、前記上部鋳型構造体１０２を形成する前に、選択トランジスタのゲートラインとして用いられる導電ライン１３５を先ず形成する。
より具体的に、この実施形態によれば、前記基板１０上に絶縁膜１２０及び導電膜を順に、そして交互に積層した後、これらを貫通するホール又は開口部を形成する。以後、前記ホール又は開口部を順に満たす選択ゲート絶縁膜ＬＧＩ及び選択活性パターンＳＡＰを形成する。前記上部鋳型構造体１０２は前記選択活性パターンＳＡＰが形成された結果物上に形成される。結果的に、この実施形態によれば、前記導電ライン１３５、前記選択ゲート絶縁膜ＬＧＩ、及び前記選択活性パターンＳＡＰは図４９を参照して説明した格納所優先方式を通じて形成することができる。
【０１１６】
一方、一実施形態によれば、前記導電ライン１３５は例えばドーピングされた多結晶シリコンである。この場合、前記下部選択ラインＬＳＬは図６６に示したように、多結晶シリコンの前記導電ライン１３５及び金属シリサイドパターン１３７を含むように形成する。例えば、前記リセス領域２１０を形成した後、前記リセス領域２１０及び前記トレンチ２００を完全に、又は部分的に満たす金属膜を形成し、前記金属膜と多結晶シリコンの前記導電ライン１３５を反応させるシリサイド形成工程を実施する。
この場合、前記導電ライン１３５の一部分はシリサイド化されて、前記金属シリサイドパターン１３７を形成する。これと異なり、前記上部鋳型構造体１０２のリセス領域２１０を満たす金属膜は反応せず金属膜で維持される。以後、前記トレンチ内に残存し、前記シリサイド形成工程に参加しない金属膜を除去する。図６６は前記金属膜を除去した後の結果物を例示的に示す。
【０１１７】
図６８及び図６９は、本発明の実施形態に係る３次元半導体装置を比較して説明するための断面図である。より具体的に、図６８及び図６９は各々図１〜図２１を参照して説明した３次元半導体装置での電流経路及び図４６又は図５７〜図６４を参照して説明した３次元半導体装置での電流経路を示す。
図６８に示したように、図１〜図２１を参照して説明した３次元半導体装置の場合、前記基板１０の上部面内に所定の深さで挿入された前記垂直パターン１５５が存在するため、前記不純物領域２４０を経由する電流経路Ｐ１が長くなる。
【０１１８】
これに加えて、前記電流経路Ｐ１の完成のためには前記基板１０内に反転領域（ｉｎｖｅｒｓｉｏｎ ｒｅｇｉｏｎ）が生成されることが要求されるが、前記垂直パターン１５５は前記反転領域の生成を妨害する。特に、前記反転領域は前記最下部導電パターン２３０に印加される電圧によって形成されるという点において、前記反転領域の抵抗は前記最下部導電パターン２３０からの直線距離が増加するほど幾何級数的に増加する。発明者のシミュレーションによれば、前記垂直パターン１５５が前記基板１０に挿入された深さが０ｎｍから７０ｎｍに増加する時、抵抗は急激に増加した。
これと異なり、図６９に示したように、前記選択活性パターンＳＡＰが前記垂直パターン１５５なしに前記基板１０上に延伸される場合には、電流経路Ｐ２が前記最下部導電パターン２３０に隣接して形成されるので、上述の電流経路が長くなること及び電気的抵抗の急増を予防することができる。
［アンダーカット領域の形成方法及びこれによる構造］
【０１１９】
前記アンダーカット領域７７が前記垂直パターン１５５の底面を定義する３次元半導体装置が図２４を参照して例示的に説明された。以下、前記アンダーカット領域７７を形成する方法及びこれによる３次元半導体装置の構造に関する本発明の実施形態を説明する。
一方、後述のアンダーカット領域７７の形成方法及びこれによる構造は、図２４に例示的に示した構造に限定的に適用されることではなく、上述の３次元半導体装置又はその変形を実現するために適用できる。それにもかかわらず、この分野で通常の知識を持つ者であれば、上述の実施形態の拡張的実現のために、後述の前記アンダーカット領域７７に関する技術的思想を容易に適用することができるので、このような拡張的実現のための説明は省略する。これに加えて、後述の製造方法の各々は図３〜図６又は図１３及び図１４を参照して説明した製造方法の段階に代わって適用することができ、これらを除いた他の段階は上述の実施形態の後続段階（例えば、図７〜図１１又は図１５〜図２１を参照して説明した段階）又はそれの変形に基づいて実行することができる。
【０１２０】
図７０〜図８３は、図２４を参照して説明した前記アンダーカット領域７７を形成する具体的な実施形態を示す断面図である。より具体的に、図７０〜図７３は前記アンダーカット領域７７を形成する第１実施形態を示し、図７４及び図７５は前記アンダーカット領域７７を形成する第２実施形態を示し、図７６〜図８１は前記アンダーカット領域７７を形成する第３実施形態を示し、図８２及び図８３は前記アンダーカット領域７７を形成する第４実施形態を示す。説明の便宜のために、第２〜第４実施形態に対する説明において、第１実施形態と重複される技術的特徴に対する説明は省略する。
【０１２１】
図７０を参照すれば、基板１０上に絶縁膜１２１及び犠牲膜１３１を含む鋳型構造体１００を形成し、前記鋳型構造体１００を貫通して前記基板１０の上部面を露出させる開口部１０５を形成した後、前記開口部１０５の内壁に垂直膜１５０及び第１半導体膜１６０を順に形成する。
前記鋳型構造体１００は図１を参照して説明した実施形態のそれと実質的に同一である。即ち、図示した絶縁膜１２１及び犠牲膜１３１は前記鋳型構造体１００の一部分を例示的に示し、前記鋳型構造体１００は図１のように、より多い絶縁膜及び犠牲膜を含むことができる。
【０１２２】
前記開口部１０５は図２に示したように、ホール形であるか、又は図１２に示したように、直方体形の部分を含むように形成する。この実施形態によれば、前記開口部１０５を形成する間、前記基板１０の上部面は所定の深さでリセスされる。この場合、前記開口部１０５の底面は前記絶縁膜１２１の底面が接する前記基板１０の最上部面より低い。前記基板１０のこのようなリセスは前記開口部１０５の安定的な形成のために要求される過度エッチング（ｏｖｅｒ−ｅｔｃｈｉｎｇ）の結果である。これに加えて、前記基板１０のこのようなリセスは前記垂直パターン１５５の構造的安全性の向上に寄与するので、意図的に実現する場合もある。
前記垂直膜１５０及び前記第１半導体膜１６０は前記開口部１０５の側壁及び底面を実質的にコンフォーマルに覆うように形成する。示したように、前記垂直膜１５０及び前記第１半導体膜１６０の蒸着厚さの和は前記開口部１０５の幅の半分より小さい場合がある。即ち、前記開口部１０５は前記垂直膜１５０及び前記第１半導体膜１６０によって完全に満たされない場合がある。
【０１２３】
前記垂直膜１５０及び前記第１半導体膜１６０は、図２８〜図４３を参照して説明した実施形態のうちのいずれか１つに開示された前記垂直構造体ＶＳを構成するように形成する。例えば、前記垂直膜１５０は図７０に示したように順に蒸着されるキャッピング膜ＣＰＬ、電荷格納膜ＣＬ、及びトンネル絶縁膜ＴＩＬを含み、、これら各々の物質又は物性は図２８〜図４３を参照して説明した実施形態と実質的に同一である。また、前記第１半導体膜１６０は、例えば多結晶シリコン膜である。
図７１を参照すれば、前記第１半導体膜１６０及び前記垂直膜１５０を異方性エッチングして前記開口部１０５の底で前記基板１０の上部面を露出させる貫通溝（ｐｅｎｅｔｒａｔｉｎｇ ｄｅｎｔ；ＰＤ）を形成する。前記貫通溝ＰＤを形成する段階は、図４を参照して説明したように、前記鋳型構造体１００をエッチングマスクとして用いるプラズマ乾式エッチングの方法で実施できる。
【０１２４】
前記第１半導体膜１６０に対する前記異方性エッチングの結果として、前記垂直パターン１５５の内側壁を覆う半導体スペーサ１６５が形成される。また、前記貫通溝ＰＤは前記開口部１０５の底面を覆う前記垂直膜１５０を貫通するように形成され、これによって前記貫通溝ＰＤによって露出される側壁を有する前記垂直パターン１５５が形成される。即ち、図７１を参照して説明した薄膜構造を有する実施形態の場合、前記キャッピング膜ＣＰＬ、前記電荷格納膜ＣＬ、及び前記トンネル絶縁膜ＴＩＬは前記開口部１０５の底の周辺で前記貫通溝ＰＤによって露出される側壁を有する。
図７２を参照すれば、前記露出された電荷格納膜ＣＬを等方的にエッチングして第１アンダーカット領域ＵＣ１を形成する。前記第１アンダーカット領域ＵＣ１は前記貫通溝ＰＤから延長されたギャップ領域になることができ、前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬの表面を部分的に露出させるように形成される。
一実施形態によれば、前記電荷格納膜ＣＬは例えばシリコン窒化膜である。この場合、前記第１アンダーカット領域ＵＣ１はリン酸を含むエッチング液を用いる湿式エッチング工程を通じて形成する。しかし、他の実施形態によれば、前記第１アンダーカット領域ＵＣ１は等方性乾式エッチングの方法を通じて形成できる。
【０１２５】
図７３を参照すれば、前記第１アンダーカット領域ＵＣ１によって露出される前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬを等方的にエッチングして第２アンダーカット領域を形成する。前記第２アンダーカット領域は、前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬによって各々覆われた前記開口部１０５を定義する前記基板１０の表面の一部、そして前記半導体スペーサ１６５の外側壁の下部領域及び底面を露出させるように形成され、前記第１アンダーカット領域ＵＣ１と共にアンダーカット領域７７を構成する。
前記第２アンダーカット領域を形成する段階は湿式エッチング又は等方的乾式エッチングの方法のうちの少なくとも１つを利用して実施する。前記湿式エッチング方法の場合、フッ化水素酸又は硫酸を含むエッチング液を用いる。
【０１２６】
次に、前記基板１０と前記半導体スペーサ１６５とを接続する第２半導体膜１７０を前記アンダーカット領域７７に形成する。前記第２半導体膜１７０は蒸着技術のうちの１つを用いて形成される半導体物質（例えば、多結晶シリコン）である。この場合、図示したように、前記第２半導体膜１７０は前記アンダーカット領域７７から延長されて前記半導体スペーサ１６５の内壁を覆う。これに加えて、このような蒸着工程の結果として、前記第２半導体膜１７０は前記アンダーカット領域７７内でシーム（ｓｅａｍ；８８）を有する場合がある。
【０１２７】
前記アンダーカット領域７７を形成する第２実施形態によれば、図７２を参照して説明した前記第１アンダーカット領域ＵＣ１を形成する段階は、図７４に示したように、前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬを等方的にエッチングする段階を含む。前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬは湿式エッチング又は等方的乾式方法のうちの少なくとも１つを利用して実施する。前記湿式エッチング方法の場合、フッ化水素酸又は硫酸を含むエッチング液を用いる。
この場合、図７５に示したように、前記電荷格納膜ＣＬの底面は前記キャッピング膜ＣＰＬ又は前記トンネル絶縁膜ＴＩＬのうちの少なくとも１つの底面より前記開口部１０５の底面からさらに遠く離隔する。これと異なり、図７２のように、前記電荷格納膜ＣＬを先ずエッチングする場合、図７３に示したように、前記キャッピング膜ＣＰＬ又は前記トンネル絶縁膜ＴＩＬのうちの少なくとも１つの底面は前記電荷格納膜ＣＬの底面より前記開口部１０５の底面からさらに遠く離隔する。
【０１２８】
前記アンダーカット領域７７を形成する第３実施形態によれば、図７６に示したように、前記第１半導体膜１６０を形成した後、前記開口部１０５内に保護膜スペーサＰＳを形成する段階をさらに実施する。前記保護膜スペーサＰＳは前記第１半導体膜１６０に対してエッチング選択性を有する物質で形成する。一実施形態によれば、前記保護膜スペーサＰＳは例えば原子層蒸着技術を用いて形成されるシリコン酸化膜又はシリコン窒化膜である。これに加えて、前記保護膜スペーサＰＳは前記開口部１０５幅の半分と前記垂直膜１５０及び前記第１半導体膜１６０の蒸着厚さの和の間の差の半分より薄い厚さで形成する。即ち、前記開口部１０５は前記保護膜スペーサＰＳによっても完全に満たされないようにする。
【０１２９】
以後、前記垂直膜１５０を構成する薄膜のうちの一部を貫通する貫通溝ＰＤを形成する。例えば、図７７に示したように、前記貫通溝ＰＤはその下に前記キャッピング膜ＣＰＬが残存するように形成する。次に、図７８に示したように、前記貫通溝ＰＤによって露出される前記半導体スペーサ１６５を等方的にエッチングして拡張されたアンダーカット領域ＵＣ０を形成し、図７９及び図８０に示したように、前記垂直膜１５０を等方的にエッチングして前記アンダーカット領域７７を完成する。
【０１３０】
図７９及び図８０は図７２を参照して説明した方法を適用した実施形態を例示的に示しているが、前記アンダーカット領域７７は図７０〜図７５を参照して説明した第１及び第２実施形態のうちの１つによる製造方法を利用して形成できる。これに加えて、前記保護膜スペーサＰＳは前記垂直膜１５０を等方的にエッチングする間に除去する。例えば、前記保護膜スペーサＰＳがシリコン窒化膜で形成される場合、図７２を参照して説明した前記電荷格納膜ＣＬをエッチングする段階で除去できる。又は前記保護膜スペーサＰＳがシリコン酸化膜で形成される場合、図７３を参照して説明した前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬをエッチングする段階で除去できる。
【０１３１】
一方、前記拡張されたアンダーカット領域ＵＣ０によって、前記垂直パターン１５５と前記半導体スペーサ１６５の底面との間の高さの差は図７３及び図７５を参照して説明した第１及び第２実施形態のそれより減少する。即ち、図８０に示したように、前記アンダーカット領域７７は図７３及び図７５を参照して説明した第１及び第２実施形態のそれより拡張される。前記アンダーカット領域７７の拡張は、前記第２半導体膜１７０が前記アンダーカット領域７７の内壁をコンフォーマルに覆うことをより容易にする。また、前記アンダーカット領域７７の拡張によって、前記アンダーカット領域７７内には前記第２半導体膜１７０によって完全に満たされないボイド（ｖｏｉｄ）８９が形成される。
【０１３２】
前記アンダーカット領域７７を形成する第４実施形態によれば、前記貫通溝ＰＤは前記垂直膜１５０を貫通して前記基板１０の上部面を露出するように形成する。この場合、図８１に示したように、前記貫通溝ＰＤによって露出された前記基板１０の上部面は前記拡張されたアンダーカット領域ＵＣ０を形成する間に共にエッチングされることによって、前記垂直パターン１５５の下には拡張された貫通溝ＰＤｅが形成される。上述の第３実施形態と同様に、前記第２半導体膜１７０内には前記ボイド８９が形成され、前記ボイド８９は前記アンダーカット領域７７に形成される上部ボイド８９ａ及び前記拡張された貫通溝ＰＤｅに形成される下部ボイド８９ｂを含む。変形された実施形態によれば、前記ボイド８９は絶縁性物質（例えば、シリコン酸化膜）で完全に又は部分的に満たすことができる。
【０１３３】
変形された実施形態によれば、前記第２半導体膜１７０を形成した後、前記半導体スペーサ１６５及び前記第２半導体膜１７０に対する再結晶化工程をさらに実施する。前記再結晶化工程によって前記半導体スペーサ１６５及び前記第２半導体膜１７０内の結晶欠陥の密度は減少する。
例えば、前記半導体スペーサ１６５及び前記第２半導体膜１７０が多結晶シリコンで形成される場合、前記再結晶化工程はこれらのグレーンサイズを増加するか、又はこれらの結晶構造を単結晶化する。前記再結晶化工程は熱処理技術、レーザーアニーリング技術及びエピタキシャル技術のうちの少なくとも１つを利用して実施できる。それにも拘らず、前記基板１０が単結晶ウェーハの場合、平均的に前記基板１０は前記半導体スペーサ１６５及び前記第２半導体膜１７０より少ない結晶欠陥を有する。
【０１３４】
図８３は、図７０〜図８２を参照して説明した３次元半導体装置での電流経路を示す断面図である。
図６８を参照して説明したように、図１〜図２１を参照して説明した３次元半導体装置の場合、前記基板１０の上部面内に所定の深さで挿入された前記垂直パターン１５５が存在するので、前記不純物領域２４０を経由する電流経路Ｐ１が長くなる。
これと異なり、図８３に示したように、前記第２半導体膜１７０（後で半導体胴体部１７５となる）は前記アンダーカット領域７７によって前記最下部導電パターン２３０に隣接して形成されているので、電流経路Ｐ２は図６８に示した電流経路Ｐ１に比較して前記最下部導電パターン２３０に隣接して実現する。これによって、この実施形態によれば、電流経路Ｐ１のように電流経路長の増大、及び電気的抵抗の急激な増加を予防できる。
［アンダーカット領域の形成方法及びこれによる構造］
【０１３５】
図８４〜図９０は、図２４を参照して説明した前記アンダーカット領域７７を形成する実施形態を例示的に示す断面図である。
上述の図２４を参照して前記垂直パターン１５５の底面が前記アンダーカット領域７７によって定義される３次元半導体装置を例示的に説明した。以下、前記アンダーカット領域７７を形成する方法及びこれによる３次元半導体装置の構造と関わる本発明の実施形態を説明する。
これから述べるアンダーカット領域７７の形成方法及びこれによる構造は、図２４に例示的に示した構造に限定的に適用されるものではなく、上述の様々な実施形態が開示する３次元半導体装置又はその変形を実現するために適用できる。それにも拘らず、この分野で通常の知識を持つ者であれば、上述の実施形態の拡張的実現のために、後述の前記アンダーカット領域７７に関する技術的思想を容易に適用できることは自明であろう。従って、このような拡張的実現のための別途の説明は省略する。
これに加えて、後述の製造方法の各々は図３〜図６又は図１３及び図１４を参照して説明した製造方法の段階に代わって適用でき、これらを除いた他の段階は上述の実施形態の後続段階（例えば、図７〜図１１又は図１５〜図２１を参照して説明した段階）又はそれの変形に基づいて実行できる。
【０１３６】
図８４を参照すれば、基板１０上に絶縁膜１２１及び犠牲膜１３１を含む鋳型構造体１００を形成し、前記鋳型構造体１００を貫通して前記基板１０の上部面を露出させる開口部１０５を形成した後、前記開口部１０５の内壁に垂直膜１５０及び第１半導体膜１６０を順に形成する。次に、前記第１半導体膜１６０の側壁に、前記開口部１０５の底で前記第１半導体膜１６０の上部面を露出させる保護膜スペーサＰＳを形成する。
【０１３７】
前記鋳型構造体１００は図１を参照して説明した実施形態のそれと実質的に同一である。即ち、図示した絶縁膜１２１及び犠牲膜１３１は前記鋳型構造体１００の一部分を例示的に示し、前記鋳型構造体１００は図１に示したように、さらに多くの絶縁膜及び犠牲膜を含み得る。
【０１３８】
前記開口部１０５は図２に示したように、ホール形であるか、又は図１２に示したように直方体形の部分を含むように形成する。この実施形態によれば、前記開口部１０５を形成する間、前記基板１０の上部面は所定の深さでリセスされる。この場合、前記開口部１０５の底面は前記絶縁膜１２１の底面が接する前記基板１０の最上部面より低くなる。前記基板１０のこのようなリセスは前記開口部１０５の安定的な形成のために要求される過度エッチング（ｏｖｅｒ−ｅｔｃｈｉｎｇ）の結果である。これに加えて、前記基板１０のこのようなリセスは前記垂直パターン１５５の構造的安定性の向上に寄与するので、意図的に実現する場合もある。
【０１３９】
前記垂直膜１５０及び前記第１半導体膜１６０は、前記開口部１０５の側壁及び底面を実質的にコンフォーマルに覆うように形成する。図示したように、前記垂直膜１５０及び前記第１半導体膜１６０の蒸着の厚さの和は前記開口部１０５の幅の半分より小さい。即ち、前記開口部１０５は前記垂直膜１５０及び前記第１半導体膜１６０によって完全には満たされない。
【０１４０】
前記垂直膜１５０及び前記第１半導体膜１６０は図２８〜図４３を参照して説明した実施形態のうちのいずれか１つに開示された前記垂直構造体ＶＳを構成するように形成する。例えば、前記垂直膜１５０は図８４に示したように順に蒸着されるキャッピング膜ＣＰＬ、電荷格納膜ＣＬ、及びトンネル絶縁膜ＴＩＬを含み、これら各々の物質又は物性は図２８〜図４３を参照して説明した実施形態と実質的に同一である。また、前記第１半導体膜１６０は例えば多結晶シリコン膜である。
【０１４１】
前記保護膜スペーサＰＳは前記第１半導体膜１６０に対してエッチング選択性を有する物質のうちの少なくとも１つを含む。例えば、前記保護膜スペーサＰＳはシリコン酸化膜又はシリコン窒化膜である。前記保護膜スペーサＰＳを形成する段階は前記第１半導体膜１６０が形成された結果物上に保護膜を形成した後、これを異方性エッチングして前記開口部１０５の底で前記第１半導体膜１６０の上部面を露出させる段階を含む。前記保護膜は化学気相蒸着技術又は原子層蒸着技術のうちのいずれか１つを利用して形成し、その厚さは前記第１半導体膜１６０によって定義されるギャップ領域の幅の半分より小さい。
【０１４２】
図８５〜図８８を参照すれば、前記第１半導体膜１６０及び前記垂直膜１５０を順にエッチングして、前記基板１０内に形成された前記開口部１０５の側壁の一部及び底面を露出させるアンダーカット領域７７を形成する。
前記アンダーカット領域７７を形成する段階は、図８５に示したように、前記第１半導体膜１６０をエッチングして前記トンネル絶縁膜ＴＩＬの表面を露出する予備アンダーカット領域ＵＣ０及びこれによって定義される下端部を有する半導体スペーサ１６５を形成する段階を含む。具体的に、この段階は前記保護膜スペーサＰＳをエッチングマスクとして用いて前記第１半導体膜１６０の下部領域を等方的にエッチングして実施する。
この実施形態によれば、前記第１半導体膜１６０はプラズマを使わない乾式エッチング方法を通じて等方的にエッチングされる。この時、等方的エッチング方法が適用されるので、点線に示したように、前記第１半導体膜１６０の露出される表面はエッチング過程の進行に従ってすべての方向に拡張される。その結果、前記半導体スペーサ１６５の底面は前記保護膜スペーサＰＳの底面より前記開口部１０５の底面からさらに遠く離隔する。また、前記半導体スペーサ１６５の底面は前記等方的エッチング方法によって曲面状を有すること呈する。
【０１４３】
前記等方的乾式エッチングの段階は例えば、（１）フッ素原子を含む第１ガス、（２）塩素原子を含む第２ガス、及び／又は（３）アルゴン、ヘリウム又は窒素のうちの少なくとも１つを含むキャリアガス、を用いて実施する。一実施形態によれば、前記第１ガスはＣＦ４又はＣＨＦ３のうちの少なくとも一つであり、前記第２ガスはＣｌ２である。他の実施形態によれば、前記第１ガスはＣＦ４、ＣＨＦ３、Ｃ２Ｆ６、ＣＣｌ２Ｆ２、ＣＨ２Ｆ２、ＮＦ３又はＳｉＦ４のうちの少なくとも１つであり、前記第２ガスはＣｌ２、ＢＣｌ３又はＨＣｌのうちの少なくとも一つである。また他の実施形態によれば、前記等方的乾式エッチングの段階の間、ＨＢｒ、酸素又は水素を含むエッチングガスをさらに用いる。
【０１４４】
これに加えて、前記等方的乾式エッチング段階は１気圧より低い圧力条件及び２００℃〜７００℃の温度条件下で実施する。例えば、前記等方的乾式エッチング段階は１０トル〜３００トルの圧力条件及び３５０℃〜５００℃の温度条件で実施する。一方、上述のように、前記乾式エッチング段階はプラズマを意図的に利用しないので、プラズマによる前記第１半導体膜１６０又は前記垂直膜１５０の損傷を有効に予防でき、前記第１半導体膜１６０に対する等方的エッチングが可能となる。前記開口部１０５の縦横比が大きい場合でも、前記第１半導体膜１６０の等方的乾式エッチングは上述のエッチングガス、温度条件及び圧力条件下で有効に実行できる。
【０１４５】
次に、図８６に示したように、前記予備アンダーカット領域ＵＣ０を通じて露出された前記トンネル絶縁膜ＴＩＬをエッチングして第１アンダーカット領域ＵＣ１を定義する電荷格納膜ＣＬの表面を露出し、図８７に示したように、前記第１アンダーカット領域ＵＣ１を通じて露出した前記電荷格納膜ＣＬをエッチングして第２アンダーカット領域ＵＣ２を定義するキャッピング膜ＣＰＬの表面を露出した後、図８８に示したように、前記第２アンダーカット領域ＵＣ２を通じて露出した前記キャッピング膜ＣＰＬをエッチングして前記基板１０の底面及び側面を露出することによって、前記アンダーカット領域７７を完成する。
【０１４６】
前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ及び前記キャッピング膜ＣＰＬをエッチングする段階は湿式エッチング方法を用いて実施する。本発明の一実施形態によれば、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬは例えばシリコン酸化膜であり、前記電荷格納膜ＣＬは例えばシリコン窒化膜である。この場合、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬはフッ化水素酸を含むエッチング液を用いて等方的にエッチングでき、前記電荷格納膜ＣＬはリン酸を含むエッチング液を用いて等方的にエッチングできる。しかし、上述の薄膜の種類及びこのためのエッチング液の種類は本発明の技術的思想を説明するために例示されたものであり、これらは多様に変形可能である。
【０１４７】
上述の実施形態によれば、前記保護膜スペーサＰＳは前記垂直膜１５０をエッチングする間に除去できる。例えば、前記保護膜スペーサＰＳがシリコン酸化膜の場合、前記トンネル絶縁膜ＴＩＬ又は前記キャッピング膜ＣＰＬをエッチングするためのフッ化水素酸によって除去でき、シリコン窒化膜の場合、前記電荷格納膜ＣＬをエッチングするためのリン酸によって除去できる。
【０１４８】
一側面によれば、前記トンネル絶縁膜ＴＩＬ、前記電荷格納膜ＣＬ、及び前記キャッピング膜ＣＰＬをエッチングする段階の各々は、それに先立ってエッチングされた薄膜のエッチングプロフィルに影響を与える。例えば、前記電荷格納膜ＣＬをエッチングするためにリン酸が用いられる場合、前記半導体スペーサ１６５の露出された表面は前記リン酸によって部分的にエッチングされる。その結果、図８５と図８８に示した前記半導体スペーサ１６５の形状は互いに異なる。即ち、図８８に示した半導体パターンの下部角は図８４に示した半導体パターンの下部角より丸い。薄膜のエッチングプロフィルに対する後続エッチング段階の影響は前記トンネル絶縁膜ＴＩＬ及び前記電荷格納膜ＣＬでも類似に示すことができる。また、図８５〜図８８に例示されたエッチングプロフィルは後続エッチング段階のこのような影響を説明するために例示的に示したものであり、実際のエッチングプロファイルはエッチング工程レシピによって多様に変形可能である。
【０１４９】
他の側面によれば、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬが十分なエッチング選択性を有しない物質で形成される場合、前記トンネル絶縁膜ＴＩＬは前記キャッピング膜ＣＰＬをエッチングする間に追加的にエッチングされる。例えば、前記トンネル絶縁膜ＴＩＬ及び前記キャッピング膜ＣＰＬが全部シリコン酸化膜で形成される場合、前記トンネル絶縁膜ＴＩＬは図８６及び図８８を参照して説明したエッチング段階で二回エッチングされ、前記キャッピング膜ＣＰＬは図８８を参照して説明したエッチング段階で一回エッチングされる。
これによって、前記トンネル絶縁膜ＴＩＬの下部領域は図８７に示したように前記電荷格納膜ＣＬより下方向に突き出されるが、前記キャッピング膜ＣＰＬをエッチングする段階で追加的にエッチングされて図８８に示したように前記電荷格納膜ＣＬと前記半導体スペーサ１６５との間で上方向にリセスされる。その結果、図８８に示したように、前記垂直パターン１５５の底面のエッチングプロフィルは不均一になる。即ち、前記電荷格納膜ＣＬは前記キャッピング膜ＣＰＬ及び前記トンネル絶縁膜ＴＩＬより前記基板１０に向けて下方向に突き出され、前記キャッピング膜ＣＰＬの底面は前記トンネル絶縁膜ＴＩＬの底面よりも、それら各々の下部に位置する前記基板１０の上部面に近接する。
【０１５０】
図８９及び図９０を参照すれば、前記アンダーカット領域７７を通じて露出された前記基板１０の底面及び側面を覆う第２半導体膜１７０を形成した後、その結果物上に前記埋め立て絶縁膜１８０を形成して前記開口部１０５の少なくとも一部を埋め立てる。
前記第２半導体膜１７０は蒸着技術のうちの１つを用いて形成される半導体物質（例えば、多結晶シリコン）である。この場合、図示したように、前記第２半導体膜１７０は前記アンダーカット領域７７から上方へ延長されて前記鋳型構造体１００内で前記半導体スペーサ１６５の内壁を覆うことができる。一方、前記アンダーカット領域７７の幅及び高さは前記第２半導体膜１７０の内壁によって定義される空乏領域の幅より大きい。この場合、図９０に示したように、前記アンダーカット領域７７内には前記埋め立て絶縁膜１８０によって完全に満たされないボイド（ｖｏｉｄ）８９が形成される。
【０１５１】
変形された実施形態によれば、前記第２半導体膜１７０を形成した後、前記半導体スペーサ１６５及び前記第２半導体膜１７０に対する再結晶化工程をさらに実施する。前記再結晶化工程によって前記半導体スペーサ１６５及び前記第２半導体膜１７０内の結晶欠陥の密度は減少する。例えば、前記半導体スペーサ１６５及び前記第２半導体膜１７０が多結晶シリコンで形成される場合、前記再結晶化工程はこれらのグレーンサイズを増加するか、又はこれらの結晶構造を単結晶化する。前記再結晶化工程は熱処理技術、レーザーアニーリング技術又はエピタキシャル技術のうちの少なくとも１つを利用して実施する。それでも、前記基板１０が単結晶ウェーハの場合、平均的に前記基板１０は前記半導体スペーサ１６５及び前記第２半導体膜１７０より少ない結晶欠陥を有する。
【０１５２】
図９１は、図８４〜図９０を参照して説明した３次元半導体装置での電流経路を示す。
図６８を参照して説明したように、図１〜図２１を参照して説明した３次元半導体装置の場合、前記基板１０の上部面内に所定の深さで挿入された前記垂直パターン１５５が存在するので、前記不純物領域２４０を経由する電流経路Ｐ１が長くなる。これと異なり、図９１に示したように、前記第２半導体膜１７０（後で半導体胴体部１７５となる）は前記アンダーカット領域７７によって前記最下部導電パターン２３０に隣接して形成されているので、電流経路Ｐ２は図６８に示した電流経路Ｐ１に比較して前記最下部導電パターン２３０に近接して実現する。これによって、この実施形態によれば、電流経路Ｐ１のように、電流経路長の増大か、及び電気的抵抗の急激な増加を予防できる。
【０１５３】
図９２は、本発明に係るフラッシュメモリー装置を具備するメモリーカード１２００の一例を簡略に示すブロック図である。図９２を参照すれば、高容量のデータ格納能力を支援するためのメモリーカード１２００は本発明に係るフラッシュメモリー装置１２１０を装着する。本発明に係るメモリーカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリー装置１２１０との間のあらゆるデータ交換を制御するメモリーコントローラ１２２０を含む。
【０１５４】
ＳＲＡＭ１２２１はプロセッシングユニット１２２２の動作メモリーとして用いられる。ホストインターフェース１２２３はメモリーカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４はマルチビットフラッシュメモリー装置１２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリーインターフェース１２２５は本発明のフラッシュメモリー装置１２１０とインタフェーシングする。プロセッシングユニット１２２２はメモリーコントローラ１２２０のデータ交換のためのあらゆる制御動作を実行する。図示しないが、本発明に係るメモリーカード１２００がホスト（Ｈｏｓｔ）とのインタフェーシングのためのコードデータを格納するＲＯＭ（図示せず）などを含み得ることはこの分野の通常的な知識を習得した者等に自明であろう。
以上の本発明のフラッシュメモリー装置を含むメモリーカード又はメモリーシステムによれば、ダミーセルの消去特性が改善されたフラッシュメモリー装置１２１０を通じて信頼性の高いメモリーシステムを提供できる。特に、最近活発に推進されている半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：以下ＳＳＤ）のようなメモリーシステムに対して本発明のフラッシュメモリー装置を提供できる。この場合、ダミーセルから惹起される読み出しエラーを遮断することで、信頼性の高いメモリーシステムを実現できる。
【０１５５】
図９３は、本発明に係るフラッシュメモリーシステム１３１０を装着する情報処理システム１３００を簡略に示すブロック図である。図９３を参照すれば、モバイル機器やデスクトップコンピュータなどの情報処理システム１３００に本発明のフラッシュメモリーシステム１３１０が装着される。本発明に係る情報処理システム１３００はフラッシュメモリーシステム１３１０と各々システムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザインターフェース１３５０を含む。
フラッシュメモリーシステム１３１０は上述のメモリーカード１２００と実質的に同一に構成される。フラッシュメモリーシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述のフラッシュメモリーシステム１３１０は半導体ディスク装置（ＳＳＤ）となり、情報処理システム１３００は大容量のデータをフラッシュメモリーシステム１３１０に安定的に格納できる。そして信頼性の増大に従って、フラッシュメモリーシステム１３１０はエラー訂正に必要となる資源を節減できるので、高速のデータ交換機能を情報処理システム１３００に提供できる。
図示しないが、本発明に係る情報処理システム１３００に、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置などをさらに提供できることはこの分野の通常的な知識を習得した者等に自明であろう。
【０１５６】
また、本発明に係るフラッシュメモリー装置及び／又はメモリーシステムは、多様な形態のパッケージを利用して実装することができる。例えば、本発明に係るラッシュメモリー装置及び／又はメモリーシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装することができる。
【符号の説明】
【０１５７】
１０ 基板
７７ アンダーカット領域
８８ シーム（ｓｅａｍ）
８９、８９ａ、８９ｂ ボイド、上部ボイド、下部ボイド
１００ 鋳型構造体
１０１ 下部鋳型構造
１０２ 上部鋳型構造
１０５、１０６ 開口部
１０５ａ ホール
１２０ 絶縁膜群、絶縁膜
１２１〜１２９ 絶縁膜
１３０ 犠牲膜群、犠牲膜
１３１〜１３８ 犠牲膜
１５０ 垂直膜
１５４ 予備垂直パターン
１５５ 垂直パターン
１５５ｅ 水平延長部
１６０ 第１半導体膜
１６４ 予備半導体スペーサ
１６５ 半導体スペーサ
１７０ 第２半導体膜
１７４ 第２半導体パターン
１７５ 半導体胴体部
１７９ 不連続的境界面（ボイド）
１８０ 埋め立て絶縁膜
１８２ ストリング定義マスク
１８２ａ 上部パターン
１８２ｂ 延長パターン
１８５ 埋め立てパターン
２００ トレンチ
２１０ リセス領域
２２０ 水平パターン
２３０ 導電パターン
２４０ 不純物領域
２４５ トレンチスペーサ
２５０ 電極分離パターン
２５５ 垂直導電板
２６０ 上部プラグ
２７０ 上部配線
１２００ メモリーカード
１２１０ フラッシュメモリー装置
１２２０ メモリーコントローラ
１２２１ ＳＲＡＭ
１２２２ プロセッシングユニット
１２２３ ホストインターフェース
１２２４ エラー訂正ブロック
１２２５ メモリーインターフェース
１３００ 情報処理システム
１３１０ フラッシュメモリーシステム
１３１１ フラッシュメモリー
１３１２ メモリーコントローラー
１３２０ モデム
１３３０ 中央処理装置
１３４０ ＲＡＭ
１３５０ ユーザインターフェース
１３６０ システムバス
【特許請求の範囲】
【請求項１】
順に積層された電極を含み、基板上に配置される電極構造体と、
前記電極構造体を貫通する半導体パターンと、
第１パターン及び第２パターンを具備して前記半導体パターンと前記電極構造体との間に介在するメモリー要素と、を含み、
前記第１パターンは垂直に延長されて複数の前記電極を横切り、前記第２パターンは水平に延長されて複数の前記半導体パターンを横切ることを特徴とする３次元半導体装置
【請求項２】
前記第２パターンは、前記電極の上部面及び下部面、そして前記半導体パターンに隣接した前記電極の側壁上に実質的にコンフォーマルな厚さで形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項３】
垂直方向において前記電極の間に介在する層間絶縁膜をさらに含み、
前記第１パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして垂直方向に延長されて前記層間絶縁膜と前記半導体パターンの側壁との間に介在し、
前記第２パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして水平方向に延長されて前記層間絶縁膜と前記電極の水平面との間に介在することを特徴とする請求項１に記載の３次元半導体装置。
【請求項４】
前記半導体パターンと前記層間絶縁膜との間に配置されるキャッピング膜をさらに含み、前記キャッピング膜は前記層間絶縁膜と異なる物質で形成されることを特徴とする請求項３に記載の３次元半導体装置。
【請求項５】
前記キャッピング膜は垂直方向に延長されて前記電極と前記半導体パターンとの間に配置され、
前記キャッピング膜の厚さは、前記層間絶縁膜と前記半導体パターンとの間でよりも、前記電極と前記半導体パターンとの間でさらに薄いことを特徴とする請求項４に記載の３次元半導体装置。
【請求項６】
前記第２パターンは前記第１パターンの側壁に直接接触し、前記キャッピング膜は前記第２パターンによって垂直方向において分離された部分を含むことを特徴とする請求項４に記載の３次元半導体装置。
【請求項７】
前記第１パターン及び前記第２パターンは、化学的組成又は電気的特性のうちの少なくとも１つが実質的に互いに同一であることを特徴とする請求項１に記載の３次元半導体装置。
【請求項８】
前記第２パターンの最高の含量を有する２種類の原子の種類は、前記第１パターンの最高の含量を有する２種類の原子の種類と同一であることを特徴とする請求項１に記載の３次元半導体装置。
【請求項９】
前記メモリー要素は電荷格納膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記半導体パターンの間に介在するトンネル絶縁膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記電極の間に介在するブロッキング絶縁膜と、を含むことを特徴とする請求項１に記載の３次元半導体装置。
【請求項１０】
前記第１パターンは前記トンネル絶縁膜を含み、
前記第２パターンは前記電荷格納膜及び前記ブロッキング絶縁膜を含むことを特徴とする請求項９に記載の３次元半導体装置。
【請求項１１】
前記第１パターンは前記トンネル絶縁膜及び前記電荷格納膜を含み、
前記第２パターンは前記ブロッキング絶縁膜を含むことを特徴とする請求項９に記載の３次元半導体装置。
【請求項１２】
前記第１パターンは、前記電荷格納膜と異なる物質で形成され、前記電荷格納膜と前記ブロッキング絶縁膜との間に介在するキャッピング膜をさらに含むことを特徴とする請求項１１に記載の３次元半導体装置。
【請求項１３】
前記第２パターン及び前記第１パターンの全部は前記トンネル絶縁膜、前記ブロッキング絶縁膜、及び前記電荷格納膜のうちの１つを構成することを特徴とする請求項９に記載の３次元半導体装置。
【請求項１４】
前記第２パターン及び前記第１パターンは前記電極と前記半導体パターンの側壁との間で互いに接触し、前記第２パターンの最高の含量を有する２種類の原子の種類は、これに接触する前記第１パターンの最高の含量を有する２種類の原子の種類と同一であることを特徴とする請求項１３に記載の３次元半導体装置。
【請求項１５】
前記トンネル絶縁膜を構成する絶縁膜のうちの少なくとも１つ及び前記ブロッキング絶縁膜を構成する絶縁膜のうちの少なくとも１つは前記電荷格納膜より大きいバンドギャップを有する物質であり、
前記ブロッキング絶縁膜を構成する絶縁膜のうちの少なくとも１つは前記トンネル絶縁膜より大きい誘電常数を有する物質であることを特徴とする請求項９に記載の３次元半導体装置。
【請求項１６】
前記トンネル絶縁膜は少なくとも１つのシリコン酸化膜を含み、
前記電荷格納膜は、トラップサイトの密度がシリコン酸化膜より高い絶縁膜、及び導電性ナノ粒子を内包する絶縁膜のうちの１つを含み、
前記ブロッキング絶縁膜はアルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、タンタル酸化膜、チタン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及びシリコン酸化膜のうちの少なくとも１つを含むことを特徴とする請求項９に記載の３次元半導体装置。
【請求項１７】
前記電極はドーピングされたシリコン、金属物質、金属窒化物、及び金属シリサイドのうちの少なくとも１つを含むことを特徴とする請求項１に記載の３次元半導体装置。
【請求項１８】
前記電極はドーピングされたシリコンより低い比抵抗を有する導電性物質で形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項１９】
前記半導体パターンは、
前記第１パターン内に挿入されるスペーサ部と、
前記半導体スペーサ内に挿入される胴体部と、を含み、
前記胴体部の底面は前記スペーサ部の底面より低いことを特徴とする請求項１に記載の３次元半導体装置。
【請求項２０】
前記胴体部は前記基板に直接接触し、
前記スペーサ部は前記基板から離隔されることを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２１】
前記胴体部は、
前記半導体スペーサの内壁を覆うコア領域と、
前記コア領域から延長され、前記基板の上部に挿入される接続領域と、を含むことを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２２】
前記胴体部の接続領域は水平方向に延長されて前記スペーサ部より広い幅を有することを特徴とする請求項２１に記載の３次元半導体装置。
【請求項２３】
前記胴体部の接続領域は前記メモリー要素の下方を通って前記基板の内側壁と直接接触することで、前記第１パターンの底面を覆うことを特徴とする請求項２１に記載の３次元半導体装置。
【請求項２４】
前記基板は前記胴体部より少ない結晶欠陥を有する半導体物質で形成されることを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２５】
前記スペーサ部は前記第１パターンの底面に比較して下方へ突き出されることを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２６】
前記電極構造体と前記基板との間に介在する選択構造体をさらに含み、
前記選択構造体は選択ライン及び前記選択ラインを貫通して前記半導体パターンと前記基板とを接続する選択活性パターンを含み、
前記第１パターンの底面は前記選択ラインのうちの最上部面より上側に形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項２７】
前記第１パターンは電荷格納膜、前記電荷格納膜と前記半導体パターンとの間のトンネル絶縁膜、そして前記電荷格納膜と前記電極との間のキャッピング膜を含み、
前記電荷格納膜は前記キャッピング膜及び前記トンネル絶縁膜に比較して下方へ突き出され、
前記キャッピング膜の底面は前記トンネル絶縁膜の底面に比較して前記基板の上部面にさらに隣接して形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項２８】
前記基板は、
前記半導体パターンと接触するコンタクト領域と、
前記コンタクト領域から離隔されたソース領域と、を含み、
前記コンタクト領域は前記半導体パターンと同一の導電型を有し、前記ソース領域は前記コンタクト領域と異なる導電型を有することを特徴とする請求項１に記載の３次元半導体装置。
【請求項２９】
前記電極構造体を貫通して前記ソース領域に接続するソース導電パターンをさらに含むことを特徴とする請求項２８に記載の３次元半導体装置。
【請求項１】
順に積層された電極を含み、基板上に配置される電極構造体と、
前記電極構造体を貫通する半導体パターンと、
第１パターン及び第２パターンを具備して前記半導体パターンと前記電極構造体との間に介在するメモリー要素と、を含み、
前記第１パターンは垂直に延長されて複数の前記電極を横切り、前記第２パターンは水平に延長されて複数の前記半導体パターンを横切ることを特徴とする３次元半導体装置
【請求項２】
前記第２パターンは、前記電極の上部面及び下部面、そして前記半導体パターンに隣接した前記電極の側壁上に実質的にコンフォーマルな厚さで形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項３】
垂直方向において前記電極の間に介在する層間絶縁膜をさらに含み、
前記第１パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして垂直方向に延長されて前記層間絶縁膜と前記半導体パターンの側壁との間に介在し、
前記第２パターンは前記半導体パターンと前記電極の側壁との間から連続的に、そして水平方向に延長されて前記層間絶縁膜と前記電極の水平面との間に介在することを特徴とする請求項１に記載の３次元半導体装置。
【請求項４】
前記半導体パターンと前記層間絶縁膜との間に配置されるキャッピング膜をさらに含み、前記キャッピング膜は前記層間絶縁膜と異なる物質で形成されることを特徴とする請求項３に記載の３次元半導体装置。
【請求項５】
前記キャッピング膜は垂直方向に延長されて前記電極と前記半導体パターンとの間に配置され、
前記キャッピング膜の厚さは、前記層間絶縁膜と前記半導体パターンとの間でよりも、前記電極と前記半導体パターンとの間でさらに薄いことを特徴とする請求項４に記載の３次元半導体装置。
【請求項６】
前記第２パターンは前記第１パターンの側壁に直接接触し、前記キャッピング膜は前記第２パターンによって垂直方向において分離された部分を含むことを特徴とする請求項４に記載の３次元半導体装置。
【請求項７】
前記第１パターン及び前記第２パターンは、化学的組成又は電気的特性のうちの少なくとも１つが実質的に互いに同一であることを特徴とする請求項１に記載の３次元半導体装置。
【請求項８】
前記第２パターンの最高の含量を有する２種類の原子の種類は、前記第１パターンの最高の含量を有する２種類の原子の種類と同一であることを特徴とする請求項１に記載の３次元半導体装置。
【請求項９】
前記メモリー要素は電荷格納膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記半導体パターンの間に介在するトンネル絶縁膜と、少なくとも１つの絶縁膜で構成され、前記電荷格納膜及び前記電極の間に介在するブロッキング絶縁膜と、を含むことを特徴とする請求項１に記載の３次元半導体装置。
【請求項１０】
前記第１パターンは前記トンネル絶縁膜を含み、
前記第２パターンは前記電荷格納膜及び前記ブロッキング絶縁膜を含むことを特徴とする請求項９に記載の３次元半導体装置。
【請求項１１】
前記第１パターンは前記トンネル絶縁膜及び前記電荷格納膜を含み、
前記第２パターンは前記ブロッキング絶縁膜を含むことを特徴とする請求項９に記載の３次元半導体装置。
【請求項１２】
前記第１パターンは、前記電荷格納膜と異なる物質で形成され、前記電荷格納膜と前記ブロッキング絶縁膜との間に介在するキャッピング膜をさらに含むことを特徴とする請求項１１に記載の３次元半導体装置。
【請求項１３】
前記第２パターン及び前記第１パターンの全部は前記トンネル絶縁膜、前記ブロッキング絶縁膜、及び前記電荷格納膜のうちの１つを構成することを特徴とする請求項９に記載の３次元半導体装置。
【請求項１４】
前記第２パターン及び前記第１パターンは前記電極と前記半導体パターンの側壁との間で互いに接触し、前記第２パターンの最高の含量を有する２種類の原子の種類は、これに接触する前記第１パターンの最高の含量を有する２種類の原子の種類と同一であることを特徴とする請求項１３に記載の３次元半導体装置。
【請求項１５】
前記トンネル絶縁膜を構成する絶縁膜のうちの少なくとも１つ及び前記ブロッキング絶縁膜を構成する絶縁膜のうちの少なくとも１つは前記電荷格納膜より大きいバンドギャップを有する物質であり、
前記ブロッキング絶縁膜を構成する絶縁膜のうちの少なくとも１つは前記トンネル絶縁膜より大きい誘電常数を有する物質であることを特徴とする請求項９に記載の３次元半導体装置。
【請求項１６】
前記トンネル絶縁膜は少なくとも１つのシリコン酸化膜を含み、
前記電荷格納膜は、トラップサイトの密度がシリコン酸化膜より高い絶縁膜、及び導電性ナノ粒子を内包する絶縁膜のうちの１つを含み、
前記ブロッキング絶縁膜はアルミニウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、タンタル酸化膜、チタン酸化膜、シリコン窒化膜、シリコン酸化窒化膜及びシリコン酸化膜のうちの少なくとも１つを含むことを特徴とする請求項９に記載の３次元半導体装置。
【請求項１７】
前記電極はドーピングされたシリコン、金属物質、金属窒化物、及び金属シリサイドのうちの少なくとも１つを含むことを特徴とする請求項１に記載の３次元半導体装置。
【請求項１８】
前記電極はドーピングされたシリコンより低い比抵抗を有する導電性物質で形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項１９】
前記半導体パターンは、
前記第１パターン内に挿入されるスペーサ部と、
前記半導体スペーサ内に挿入される胴体部と、を含み、
前記胴体部の底面は前記スペーサ部の底面より低いことを特徴とする請求項１に記載の３次元半導体装置。
【請求項２０】
前記胴体部は前記基板に直接接触し、
前記スペーサ部は前記基板から離隔されることを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２１】
前記胴体部は、
前記半導体スペーサの内壁を覆うコア領域と、
前記コア領域から延長され、前記基板の上部に挿入される接続領域と、を含むことを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２２】
前記胴体部の接続領域は水平方向に延長されて前記スペーサ部より広い幅を有することを特徴とする請求項２１に記載の３次元半導体装置。
【請求項２３】
前記胴体部の接続領域は前記メモリー要素の下方を通って前記基板の内側壁と直接接触することで、前記第１パターンの底面を覆うことを特徴とする請求項２１に記載の３次元半導体装置。
【請求項２４】
前記基板は前記胴体部より少ない結晶欠陥を有する半導体物質で形成されることを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２５】
前記スペーサ部は前記第１パターンの底面に比較して下方へ突き出されることを特徴とする請求項１９に記載の３次元半導体装置。
【請求項２６】
前記電極構造体と前記基板との間に介在する選択構造体をさらに含み、
前記選択構造体は選択ライン及び前記選択ラインを貫通して前記半導体パターンと前記基板とを接続する選択活性パターンを含み、
前記第１パターンの底面は前記選択ラインのうちの最上部面より上側に形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項２７】
前記第１パターンは電荷格納膜、前記電荷格納膜と前記半導体パターンとの間のトンネル絶縁膜、そして前記電荷格納膜と前記電極との間のキャッピング膜を含み、
前記電荷格納膜は前記キャッピング膜及び前記トンネル絶縁膜に比較して下方へ突き出され、
前記キャッピング膜の底面は前記トンネル絶縁膜の底面に比較して前記基板の上部面にさらに隣接して形成されることを特徴とする請求項１に記載の３次元半導体装置。
【請求項２８】
前記基板は、
前記半導体パターンと接触するコンタクト領域と、
前記コンタクト領域から離隔されたソース領域と、を含み、
前記コンタクト領域は前記半導体パターンと同一の導電型を有し、前記ソース領域は前記コンタクト領域と異なる導電型を有することを特徴とする請求項１に記載の３次元半導体装置。
【請求項２９】
前記電極構造体を貫通して前記ソース領域に接続するソース導電パターンをさらに含むことを特徴とする請求項２８に記載の３次元半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【公開番号】特開２０１１−２１１２００（Ｐ２０１１−２１１２００Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１１−７１０５３（Ｐ２０１１−７１０５３）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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