【課題】平面サイズの縮小化を図ることができる、接合型電界効果トランジスタおよびその製造方法を提供する。
【解決手段】この接合型電界効果トランジスタ１では、半導体基板２上に、ｎ⁻型エピタキシャル層３が積層されている。ｎ⁻型エピタキシャル層３には、複数のゲート領域４が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域４の間に、それらのゲート領域４と間隔を隔ててソース領域６が形成されている。互いに隣り合うゲート領域４の深部間の間隔は、それらの表層部間の間隔よりも狭く形成されている。ゲート領域４およびソース領域６には、それぞれゲート電極５およびソース電極７が接続されている。ドレイン電極８は、半導体基板２の裏面に接続されている。 （もっと読む）

【課題】 ショットキーゲート電極で制御する半導体装置において、ゲートリーク電流を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、半導体層と、半導体層に接しているソース電極Ｓと、半導体層に接しているとともに、ソース電極Ｓから絶縁されているドレイン電極Ｄと、半導体層に接しており、ソース電極Ｓとドレイン電極Ｄの双方から絶縁されているとともに、ソース電極Ｓとドレイン電極Ｄの間に伸びるチャネル領域に対向しているショットキーゲート電極５０と、絶縁膜８０を介してショットキーゲート電極５０に対向している絶縁ゲート電極６０を備えている。 （もっと読む）

【課題】本発明は、縦型有機トランジスタ及び縦型無機トランジスタを用いたインバータ特性を示す半導体デバイスを提供することを課題とする。
【解決手段】第一の電極３１と、第一の電極上３１の第一の半導体層３２、３４と、第一の半導体層３２、３４上の第三の電極３５と、第一の半導体層３２、３４の導電型と導電型が異なる第三の電極上３５の第二の半導体層３６、３８と、第二の半導体層３６、３８に挿入された第五の電極３９と、第一の半導体層３２、３４に挿入された第二の電極３３と、第二の半導体層３６、３８中に挿入された第四の電極３７とを有することを特徴とする半導体デバイス。 （もっと読む）

【課題】本発明は、複数の縦型有機トランジスタを用いた、インバータ特性を示す半導体デバイスを提供することを課題とする。
【解決手段】第一の電極２１と、第一の電極上２１の第一の半導体層２２、２４と、第一の半導体層２２、２４上の第三の電極２５と、第一の半導体層２２、２４の導電型と導電型が同一である第三の電極２５上の第二の半導体層２６、２８と、第二の半導体層２６、２８に挿入された第五の電極２９と、第一の半導体層２２、２４に挿入された第二の電極２３と、第二の半導体層２６、２８中に挿入された第四の電極２７とを有することを特徴とする半導体デバイス。 （もっと読む）

【課題】ＣＭ（Ｃｏｎｄｅｎｓｅｒ Ｍｉｃｒｏｐｈｏｎｅ）の回路面積を縮小できる半導体装置を提供する。
【解決手段】半導体装置１００は、静電誘導トランジスタ３２と、静電誘導トランジスタ３２の第１の面上に設けられた静電容量３０とを具備する。静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 （もっと読む）

【課題】 ｐ型不純物元素の活性化率が高く、抵抗率の低いｐ型半導体層を有した半導体装置の製造方法を提供する。
【解決手段】 ｐ型ＧａＮ系化合物半導体層１５を堆積する工程と、禁制帯幅がｐ型ＧａＮ系化合物半導体層１５よりも小さいｎ型ＧａＮ系化合物半導体層１６を堆積する工程と、水素ガスを含む雰囲気中で原子状水素（Ｈ）をｐ型ＧａＮ系化合物半導体層１５に溶解させる温度範囲に存在する基板温度まで冷却する工程と、ｎ型ＧａＮ系化合物半導体層１５に接して、金属薄膜１８を堆積する工程とを少なくとも有する半導体装置の製造方法である。 （もっと読む）

【課題】小コンタクト面積のｎ^＋型の低抵抗層への効率よい接触と、ソース、ゲートのコンタクト部のコンタクト抵抗の減少と、リセス部側面の引上配線の断線の補修とが可能な静電誘導型トランジスタの提供。
【解決手段】エピタキシャル成長層にリセス構造を形成し、ゲート電極を形成する工程とエピタキシャル成長層の絶縁膜の開口部にソース電極を形成する工程と半導体基板の反対側にドレイン電極を形成する工程とを含む静電誘導型トランジスタの製造方法において、前記ゲート領域に低抵抗化された多結晶シリコン層を減圧化学気相堆積法で形成する工程とゲート電極形成工程と減圧化学気相堆積法で堆積酸化膜を形成する工程とを介在させた後に、ゲート引出し金属電極を設ける工程を設け、前記ソースの領域に、低抵抗化された多結晶シリコン層を減圧化学気相堆積法で成膜する工程とソース電極形成工程とを介在させた後にソース引出し金属電極を設ける工程を設けた。 （もっと読む）

【課題】裏面に極めて低抵抗なオーミック・コンタクトを有する炭化珪素半導体装置及びその製造方法を提供する。
【解決手段】第１の主表面（表面）の酸化速度が表面に対向する第２の主表面（裏面）の酸化速度より速い炭化珪素基板１と、表面側に配置された主要素子要素群（２、３、５、７、８）と、裏面にオーミック接触しているオーミック電極９とを備え、裏面は、製造工程において形成される、オーミック電極９との接触抵抗を増大させる抵抗増大層を含まない結晶面を形成していることである。抵抗増大層には、寄生エピ膜、結晶不整層、寄生固相反応層、及び汚染層が含まれる。 （もっと読む）

垂直チャンネルおよび自己整合再成長ゲートを有する接合電界効果トランジスタおよびこれらのデバイスを製造する方法が記載される。該方法は半導体材料を選択的に成長かつ／あるいは選択的に除去してチャンネルの側面に沿っておよびソースフィンガーを分けるトレンチの底面上にｐ−ｎ接合ゲートを形成するための技法を用いる。自己整合再成長ベースコンタクト領域を有するバイポーラトランジスタを製造する方法およびこれらのデバイスを製造する方法も記載される。該半導体デバイスは炭化ケイ素で製造することができる。

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【課題】多結晶Ｓｉ埋め込みゲートＳｉＣ接合ＦＥＴで、高耐圧と低オン抵抗の両立を図る。
【解決手段】ｎ^＋−ＳｉＣをドレイン層とし、ｎ^＋ドレイン層に接するｎ^-−ＳｉＣをドリフト層とする。ｎ^-ドリフト層上に形成されたｎ^＋−ＳｉＣをソース層とし、ｎ^＋ソース層からｎ^-ドリフト層の所定深さまでトレンチ溝を形成することでｎ^-ドリフト層の一部をチャネル領域とする。こうして、前記トレンチ溝を充填するｐ型多結晶Ｓｉをゲート領域とする接合ＦＥＴにおいて、少なくとも前記チャネル領域の側壁部分がｐ型多結晶Ｓｉゲート領域と酸化膜を介さずに接する。 （もっと読む）

【課題】孔径、孔の密度が自由に制御でき、安価で簡便であり、有機化合物半導体にも適用が可能な低温で製造される、多孔薄膜堆積基板を提供する。さらには、この方法により得られた多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子及びその製造方法を提供する。
【解決手段】表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板。
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【課題】均一で安定した形状の微細孔を有する多孔薄膜堆積基板を提供し、さらに、孔径および孔の密度を自由に制御できる、安価で簡便な、有機化合物半導体にも適用が可能な低温における、多孔薄膜堆積基板の製造方法を提供する。さらには、この多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子及びその製造方法を提供する。
【解決手段】微粒子を分散配置した基板上に、薄膜を少なくとも１層堆積した後、粘着シートを貼着し、次いで剥離して、微粒子を除去することにより、前記基板上に微細多孔を形成する多孔薄膜堆積基板を製造する方法。
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半導体装置およびその装置の製造方法を説明する。装置は、ＳｉＣにおいて実施され、エピタキシャルに成長したｎ型ドリフト、ｐ型溝ゲート領域、およびｐ−溝ゲート領域の上にあるｎ型のエピタキシャルに再成長したチャネル領域を含んでよい。ソース領域は、チャネル領域の上でエピタキシャルに再成長したり、選択的にチャネル領域に注入してよい。その後、ソース、ゲートおよびドレイン領域とのオーム接点が形成されてよい。装置は、ガードリング、接合型ターミネーション・エクステンション（ＪＴＥ）、またはその他の適当なｐ−ｎ遮断構造などのエッジターミネーション構造を含んでよい。装置は異なる閾値電圧で加工してよく、同じチャネルドーピングに対して、減少および増加モードの両方の操作を行ってよい。装置は、デジタル、アナログ、およびモノリシックのマイクロ波集積回路で個別電力トランジスタとして使用してよい。
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【課題】 キャリアの移動度が高く、可視光を透過することが可能であり、動作速度が高速度である、縦型トランジスタ、および当該縦型トランジスタを用いた発光素子を提供する。
【解決手段】 キャリアを放出するソース領域と、当該ソース領域から当該キャリアを受け取るドレイン領域と、当該キャリア領域とドレイン領域の間に形成されたゲート電極と、を有する縦型トランジスタであって、前記ソース領域および前記ドレイン領域が金属酸化物層よりなり、前記ゲート電極近傍に、当該金属酸化物層より誘電率が低い低誘電率絶縁層が形成されていることを特徴とする縦型トランジスタ。 （もっと読む）

【課題】耐圧の低下を可及的に防止することを可能にする。
【解決手段】ＳｉＣからなるドレイン領域２と、ドレイン領域上に設けられたｎ型のＳｉＣからなるドリフト層４と、ドリフト層の表面に設けられたｎ型のＳｉＣからなるソース領域１８と、ソース領域の側部のドリフト層の表面に設けられたＳｉＣからなるチャネル領域１２ａと、チャネル領域上に設けられた絶縁ゲート２２と、ソース領域の底部とドリフト領域との間に設けられ２種類のｐ型不純物を含むｐ型のベース領域１５と、を備えている。 （もっと読む）

自己整合縦型接合型電界効果トランジスタを、エッチング注入ゲートおよび集積逆並列ショットキーバリアダイオードと組み合わせたスイッチング素子が、記載されている。ダイオードのアノードは、漂遊インダクタンスによる損失を低減するために、デバイスレベルでトランジスタのソースに接続される。ＳＢＤアノード領域におけるＳｉＣ表面は、ＳＢＤのターンオン電圧と関連するパワー損失が低減されるよう低いショットキーバリア高さを達成するために、乾式エッチングによって調整される。
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【課題】比較的高速な動作が可能で、駆動電圧を比較的低くできる静電誘導型トランジスタを提供することである。
【解決手段】アノード電極９と、半導体層７、７１と、この半導体層に埋め込まれたゲート電極５と、カソード電極２とを備えたゲート電極埋め込み静電誘導型トランジスタである。ゲート電極５は、金属膜に貫通孔が形成されてなり、金属膜のアノード側及びカソード側に絶縁層４、１０１または高抵抗半導体層が配されてチャネルを形成している。ゲート電極５は、ゲート電極となる金属膜を形成する工程、ＡｌとＳｉを同時にスパッタすることによりＡｌ柱を自己組織的に形成する工程、Ａｌ柱およびＡｌ柱直下の金属膜をエッチングする工程を含む工程によって形成され得る。 （もっと読む）

【課題】ナノスケールを有する新規なカーボン構造物を利用した新規なデバイス、カーボンナノウォール、カーボンナノウォールの製造方法を提供する。
【解決手段】デバイスは、伝導領域がカーボンナノウォールを基材として形成されている。カーボンナノウォールはヘテロ原子が含有されているものでも、ヘテロ原子を含有しないものでも良い。ヘテロ原子を含むカーボンナノウォールは、ヘテロ原子と炭素源とを含む原料ガスをプラズマＣＶＤ法により製造できる。 （もっと読む）

【課題】ナノスケールを有する新規なカーボン構造物であるカーボンナノウォールの処理方法、カーボンナノウォール、カーボンナノウォールデバイスを提供する。
【解決手段】カーボンナノウォール（ＣＮＷ）に対して形状処理を行う。形状処理としてはプラズマエッチング等のドライエッチング処理を採用できる。カーボンナノウォールを構成するグラフェンシートの少なくも先端部の厚みを根元部の厚みよりも減少させることが好ましい。 （もっと読む）

【課題】電流容量/電流増幅率の高いＧａＮ系/ＳｉＣ系ヘテロ接合を有するノーマリオフ縦型半導体装置および製造方法を提供する。
【解決手段】高抵抗半導体層１の表面近傍に形成されたゲート領域４と、ゲート領域４によって挟まれたチャネル領域５と、チャネル領域５表面上において,ゲート領域４に跨って形成され,高抵抗半導体層１よりも広いバンドギャップエネルギーを備えることによって,高抵抗半導体層１とヘテロ接合を形成する第１エピタキシャル成長層３と、第１エピタキシャル成長層３上に形成され,第１エピタキシャル成長層３よりも高不純物密度を備える第２エピタキシャル成長層２と、高抵抗半導体層１においてゲート領域４が形成される表面と反対側の表面上に形成される基板領域６と、第２エピタキシャル成長層２に接続されるソース電極７と、ゲート領域４に接続されるゲート電極８と、基板領域６に接続されるドレイン電極９とを備える。 （もっと読む）