多孔薄膜堆積基板、その製造方法及びスイッチング素子
【課題】孔径、孔の密度が自由に制御でき、安価で簡便であり、有機化合物半導体にも適用が可能な低温で製造される、多孔薄膜堆積基板を提供する。さらには、この方法により得られた多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子及びその製造方法を提供する。
【解決手段】表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板。
【解決手段】表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細孔を有する薄膜構造体および薄膜積層構造体の製造方法、それによって形成される微細構造に関する。さらに、本発明は、微細構造を有するスイッチング素子とその製造方法に関する。
【背景技術】
【０００２】
液晶ディスプレイ、エレクトロルミネッセンス（ＥＬ）ディスプレイ等の表示装置は、ガラス基板等の基板上にマトリックス状に配列されたスイッチング素子を有し、スイッチング素子として薄膜トランジスタ（ＴＦＴ）および画素電極を選択駆動することにより、画面上に表示パターンを形成する。例えばアクティブマトリックス型の液晶表示装置は、ＴＦＴ、画素電極、およびこれらに信号を与える配線が形成されたアレイ基板が対向電極を有する対向基板に対向して配置され、これらの基板の間に液晶が封入された構造を有する。
【０００３】
従来、こうした表示装置用のスイッチング素子としては、シリコンを活性層とするＴＦＴが用いられてきた。しかし、シリコン薄膜を形成するには化学気相成長（ＣＶＤ）工程が必要であり、製造コスト削減を阻む大きな要因となっている。また、基板としては通常ガラス基板が用いられるが、ガラス基板は一般に衝撃に弱く割れやすい。そこで基板の割れや表示装置の軽量化、フレキシブル化に対応するため、高分子フイルムを基板として用いることが提案されている。しかし、高分子フイルムはガラス基板と比較するとはるかに耐熱性に劣るため、比較的高温のプロセスを必要とするシリコンＴＦＴの製造工程には適さない。そこで、低温かつ安価なプロセスで形成可能な有機半導体を活性層に用いるスイッチング素子の検討が進められている。
【０００４】
また、有機半導体のキャリアの移動度は、アモルファスシリコンと同等か多くはそれ以下であるため、十分なＯＮ電流値が得られない。特にＥＬディスプレイ等の電流駆動型の表示装置を駆動するには十分でない。
低い移動度でも比較的良好なＯＮ電流値が得られるスイッチング素子として静電誘導型トランジスタ（ＳＩＴ）がある。ＳＩＴは通常のＴＦＴが活性層のシート方向に電流を流す横型であるのに対し、膜厚方向に電流を流す縦型のトランジスタである。図２２はＳＩＴの構造を示す概略断面図である。ＳＩＴは一般にソース電極１０３とドレイン電極１０２からなる一対の平行平板電極間に、多数の貫通孔１０８（以下、「スリット」「ゲート孔」ということもある）が形成されたシート状のゲート電極１０４が挿入された三極管類似の構造を有する。平行平板電極間およびゲート孔には半導体層１０５ａ、１０５ｂが充填されている。ゲート電極１０４に電圧を印加すると、ゲート孔を貫通する半導体層１０５ａ、１０５ｂ中に空乏層が形成され電流を制御できる。
【０００５】
有機半導体を活性層に用いるＳＩＴにおいて低駆動電圧やＯＦＦ電流値の十分な低減を図るためには、薄い空乏層でも効率良く電流を制御する必要があり、そのためにはゲート孔を小さくする必要がある。すなわち、有機半導体は一般に無機半導体と比較してキャリアの移動度が十分でないため、十分なＯＮ電流値を得ようとすればドーパント濃度を高くする必要がある。ドーパント濃度が高いと同じ電圧でも形成される空乏層の空乏長は小さい。このためド一パント濃度にもよるが、有機半導体を活性層に用いるＳＩＴの場合ゲート孔の孔径を10μm以下にすることが必要である。
【０００６】
しかしながら、液晶ディスプレイ等のフラットパネル・ディスプレイを作製する際に通常用いる、比較的低コストで低解像度のリソグラフイー工程により作製しうるゲート孔の径は数μｍ程度以上である。このため10μm以下のゲート孔をリソグラフイー工程で正確に形成しようとするとコスト高になってしまう。また、すでに形成されている有機半導体層の上に従来のレジストポリマーを用いたリソグラフィー工程を用いる場合、レジストや金属膜等の剥離工程によって有機半導体層が劣化してしまうという問題もある。
【０００７】
有機半導体を活性層に用いるＳＩＴにおいて、薄く蒸着したアルミニウムの不連続膜をゲート電極として用いることが試みられている（非特許文献１参照）。しかし、形成される多孔質構造のサイズが均一でないため、良好なスイッチング特性を得るのが難しく、さらに蒸着条件によってゲート電極の多孔質構造が大きく変化するため、大面積の基板上に一括して形成することが必要なディスプレイ用のスイッチング素子アレイの場合、各素子の特性を一定に保つことが難しい。
【０００８】
この問題を解決するため、ゲート電極を作製するためのエッチングマスクとしてミクロ相分離構造を有する高分子膜を用いる方法が提案されている（特許文献１参照）。しかしながら、この方法ではプロセスに適したミクロ相分離構造を有する高分子膜を調製するのは難しく、また工程数も多く安価なプロセスとは言い難い。
【０００９】
さらに、微粒子を基板に付着させることが試みられているが、付着した微粒子の安定性に欠けるため半導体リソグラフィーの代替技術としての利用には適していないとされており半導体製造への応用はなされていない（非特許文献２参照）。微粒子を蒸着時のシャドーマスクとして用いることにより成膜やエッチングを行った例（非特許文献３参照）、または微細孔を有する素子の形成例もあるが（非特許文献４参照）、ここで開示されている素子構造では十分なＯＮ電流値を得ることが困難である。
【００１０】
【特許文献１】特開2001-189466号公報
【非特許文献１】工藤等著,「シンセティックメタルズ（Synthetic Metals）」, 1999年,第102巻,p.900−903
【非特許文献２】P.Hanarp等、コロイド・アンド・サーフェイス（Colloids and Surfaces）、Physicochem.Eng.Aspects 214(2003)23-36,
【非特許文献３】C. Werdinius等、ラングミア（Langmuir）,2003,19,458-468.
【非特許文献４】村石等著,「信学技報」,2002年,第15巻,p.13−17
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、孔径、孔の密度が自由に制御でき、安価で簡便であり、有機化合物半導体にも適用が可能な低温で製造される、多孔薄膜堆積基板を提供することを目的とする。さらには、この方法により得られた多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の課題は、以下の手段により達成された。
（１）表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板の製造方法。
（２）前記基板に設置した微粒子を軟化し固着させるよう加熱することを特徴とする（１）記載の多孔薄膜堆積基板の製造方法。
（３）前記微粒子がポリマー微粒子であることを特徴とする（１）または（２）記載の多孔薄膜堆積基板の製造方法。
（４）前記薄膜の微細孔の開口径が１ｎｍ〜１０μmであることを特徴とする（１）〜（３）のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
（５）前記基板の表面が表面修飾剤により修飾された基板であることを特徴とする（１）〜（４）のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
（６）（１）〜（５）に記載の方法によって製造された多孔薄膜堆積基板。
（７）（６）に記載の多孔薄膜堆積基板に、さらに薄膜を製膜してなることを特徴とするスイッチング素子。
（８）前記薄膜の少なくとも１層が有機電荷輸送性物質層であることを特徴とする（７）記載のスイッチング素子。
【発明の効果】
【００１３】
本発明の多孔薄膜堆積基板は、低温において、安価で簡便に、孔の密度を自由に制御して製造することができ、有機化合物半導体への適用も可能である。さらに、上記の多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子を提供することができる。また、本発明の有機スイッチング素子は、スイッチング素子アレイに適用することにより、各種フラットパネルディスプレイ等への幅広い応用が可能であり、その工業的価値は著しく大きい。
【発明を実施するための最良の形態】
【００１４】
本発明の多孔薄膜堆積基板は、表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ（本発明において特に断らない限り、設置とは吸着の意味を含むものとする）、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去して、前記基板上に微細多孔を形成したことを特徴とする多孔薄膜堆積基板である。以下、本発明の実施態様について更に詳細に説明するが、本発明はこれに限られるものではない。
【００１５】
（概略工程）
図１は、本発明における多孔薄膜堆積基板の製造工程の一例を概略的に示した模式図である。図１においては、各工程を部分断面図によって示し（工程Ｉａ〜工程Ｉｄ）、それぞれ対応する工程を部分平面図によって示している（工程IIａ〜工程IIｄ）。
まず、表面に静電荷を有する基板１を準備する（工程Ｉａ、工程IIａ）。次に、基板表面の電荷と逆の静電荷を表面に有する微粒子１１を設置させる（工程Ｉｂ、工程IIｂ）。この微粒子設置基板の上に薄膜１２を堆積する（工程Ｉｃ、工程IIｃ）。次いで、設置させた微粒子１１を除去し、基板上に貫通孔８を有する薄膜１２の層を形成する（工程Ｉｄ、工程IIｄ）。図２に示すように、薄膜を積層膜として形成することもでき、基板１の上に微粒子１１の設置後（工程I）、機能に応じた複数の薄膜、例えば、ドレイン電極２、有機電荷輸送性物質層５、ゲート電極４の各層を堆積し（工程II〜IV）、その後、微粒子を除去することで、積層構造を有する多孔薄膜堆積基板とすることができる。
【００１６】
（微粒子の設置）
微粒子の基板への設置方法は、従来、バーコート法、スキージ塗布法、スピンコート法、インクジェット法、スプレー法などが用いられており、中でもスピンコート法が比較的小面積に均一に処理を行うことができ、スプレー法は大面積に均一に処理を行うことができるとされている（特願２００３−３０８０３２号明細書）。しかし、さらにスイッチング素子として良好な特性を実現するには、これらの方法では満足できず、より均一で微細な多孔薄膜堆積基板を形成するための微粒子の設置方法が必要である。そこで、本発明者は、従来の方法によらず、浸漬吸着法により基板上に微粒子を設置する方法を見出した。浸漬吸着法とは、微粒子を分散した分散液中に基板を浸漬し、基板と粒子の静電的相互作用により、粒子を基板に吸着させる方法である。微粒子の設置においては、基板と粒子間の相互作用を十分に高めることが好ましく、基板自身が十分な静電荷を有していれば、直接、微粒子を基板に設置することが可能である。
一方、基板自身が静電荷を持たないか、または持っていても弱い場合は、表面修飾剤を使用することができ、基板表面を修飾することにより、その静電荷を高めることができる。また、図３のように、基板３０１と微粒子３１１が同一の静電荷（図４では負電荷の場合を例示している）を有する場合にも、表面修飾剤３３２が好ましく用いられ、基板表面を正電荷とし、微粒子の設置を実現することができる。必要に応じて、複数の表面修飾剤を用い、積層した表面修飾層を形成することも可能である。
【００１７】
（微粒子の設置後の処理）
分散液から引き上げた微粒子設置基板は、残留する分散媒を有するため、室温での自然乾燥、圧縮空気による送風乾燥、減圧乾燥、昇温などにより乾燥することが好ましい。
一方、基板を分散液から引き上げて乾燥する際に、設置した微粒子は凝集する性質をもつため問題となり、これを防ぐ手段が必要となる。微粒子が凝集してしまうと、設置した微粒子の均一な分散性は失われ、素子としたときの性能を低下させる原因となる。このような凝集は、基板の上に残留した分散媒を乾燥させる際、微粒子の間には微小なメニスカスが形成され、粒子の間にキャピラリーフォースが働くことによって凝集が生じる。凝集を制御するためには、前述の基板と粒子間の静電的相互作用を強め、微粒子の基板への固着力を高めることが好ましい。
【００１８】
固着力を高めるために、加熱により微粒子を適度に軟化させ、微粒子と基板の設置面積を増大させることが好ましい。加熱する方法は、基板を劣化させず、設置した微粒子を適度に軟化できればどのような方法でもよいが、液中でリンスする方法、加熱した微粒子分散液中に基板を浸漬する方法、ホットプレートなどを用いて基板を直接加熱する方法などが好ましい。液中リンスによる加熱の場合、リンス溶媒としては、水系溶媒（例えば、蒸留水、超純水、イオン交換水など）、有機溶媒（例えば、アルコール、アセトンなど）、またはそれらの混合液が好ましく用いられ、取り扱い性や工業性の点からは、水系溶媒がより好ましい。液中リンスによる加熱時間は適宜設定できるが、１秒〜１０分が好ましく、１０秒〜1分がより好ましい。
加熱する温度は、微粒子が基板に固着するように、適度に軟化する温度が好ましく、用いられる微粒子によって適宜設定することができる。例えば、ポリマー微粒子を用いた場合、そのポリマーのガラス転移温度（Ｔｇ）付近で加熱し軟化させることが好ましく、ガラス転移温度より３０℃高い温度以下、３０℃低い温度以上が好ましく、ガラス転移温度より１０℃高い温度以下、１０℃低い温度以上がより好ましい。さらに、加熱温度は、水系溶媒による液中リンスによる加熱、および有機半導体の製造を考慮すると、７０℃〜１００℃が好ましく、８０℃〜１００℃がより好ましい。
【００１９】
加熱後は、凝集を確実に防ぐため、冷却することが好ましく、例えば、冷却水（例えば室温以下の水）でリンスすることが好ましい。
また、微粒子を吸着させた後に、基板上の余分な粒子を洗浄することが好ましい。この処理をしない場合、微粒子が単粒子層にならず、粒子が積み重なった領域ができてしまうためである。
乾燥、加熱、冷却、および洗浄を行う工程は、作業効率を考慮し適宜決定することができるが、微粒子の設置後、これらの工程を経たのち、薄膜の形成に移行することが好ましい。また、加熱や冷却処理を液中リンスにより行う場合には、洗浄処理を兼ねることもできる。
【００２０】
（基板）
基板の素材は特に制限はないが、表面に静電荷を持つことが好ましく、例えば、ガラス、金属酸化物（例えば、酸化アルミニウム、SiO2、ITO）、これらの金属酸化物でコートしたプラスティックフィルム（例えば、ポリエチレンテレフタレート（PET）フィルム、ポリエチレンナフタレート（PEN）フィルム、ポリカーボネートフィルム）などが好ましい。金属酸化物の場合、アルミニウムなどのように反応性に富むものは表面に酸化膜を形成しやすいのでそのまま使用できるが、金、白金等の場合はチオール基を含む化合物（例えば、１１−アミノ−1−ウンデカンチオール、１０−カルボキシ−1−デカンチオール、１１−ヒドロキシ−1−ウンデカンチオール）で表面に単分子層を形成するなどの処理をすることが好ましい。
さらに、基板表面の親疎水性、静電荷、凹凸等は微粒子の接着力に影響を与えるので、これらを制御することが好ましい。基板の表面の処理は、これらの性質も考慮し、上述した浸漬吸着法に適合するよう前処理を行うことが好ましい。好ましい前処理としては、紫外線（ＵＶ）・オゾン洗浄、表面修飾剤（例えば、ポリ（ジアリルジメチルアンモニウムクロライド）（ＰＤＤＡ）、ポリ(スチレンスルホン酸ナトリウム)、ポリ(3，4−オキシエチレンオキシチオフェン)）による表面修飾などが挙げられる。基板の厚さに特に制約はないが、ガラス基板であれば０．１ｍｍ〜１０ｍｍが好ましく、フィルム基板であれば１μｍ〜１ｍｍが好ましい。
また、本発明の多孔薄膜堆積基板に用いられる基板は、微粒子の設置を妨げなければ、微粒子の設置前に薄膜層を形成してもよい。このような薄膜は、素子としたときの層構成によって、例えば、電極層、電荷輸送性物質層など適宜決めることができる。
【００２１】
（分散液）
分散液は、微粒子と基板の静電的相互作用を妨げず、処理プロセス中、微粒子を安定して分散させることができる溶媒が好ましい。分散液は、水でも有機溶媒でもよいが、分散液の調製の容易さや、静電的相互作用を強く働かせるという観点からは水が好ましい。微粒子の分散性を良くするため適当な界面活性剤を添加してもよい。微粒子の分散濃度は、微粒子または基板の性質、得られる微粒子の設置密度によって適宜制御することができ、好ましくは０．０１質量％〜１０質量％であり、０．１質量％〜１質量％がより好ましい。
【００２２】
（微粒子）
微粒子の材質は特に制限されないが、表面に静電荷を持つ、または付与することができることが好ましい。また、上述の加熱処理により適度に軟化するものを用いることが好ましく、例えばポリマー微粒子の場合、ガラス転移温度が−１００℃〜２００℃が好ましく、０℃〜１２０℃がより好ましい。このような微粒子として、例えば、ポリスチレン微粒子、ポリメタクリル酸メチル微粒子、ポリメタクリル酸ベンジル微粒子などがあげられ、粒径が単分散で表面官能基の自由度が高く、入手も容易なことから、ポリスチレン微粒子がより好ましい。
また、微粒子と基板との静電的相互作用は、微粒子の形状や表面処理法によっても制御することができ、適切な形状、表面処理を施してもよい。このとき、薄膜の形成後に微粒子を除去することにも適した形状、表面処理とすることがより好ましい。微粒子の形状は球状、楕円球状、多面体等が好ましく、球状がより好ましい。微粒子の表面修飾としては、微粒子のコアシェル化、化学修飾、プラズマ処理、界面活性剤の添加、置換基（例えば、カルボキシル基、トリアルキルアンモニウム基、アミノ基、水酸基、スルホン酸基）の付加などが好ましい。
さらに、薄膜に形成される微細孔のサイズ（開口径）は、微粒子のサイズ（粒径）によって制御できるので、所望のスイッチング素子の設計に適したサイズの粒子を選択することが好ましく、粒径（本発明において、粒径とは粒子の投影面積と等価な円の直径をいう）は１ｎｍ〜１０μmが好ましく、１０ｎｍ〜１０μmがより好ましく、３０ｎｍ〜１μmが特に好ましい。微粒子の粒径分布に特に制限はないが、単分散であることが好ましく、変動係数（ここで、変動係数とは個々の粒径の標準偏差を、粒径の平均に対する百分率で表わしたものであり、ＣＶ値ということもある）において５０％以下が好ましく、２０％以下がより好ましく、１０％以下が特に好ましい。
【００２３】
（薄膜）
本発明の多孔薄膜堆積基板における薄膜は、例えば、スパッタリング法、蒸着法、めっき法、塗布法等の薄膜パターンニング方法、スプレー法などの各種の薄膜形成方法によって形成することができ、これらの方法は使用する材料に応じて適宜選択することができる。薄膜の厚さは、素子動作のための設計的観点と機械的選択剥離のための感度や選択比によって材料ごとに設定することができ、１ｎｍ〜１０μmが好ましい。ただし、設置した微粒子を除去する観点から、微細孔を形成する薄膜の厚さは、粒径と同等以下が好ましく、粒径の１／２以下がより好ましい。薄膜を積層膜とする場合、積層膜数に制限はない。積層膜としたときの各層は素子としたときの各機能層とすることができ、例えば、ソース電極層、ドレイン電極層、ゲート電極層、電荷輸送性物質層などとすることができる。
【００２４】
（微粒子の除去）
本発明の多孔薄膜堆積基板における微粒子の除去は、形成した薄膜を損傷せず、微粒子を確実に除去できる方法が好ましく、例えば、液中超音波処理による除去方法が挙げられる。液中超音波処理により除去する場合、用いる溶媒は、微粒子を分散させることができ、薄膜などを損なわない溶媒を選択することが好ましい。例えば、形成する膜が有機溶媒に溶解しにくい材料で微粒子が親水性であれば、親水性の有機溶媒を用いる。剥離能および選択性を高めるため、必要に応じて洗浄液の温度や超音波の強度および周波数を選択する。超音波の周波数としては100 Hz〜100 MHzが好ましく、１kHz〜10 MHzがより好ましい。広範囲にわたる複数の周波数の超音波を同時に照射したり、順次周波数を切り替えて照射したりするのも好ましい。
【００２５】
（微細構造）
本発明の多孔薄膜堆積基板における微細孔の開口径（以下、「孔径」ともいう）は、形成過程で用いられる微粒子の粒径にほぼ等しくなる。この性質を利用して、微粒子の粒径、粒径の分布のを変化することによって、薄膜の孔径、孔径の分布を自由に制御することができる。孔の位置は基本的にはランダムであるが、孔と孔の相対的位置関係には一定の規則性を有する。これは、孔の位置は微粒子を設置した位置と同じ位置であり、孔間距離は粒子間距離によって定まるからである。図４により説明すると、薄膜４１２に形成された微細孔４０８の中心間の距離（孔間距離）ｄは、設置した微粒子の中心間距離に等しく、この距離はコロイド分散系のDLVO理論でいうところのデバイ長（１／ｋ）の２倍に相当する。この領域は、デバイ長の領域４３５として破線で示されている。デバイ長は、浸漬吸着を行う分散液のpHや添加する塩の濃度を変化させて制御することができ、孔間距離を制御することができる。上記の作用により、均一で高分散の微細孔構造とすることができる。
【００２６】
（スイッチング素子）
本発明の多孔薄膜堆積基板は、従来達成し得なかった均一で分散性のよい微細孔を有するため、工業的価値は大きく、幅広い応用が期待できる。例えば、各種のスイッチング素子に好ましく用いることができ、静電誘導型トランジスタ（ＳＩＴ）または電界効果型トランジスタ（ＦＥＴ）によるスイッチング素子により好ましく用いられる。また、本発明の多孔薄膜積層基板は、高温の加熱を必要としないため、有機半導体を活性層に含むスイッチング素子としても好ましく用いられる。
【００２７】
＜ＳＩＴ型スイッチング素子＞
本発明の多孔薄膜堆積基板を、有機半導体を活性層に用いるＳＩＴ型スイッチング素子としたとき、従来のＳＩＴ型スイッチング素子に比べ、ゲート電極／ソース電極間およびゲート電極／ドレイン電極間の距離を大きく取れるため、ゲート電極／ソース電極間およびゲート電極／ドレイン電極間の寄生容量を減らし、動作速度を向上することができる。
さらに、キャリアの注入を行うソース電極の一部がゲート電極の貫通孔の位置でゲート電極に向かって突起状に形成させることもでき、電界集中によりキャリア注入効率が向上する。上記の効果は、貫通孔が有機半導体層の厚さと同程度以下の場合に顕著となる。スイッチング素子のドレイン電極の孔は貫通している必要はないが、貫通しているのが好ましい。
有機半導体を活性層に用いるＳＩＴ型スイッチング素子において、ゲート電極を電子輸送性の有機電荷輸送性物質層で被覆すれば、ノーマリーオフ型として動作し素子特性を幅広くチューニングすることができる。
【００２８】
＜ＦＥＴ型スイッチング素子＞
本発明の多孔薄膜堆積基板を、有機半導体を活性層に用いるＦＥＴ型スイッチング素子としたとき、ドレイン電極に複数の極微小な貫通孔が形成され、キャリアの注入を行うソース電極の一部を、貫通孔の位置でドレイン電極に向かって突起状に形成しうる。このため、高い入力抵抗が特徴である絶縁ゲートＦＥＴ型スイッチング素子では、従来型の薄膜ＦＥＴ型スイッチング素子よりはるかに短いチャネル長を有し、高速に動作させることができる。さらに、チャネル部のキャリア量に加えて突起状のソース電極からのキャリア注入効率もゲート電圧によって変調することができるため、相互コンダクタンスも向上させることが可能である。
【００２９】
［１］有機スイッチング素子
本発明の多孔薄膜堆積基板を利用した静電誘導型トランジスタ（ＳＩＴ）および電界効果型トランジスタ（ＦＥＴ）の実施態様に関して、さらに詳細に説明する。ただし、本発明はこれらに限られるものではない。
【００３０】
（Ａ）静電誘導型トランジスタ（ＳＩＴ）
＜１＞ ＳＩＴ（１）
図５は本発明の有機スイッチング素子の一例であるＳＩＴ（１）の代表的な素子構造を示す。ＳＩＴ（１）はソース電極５０３とドレイン電極５０２とからなる電極対を備え、電極間にこれら電極対と接触することなく多孔質シート状のゲート電極５０４が形成されている。ドレイン電極５０２とゲート電極５０４は電極面の実質的に同じ位置に貫通孔を有し、これらの貫通孔は共通の貫通孔を形成している。実質的に同じ位置とはスイッチング素子をソース電極側または基板側から垂直に透視したときに貫通孔または孔が同一の軸線上に重なって見える位置を意味する。ソース電極５０３は貫通孔の位置でゲート電極５０４に向かって突起する突起状構造を有する。電極間と、ゲート電極５０４およびドレイン電極５０２に設けられた貫通孔には有機電荷輸送性物質層５０５ａ、５０５ｂが充填されている。ゲート電極５０４は有機電荷輸送性物質層５０５ａ、５０５ｂとショットキー接合されている。
【００３１】
（ａ）有機電荷輸送性物質層
有機電荷輸送性物質層５０５ａ、５０５ｂは有機のホール輸送性物質または電子輸送性物質により構成することができ、ｐ型またはｎ型にドーピングされた有機半導体等で構成することが好ましい。有機半導体としては低分子化合物および高分子化合物のいずれでよい。
低分子化合物としては、例えば、フタロシアニン系誘導体、ナフタロシアニン系誘導体、アゾ化合物系誘導体、ペリレン系誘導体、インジゴ系誘導体、キナクリドン系誘導体、アントラキノン類等の多環キノン系誘導体、シアニン系誘導体、フラーレン類誘導体、インドール、カルバゾール、オキサゾール、インオキサゾール、チアゾール、イミダゾール、ピラゾール、オキサアジアゾール、ピラゾリン、チアチアゾール、トリアゾール等の含窒素環式化合物誘導体、ヒドラジン誘導体、トリフェニルアミン誘導体、トリフェニルメタン誘導体、スチルベン類、アントラキノンジフェノキノン等のキノン化合物誘導体、アントラセン、ベンタセン、ピレン、フェナントレン、コロネン、ルブレンなどの多環芳香族化合物誘導体等が好ましい。
高分子化合物としては、例えば、上記の低分子化合物がポリエチレン鎖、ポリシロキサン鎖、ポリエーテル鎖、ポリエステル鎖、ポリアミド鎖、ポリイミド鎖等の通常の電気的に不活性な高分子鎖の主鎖中に結合したもの、または側鎖としてペンダント状に結合したものなどが好ましい。
【００３２】
高分子化合物として共役性高分子化合物を用いるのも好ましい。共役性高分子化合物の好ましい例としては、ポリパラフェニレン等の芳香族系共役性高分子化合物、ポリアセチレン等の脂肪族系共役性高分子化合物、ポリピロール、ポリチオフェン等の複素環式共役性高分子化合物、ポリアニリン類、ポリフェニレンサルファイド等の含へテロ原子共役性高分子化合物、ポリ（フェニレンビニレン）、ポリ（アリーレンビニレン）、ポリ（チエニレンビニレン）等の上記共役性高分子化合物の構成単位が交互に結合した構造を有する複合型共役系高分子化合物等の炭素系共役性高分子化合物などが挙げられる。さらに、ポリシラン類、ジシラニレンアリレンポリマー類、（ジシラニレン）エテニレンポリマー類、（ジシラニレン）エチニレンポリマー類等のジシラニレン−炭素系共役性ポリマー構造等のオリゴシラン類と炭素系共役性構造が交互に連鎖した高分子化合物などを用いるのも好ましい。
高分子化合物としては、上記の化合物以外にも、カーボンナノチューブ、リン系、窒素系等の無機元素からなる高分子化合物、フタロシアナートポリシロキサン等の高分子鎖に芳香族系配位子が配位した高分子化合物、ペリレンテトラカルボン酸等のペリレン類を熱処理して縮環させたラダー状の高分子化合物、ポリアクリロニトリル等のシアノ基を有するポリエチレン誘導体を熱処理して得られるラダー型高分子化合物、ペロブスカイト類に有機化合物がインターカレートした複合材料などを用いることができる。有機電荷輸送性物質層５０５ａと５０５ｂを構成する材料は同じでも異なっていてもよく、それぞれ１層づつであっても多層であってもよい。
【００３３】
（ｂ）電極
ソース電極５０３およびドレイン電極５０２は十分な導電性を有すれば材質は特に限定されず、金、銀、銅、白金、ニッケル、タングステン、アルミニウム、これらの合金等の金属類、ＩＴＯ、フッ素ドープされた酸化第二スズ、酸化バナジウム等の金属酸化物類、グラファイト、ｎ型またはｐ型にドーピングされたダイヤモンド、シリコンや化合物半導体類、ポリアニリン類、ポリチオフェン類、ポリピロール類等の共役性高分子化合物を含む有機導電材料等を用いることができる。
ソース電極５０３およびドレイン電極５０２の厚さは特に限定されない。通常５〜2000 nmであり、好ましくは10〜500 nm、より好ましくは20〜200 nmである。ソース−ドレイン間に流れる電流量を大きくするため、通常ソース電極５０３およびドレイン電極５０２は有機電荷輸送性物質層５０５ａ、５０５ｂとオーミック接合しているのが好ましい。ゲート電極５０４およびドレイン電極５０２はシート状に形成されていればよく、形状は平面状でも、曲面状でも、円筒状でもよい。
【００３４】
ゲート電極５０４の厚さは特に限定されない。通常５〜500 nmであり、好ましくは10〜100 nm、より好ましくは20〜50 nmである。厚すぎるとソース電極５０３とドレイン電極５０２の間隔が拡大し素子の内部抵抗が上昇してしまう。薄すぎると均一な連続膜を形成するのが困難になる上、ゲート電極５０４のシート抵抗が増大し素子の電圧一電流特性が悪化し、OFF電流値も増大する。
【００３５】
ゲート電極５０４の一方の面はソース電極５０３に、他方の面はドレイン電極５０２に対面しており、それぞれの面に開口部を１つずつ有する複数の貫通孔５０８が形成されている。ドレイン電極５０２の一方の面はゲート電極５０４に、他方の面は基板５０１に対面しており、それぞれの面に開口部を１つずつ有する複数の貫通孔５０８が形成されている。ドレイン電極５０２の貫通孔５０８はゲート電極５０４の貫通孔５０８と実質的に同じ位置に存在する。
【００３６】
ドレイン電極５０２およびゲート電極５０４の開口部の平均半径は２つの半導体層５０５ａ、５０５ｂの厚さの合計と同じであるのが好ましい。それぞれの開口部の孔径は１nm〜10μmであるのが好ましく、10 nm〜500 nmであるのがより好ましく、20 nm〜400 nmであるのが特に好ましい。開口部が大きすぎるとOFF電流値が増大し、駆動電圧が上昇してしまう。逆に小さすぎると素子がONにならない。また、開口部の開口率（開口部の総面積×100／貫通孔が形成されている領域の総面積）は10〜90％が好ましく、20〜80％がより好ましい。開口率が小さすぎると素子の内部抵抗が増大し、逆に開口率が大きすぎるとゲート電極のシート抵抗が増大する。
【００３７】
図６は、図５に示したスイッチング素子の VI−VI 線の部分断面図である。ゲート電極５０４は複数の貫通孔を有し、そこに有機電荷輸送性物質層５０５ｂが形成されている。ドレイン電極５０３も図６に示すゲート電極５０４と同様の形状を有することが好ましい。
【００３８】
一般にＳＩＴにおいては、開口部がゲート電極全体にわたって均一に配置されている方がゲート電極面内の電位分布が均質になり易く、電界集中等による素子破壊等が起きにくい。またゲート電圧の変化に応じてソース・ドレイン間に流れる電流値も急峻に変化させることができる。しかし、スイッチング素子をアレイ化して、ディスプレイ用のスイッチング素子アレイとして用いる場合には、このような開口部の均一な配列は適当ではない。一般にスイッチング素子をアレイ化する場合、各スイッチング素子間に特性のばらつきが生じやすい。そのためソース・ドレイン間の電流値が特定のゲート電圧においてあまり急峻に変化すると、同じ電圧が印加されても各素子のソース・ドレイン間に流れる電流値が大きく異なってしまい、表示画面の均質性を保つことが難しくなってしまう。
【００３９】
これを防止するためには、ゲート電圧に対するソース・ドレイン間電流の応答性をある程度落す方がむしろ好ましい。開口部の孔径に分布を持たせるとゲート電極面内の電圧の掛かり方が不均一になるため、応答性が低下する。ただし、あまり不規則にしてしまうと応答性が必要以上に低下してしまう上、電界集中による素子破壊等も起こりやすくなる。
開口部の孔径の分布は、CV値で0.1％〜20％の範囲が好ましい。
開口部の半径が特に0.5〜１μｍ程度の場合、開口部がゲート電極全面にわたって一様なパターンであると可視光との干渉等が起こりやすい。このような開口部を有するスイッチング素子のアレイをディスプレイに用いると、ゲート電極が表示面から透けて見える場合には表示面に干渉縞、モアレ模様等が生じやすく画質の低下を招きやすい。本発明のスイッチング素子は、ゲート電極の開口部の配列が適度な不規則性を有しているため、こうした干渉縞やモアレ模様の発生を抑制できる。
ＳＩＴ（１）においては、図５でいうと、ゲート電極５０４は有機電荷輸送性物質層５０５ａ、５０５ｂとショットキー接合される。有機電荷輸送性物質層５０５ａ、５０５ｂがｐ型半導体の場合、ゲート電極５０４の材質としては仕事関数の小さな物質が好ましく、好ましい例としてはアルミニウム、アルミニウム合金等が挙げられる。有機電荷輸送性物質層５０５ａ、５０５ｂがｎ型半導体の場合、ゲート電極５０４の材質としては仕事関数の大きな物質が好ましく、好ましい例としては金、白金、ＩＴＯ、フッ素ドープされた酸化スズ等が挙げられる。
【００４０】
＜２＞ ＳＩＴ（２）
図７は有機スイッチング素子の別の例であるＳＩＴ（２）の代表的な素子構造を示す。ＳＩＴ（２）は基板５０１の上にソース電極５０３とドレイン電極５０２とからなる電極対を備え、電極間にこれら電極対と接触することなく多孔質シート状のゲート電極５０４が形成されている。ドレイン電極５０２とゲート電極５０４の間には、ドレイン電極５０２側からｐ型有機電荷輸送性物質層（ｐ型ホール輸送性層またはｐ型半導体層ともいう）５０６ａおよびｎ型有機電荷輸送性物質層（ｎ型電子輸送性層またはｎ型半導体層ともいう）５０７ａが順次充填、積層されており、かつドレイン電極５０２、ｐ型半導体層５０６ａ、ｎ型半導体層５０７ａおよびゲート電極５０４と、ソース電極５０３の間にはゲート電極側から電子輸送性有機電荷輸送性物質層（ｎ型半導体層）５０７ｂおよびホール輸送性有機電荷輸送性物質層（ｐ型半導体層）５０６ｂが順次充填、積層されている。さらに、ドレイン電極５０２、ｐ型半導体層５０６ａ、ｎ型半導体層５０７ａおよびゲート電極５０４はｎ型半導体層５０７ｂにより被覆され、ｐ型半導体層５０６ｂとは直接接触しない。さらに、ドレイン電極５０２、ｐ型半導体層５０６ａ、ｎ型半導体層５０７ａおよびゲート電極５０４は実質的に同じ位置に貫通孔を有し、これらの貫通孔は共通の貫通孔を形成している。ｐ型半導体層５０６ｂおよびソース電極５０３は貫通孔の位置でドレイン電極５０２に向かって突起する突起状構造を有する。
【００４１】
ホール輸送性有機電荷輸送性物質層５０６ａ、５０６ｂおよび電子輸送性有機電荷輸送性物質層５０７ａ、５０７ｂとしては、ＳＩＴ（１）の有機電荷輸送性物質層５０５ａ、５０５ｂと同様の材料を用いることができる。ホール輸送性有機電荷輸送性物質層５０６ａと５０６ｂ、および電子輸送性有機電荷輸送性物質層５０７ａと５０７ｂの構成材料はそれぞれ同じでも異なっていてもよい。ソース電極５０３およびドレイン電極５０２の材質、形状および厚さはＳＩＴ（１）と同様でよい。ゲート電極５０４の形状、厚さ、ゲート電極からドレイン電極にかけて形成される貫通孔およびその開口部の構造はＳＩＴ（１）と同様でよい。
【００４２】
＜３＞ ＳＩＴ（１’）およびＳＩＴ（２’）
図８は本発明の多孔薄膜堆積基板を利用したスイッチング素子の一例であり、ドレイン電極に貫通孔のない代表的な素子構造をＳＩＴ（１’）として示す。ＳＩＴ（１’）のゲート電極５０４に貫通孔がある一方、ドレイン電極５０２には貫通孔がない。そのこと以外は有機電荷輸送性物質層５０５ａ、５０５ｂ、基板５０１、ソース電極５０３を有し、ＳＩＴ（１）と同様の構造であり、素子を構成するのに用いる材料の条件もＳＩＴ（１）と同様である。
【００４３】
図９に、ドレイン電極に貫通孔のないスイッチング素子における、その他の例を、ＳＩＴ（２’）として示す。ＳＩＴ（２’）のゲート電極５０４に貫通孔があるが、ドレイン電極５０２およびホール輸送性有機電荷輸送性物質層５０６ａには貫通孔がない。それ例外は、基板５０１、電子輸送性有機電荷輸送性物質層５０７ａ、５０７ｂ、一方のホール輸送性有機電荷輸送性物質層５０６ｂ、ソース電極５０３を有し、ＳＩＴ（２）と同様の構造であり、素子を構成するのに用いる材料の条件もＳＩＴ（２）と同様である。
【００４４】
ＳＩＴ（１）およびＳＩＴ（２）の有機スイッチング素子は、ＳＩＴ（１’）およびＳＩＴ（２’）の有機スイッチング素子に比べ、キャリヤの流れがゲート電極に集中するため、ON／OFF比が良好である。
【００４５】
（Ｂ）電界効果型トランジスタ（ＦＥＴ）
図１０は本発明の多孔薄膜堆積基板を利用した有機スイッチング素子の、さらに別の例である、ＦＥＴの代表的な素子構造を示す。ＦＥＴはソース電極５０３とゲート電極５０４とからなる電極対を備え、電極間にこれらの電極対と接触することなく多孔質シート状のドレイン電極５０２が挿入されている。ドレイン電極５０２の一方の面はゲート電極上に設けられたゲート絶縁層５１０と接しており、他方の面は絶縁体層５０９と接している。絶縁体層５０９はドレイン電極５０２に形成された貫通孔と実質的に同じ位置に貫通孔を有し、これらの貫通孔は共通の貫通孔を形成している。ソース電極５０３とゲート絶縁層５１０の間および絶縁体層５０９とドレイン電極５０２に設けられた貫通孔には有機電荷輸送性物質層５０５が充填されている。ソース電極５０３は貫通孔の位置でゲート電極５０４へ向かって突起する突起状構造を有する。
【００４６】
有機電荷輸送性物質層５０５としては、ＳＩＴ（１）と同様の物質を用いることができる。ソース電極５０３、ドレイン電極５０２およびゲート電極５０４の材質は、十分な導電性を有すれば材質は特に限定されず、金、銀、鋼、白金、ニッケル、タングステン、アルミニウム、これらの合金等の金属類、ＩＴＯ、フッ素ドープされた酸化スズ、酸化バナジウム等の金属酸化物類、グラファイト、n型またはp型にドーピングされたダイヤモンド、シリコンや化合物半導体類、ポリアニリン類、ポリチオフェン類、ポリピロール類等の共役性高分子化合物を含む有機導電材料等を用いることができる。
【００４７】
ソース電極５０３およびドレイン電極５０２の形状、厚さ、貫通孔のサイズおよび配置等はＳＩＴ（１）と同様であってよい。ゲート電極５０４の形状は特に限定されず、シート状、メッシュ状、多孔質状、線状、ドット状、櫛状等であってよいが、図１０に示すようにシート状の平板電極であるのが好ましい。
【００４８】
ゲート絶縁層５１０はゲート電極５０４とドレイン電極５０２および有機電荷輸送性物質層５０５を絶縁するために設置される。その材質は絶縁性のものであれば特に限定されず、ポリイミド類等の有機高分子膜、ケイ素酸化物、アルミナ、酸化タンタル等の金属酸化物等が好ましい。ゲート絶縁層５１０が金属酸化膜の場合、多孔質化したゲート電極表面に酸化膜を新たに成膜してもよいし、ゲート電極をアルミニウム、タンタル等で形成し、ゲート電極表面を酸化して表面酸化層を形成してもよい。ゲート絶縁層５１０は駆動電圧を低減するため誘電率が高い方がより好ましい。
【００４９】
ゲート絶縁層５１０の膜厚は特には限定されないが、10〜100 nmが好ましく、20〜50 nmがより好ましい。薄すぎると十分な絶縁機能を具備するのが難しく、厚すぎると駆動電圧が大きくなる等の問題が生ずる。
【００５０】
絶縁体層５０９はスイッチング素子の寄生容量を低減するため、低誘電率の絶縁性物質を用いるのが好ましい。絶縁性物質としては、ポリイミド類等の高分子材料やシリカ（SiO2）などの無機材料が挙げられる。なかでもポリイミド類や、ナノメートルオーダーの空孔を有するポリイミド、SiO2等の多孔質膜等が好ましい。
【００５１】
［２］ 有機スイッチング素子の製造方法
本発明の多孔薄膜堆積基板は、スイッチング素子の、ドレイン電極、ゲート電極およびこれらの電極の上下に設けられた絶縁体層、半導体層等の機能性薄膜が有する共通の貫通孔として好ましく利用することができる。従来より採用されている、ゲート電極蒸着時にスリット状の蒸着マスクからの「にじみ」等を利用してキャリアチャネルとなるゲート電極ギャップを作製する方法では、横方向に制御して作製できるゲート電極構造が10μｍオーダーとなる。これでは、素子面積に占めるゲート電極で遮蔽された領域の割合が大きくなり素子の有効面積が十分でなく、ギャップ幅が大きくなりギャップ中央部のコンダクタンスがゲート電圧で変調されない領域が生じ、電流のオン／オフ比が小さくなってしまう等の問題が生じやすい。本発明の多孔薄膜堆積基板は、このような問題を解消した、微細孔を有する薄膜構造体である。以下に、本発明の製造方法の実施態様を、ＳＩＴおよびＦＥＴについて、更に詳細に説明する。
【００５２】
（Ａ） ＳＩＴ（１）の製造方法
工程（Ｉ）ドレイン電極の形成
図１１はＳＩＴ（１）の製造方法の概略を示す。以下の方法により基板５０１上にドレイン電極５０２を形成し、必要に応じてドレイン電極５０２に配線パターンをパターニングする。まず、基板５０１上に浸漬吸着法によって微粒子を付着させる。必要に応じて加熱処理等を施し、微粒子を基板５０１上に固定する。この微粒子をシャドーマスクとしてドレイン電極５０２を蒸着し、微粒子を除去して貫通孔を形成する。ドレイン電極５０２は、例えばＩＴＯ膜等をスパッタリング法によって形成したり、白金、金、パラジウム、銀、銅、ニッケル、コバルト、インジウム、タングステン等の金属膜を蒸着法、スパッタリング法、めっき等によって形成する。またポリアニリン、ポリピロール、ポリチオフェン等の導電性高分子膜を、塗布、電界重合法等によって形成してもよい。
【００５３】
工程（II） ゲート電極の形成
ドレイン電極２上にＣＶＤ、蒸着、塗布、めっき、液相析出（ＬＰＤ）法等によって有機電荷輸送性物質層５０５ａを形成する。このときドレイン電極５０２の貫通孔内部にも有機電荷輸送性物質層５０５ａを充填する。次に、有機電荷輸送性物質層５０５ａ上にゲート電極５０４を形成する。有機電荷輸送性物質としてp型の有機共役性高分子材料等を用いる場合は、ゲート電極５０４としてアルミニウム等の仕事関数の小さな金属膜を蒸着法等によって形成するのが好ましい。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によってドレイン電極５０２の貫通孔部分を除去し、有機電荷輸送性物質層５０５ａおよびゲート電極５０４に貫通孔を形成する。
【００５４】
工程（III） 有機電荷輸送性物質層の形成
ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によって有機電荷輸送性物質層５０５ｂを形成する。このとき貫通孔内部にも有機電荷輸送性物質層５０５ｂを充填する。
【００５５】
工程（IV） ソース電極の形成
有機電荷輸送性物質層５０５ｂの上にスパッタリング法、蒸着法、めっき、ＬＰＤ法等により、好ましくは有機電荷輸送性物質層５０５ｂへのダメージが少ない蒸着法によりソース電極５０３を形成する。併せて必要に応じてソース電極５０３を所望の配線パターンにパターニングしてスイッチング素子を完成する。
【００５６】
（Ｂ）ＳＩＴ（２）の製造方法
図１２はＳＩＴ（２）の製造方法の概略を示す。ＳＩＴ（２）の工程（Ｉ）は上記ＳＩＴ（１）の工程（Ｉ）と同じである。
【００５７】
工程（II）
ゲート電極の形成
基板５０１上のドレイン電極５０２の上にＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等により、p型有機電荷輸送性物質層５０６ａを形成する。このときドレイン電極５０２の貫通孔内部にもp型有機電荷輸送性物質層５０６ａを充填する。次に、p型有機電荷輸送性物質層５０６ａ上にＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等により、好ましくは有機電荷輸送性物質層へのダメージが少ない蒸着法によりn型有機電荷輸送性物質層５０７ａを形成する。さらにn型有機電荷輸送性物質層５０７ａ上にゲート電極５０４を形成する。この場合、金、白金、ＩＴＯ、フッ素ドープされた酸化スズ等の仕事関数の大きな物質からなる薄膜を蒸着法等によって形成する。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によってドレイン電極５０２の貫通孔部分を除去し、有機電荷輸送性物質層５０６ａ、５０７ａおよびゲート電極５０４に貫通孔を形成する。
【００５８】
工程（III） n型有機電荷輸送性物質層の形成
ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によって、n型有機電荷輸送性物質層５０７ｂを形成する。このとき貫通孔内部にもn型有機電荷輸送性物質層５０７ｂを充填する。
【００５９】
工程（IV） p型有機電荷輸送性物質層の形成
ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によりn型有機電荷輸送性物質層５０７ｂ上にp型有機電荷輸送性物質層５０６ｂを形成する。
【００６０】
工程（V） ソース電極の形成
p型有機電荷輸送性物質層５０６ｂの上にスパッタリング法、蒸着法、めっき、ＬＰＤ法等により、好ましくは有機電荷輸送性物質層へのダメージが少ない蒸着法によりソース電極５０３を形成する。併せて必要に応じてソース電極５０３を所望の配線パターンにパターニングしてスイッチング素子を完成する。
【００６１】
（Ｃ）ＦＥＴの製造方法
工程（Ｉ） ゲート電極の形成
図１３はＦＥＴの製造方法の概略を示す。基板５０１上にゲート電極５０４を形成し、必要に応じてゲート電極５０４に配線パターンをパターニングする。ゲート電極５０４は、例えばＩＴＯ膜等をスパッタリング法によって形成したり、白金、金、パラジウム、銀、銅、ニッケル、コバルト、インジウム、タングステン等の金属膜を蒸着法、スパッタリング法、めっき等によって形成する。またポリアニリン、ポリピロール、ポリチオフェン等の導電性高分子膜を、塗布、電界重合法等によって形成してもよい。
【００６２】
工程（II） ゲート絶縁層の形成
ゲート電極５０４上にゲート絶縁層５０８を形成する。例えば、SiO2膜等をスパッタリング法、ＣＶＤ法、ＬＰＤ法等により形成したり、ポリイミド膜を塗布法、蒸着法、電着法等によって形成する。あるいは単に加熱処理等によりゲート電極表面に表面酸化層を形成し、ゲート絶縁層５０８としてもよい。
【００６３】
工程（III） ドレイン電極の形成
ゲート絶縁層５０８上に上記ＳＩＴ（１）の製造方法の工程（Ｉ）と同様の方法でドレイン電極５０２を形成する。
【００６４】
工程（IV） 絶縁体層の形成
ドレイン電極５０２上に上記ＦＥＴの製造方法の工程（II）と同様にして絶縁体薄膜５０９を形成する。この絶縁体薄膜５０９に貫通孔を設ける方法は上記ＳＩＴ（１）の製造方法の工程（II）と同様である。工程（V）〜（VI）は、有機電荷輸送性物質層５０５およびソース電極５０３を設ける工程であり、ＳＩＴ（１）の製造方法の工程（III）〜（IV）と同様である。
【００６５】
（Ｄ） ＳＩＴ（１’）の製造方法
工程（Ｉ） ドレイン電極の形成
図１４はＳＩＴ（１’）の製造方法の概略を示す。基板５０１上にドレイン電極５０２を形成し、上記ＳＩＴ（１）の製造方法の工程（Ｉ）と同様にして必要に応じてドレイン電極５０２に配線パターンをパターンニングする。
【００６６】
工程（II） ゲート電極の形成
ドレイン電極５０２上に塗布法（スプレー法）等によって離形剤を付着させる。離形剤は、液中超音波処理による薄膜剥離を行う際に、剥離部位の選択性を発現させるために用いる。従って、離形剤の付着面積を小さくし、均一に付着させるのが好ましい。離形剤はドレイン電極５０２と有機電荷輸送性物質層５０５ａとの密着力を小さくできるものなら特に限定されず、オイル、シリコーン、フッ素系界面活性剤等を用いることができる。離形剤を付着させたドレイン電極上に、ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によって有機電荷輸送性物質層５０５ａを形成する。次に、有機電荷輸送性物質層５０５ａ上にゲート電極５０４を形成する。有機電荷輸送性物質層５０５ａとしてp型の有機共役性高分子材料等を用いる場合、ゲート電極５０４としてアルミニウム等の仕事関数の小さな金属膜を蒸着法等によって形成する。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によって離形剤付着部分を除去し、有機電荷輸送性物質層５０５ａおよびゲート電極５０４に貫通孔を形成する。工程（III）〜（IV）は、有機電荷輸送性物質層５０５ｂおよびソース電極５０３を設ける工程であり、ＳＩＴ（１）の製造方法の工程（III）〜（IV）と同様である。
【００６７】
（Ｅ）ＳＩＴ（２’）の製造方法
工程（Ｉ） ドレイン電極の形成
図１５の工程（Ｉ）はＳＩＴ（２’）の製造方法の概略を示す。工程（Ｉ）は上記ＳＩＴ（１’）の製造方法の工程（Ｉ）と同様である。
【００６８】
工程（II） ゲート電極の形成
基板５０１上のドレイン電極５０２の上に、ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によってｐ型の有機電荷輸送性物質層５０６ａを形成する。次に、p型有機電荷輸送性物質層５０６ａ上に離形剤を付着させる。付着方法、離形剤の材料等は、ＳＩＴ（１’）の製造方法の工程（II）と同様である。離形剤を付着させたp型有機電荷輸送性物質層５０６ａ上にＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等により、好ましくは電荷輸送性物質層へのダメージが少ない蒸着法によりn型有機電荷輸送性物質層５０７ａを形成する。さらにn型有機電荷輸送性物質層５０７ａ上にゲート電極５０４を形成する。この場合、金、白金、ＩＴＯ、フッ素ドープされた酸化スズ等の仕事関数の大きな物質の薄膜を蒸着法等によって形成する。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によって離形剤付着部分を除去し、n型有機電荷輸送性物質層５０７ａおよびゲート電極５０４に貫通孔を形成する。工程（III）〜工程（V）は、n型有機電荷輸送性物質層５０７ｂ、p型有機電荷輸送性物質層５０６ｂ、およびソース電極５０３を形成する工程であり、ＳＩＴ（２）の製造方法の工程（III）〜（V）と同様である。
【００６９】
［３］ スイッチング素子アレイ
上述のスイッチング素子をマトリックス状に配置し、液晶ディスプレイ、電気泳動ディスプレイ、エレクトロクロミック（ＥＣ）ディスプレイ、ＥＬディスプレイ等の表示装置駆動用のスイッチング素子アレイを構成することができる。図１６はＥＣディスプレイを駆動するためのスイッチング素子アレイの一例を示す配線図であり、図１７はその素子配置である。
【００７０】
図１６において、走査線８１８と信号線８１９とが格子状に配線されており、それぞれにスイッチング素子８１６が接続されている。さらにそれぞれのスイッチング素子にはＥＣ素子８１７が接続されている。図１７において、走査線８１８と信号線８１９とが格子状に配線されており、走査線８１８上にスイッチング素子８１６が配置されており、スイッチング素子８１６の上方にＥＣ素子８１７が配置されている。
【００７１】
このようなＥＣディスプレイ等の電流駆動型の表示素子を駆動するスイッチング素子アレイの場合、図１７の配置図とは異なり、スイッチング素子を表示素子の背後に積層する配置も好ましい。このようなスイッチング素子アレイは、通常のフォトリソグラフイー工程と、前述した貫通孔の形成工程を適宜組み合わせることによって製造可能である。
【００７２】
本発明によるスイッチング素子は、ディスプレイの表示素子を駆動するスイッチング素子として有用である。本発明のスイッチング素子を用いるディスプレイの例としては、液晶ディスプレイ、ＥＬディスプレイ、高分子分散型（PDLC）ディスプレイ、電気泳動ディスプレイ等が挙げられる。また本発明のスイッチング素子は、集積回路（IC）タグ、電波方式（RF）タグ、ICカード、メモリ、各種センサー（ガスセンサー、pHセンサー等）等の各種の電子デバイスに用いることができる。
【実施例】
【００７３】
以下に本発明を実施例に基づきさらに詳細に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
粒径分布が単分散で、変動係数１．６％、平均粒径200nm、表面にトリメチルアンモニウム基を有するポリスチレン微粒子を用い、微粒子濃度が８質量%の分散液とし、これを超純水で0.1質量%に希釈し、透析によって脱塩処理を行った。この中に、UV/O3洗浄したガラス基板を浸漬し、室温で30分静置した。その後、基板を沸騰超純水中で30秒間リンスによる加熱処理を施し、更に室温の超純水で30秒間リンスし冷却した。超純水から基板を引き上げ、圧縮空気で余分な水を取り除いた後、室温で減圧乾燥を3時間行った。この基板を電子顕微鏡で観察して得られた像が図１８である。この像を画像解析したところ、ドメイン密度（孤立粒子であれば1粒子が1個のドメイン、数粒子が凝集していればこの凝集体を1個のドメインとして、単位面積あたりのドメインの個数を算出したもので、この数値が高いほど凝集が少ないことを示す）10個/μm2、被覆率（ドメイン(孤立粒子、または粒子凝集体)の投影面積の総和が単位面積に占める割合であり、この数値が高いほど多くの粒子が基板に設置されていることを示す）33%、ドメイン1個あたりの平均面積（ドメインの投影面積の総和をドメインの個数の総和で割ったもので、この数値が孤立粒子の投影面積に近いほど凝集が少ないことを示す）0.03μm2であった。
【００７４】
（実施例２） 請求項２に係る発明の比較例
実施例１と同じ微粒子、分散液、基板を用い、同じ条件で微粒子の基板上への設置を行い、加熱処理のみを行わなかった場合の、基板上の微粒子の状態を図１９に示す。これを見て分かるように、凝集ドメインが多く発生している。画像解析の結果は、ドメイン密度1.2個/μm2、被覆率34%、ドメイン1個あたりの平均面積0.27μm2であり、凝集が進んでいることを示していることがわかった。
【００７５】
（実施例３）
UV/O3 処理したガラス基板を2質量%のポリジアリルジメチルアンモニウムクロライド（PDDA）水溶液中に一定時間浸漬し、超純水でリンスした後、室温で3時間減圧乾燥を行った。カチオンポリマー処理前後の基板の接触角を測定したところ、40°から50°に変化しており、これによって基板表面にカチオンポリマーの単分子層が形成されていることを確認した。粒径分布が単分散で、変動係数２．３％、平均粒径200nm、および表面にカルボキシル基を有するポリスチレン微粒子の微粒子濃度10質量%の分散液を超純水で0.1質量%に希釈し、透析によって脱塩処理を行った。この中に、PDDAを吸着したガラス基板を浸漬し、室温で30分静置した。その後、基板を２５℃の超純水中で３０秒づつ２回リンスした。超純水から基板を引き上げ、圧縮空気で余分な水をとばした後、室温で減圧乾燥を3時間行った。この基板を電子顕微鏡で観察して得られた像を図２０示す。この像を画像解析したところ、ドメイン密度3.5個/μm2、被覆率20%、ドメイン1個あたりの平均面積0.06μm2であった。
【００７６】
（実施例４）
実施例１で得られた微粒子設置基板を用い、図２に示すプロセスで多孔薄膜堆積基板を製造した。微粒子１１を設置した基板１に（工程Ｉ）、ＲＦ（高周波）スパッタリングによって厚さ２６ｎｍの金／クロム層を成膜しドレイン電極２とした（工程II）。次に、真空蒸着により２３ｎｍの厚さで銅フタロシアニン層（有機電荷輸送性物質層５：工程III）、２０ｎｍの厚さでアルミニウム層（ゲート電極４：工程IV）を成膜し積層した。その後、この基板をメタノール中で超音波照射を行い、粒子を除去した。積層膜の色変化から、微粒子の除去の程度を判断し、15分以上の超音波照射により除去が可能であることがわかった。図２１に粒子除去後の基板表面の原子間力顕微鏡（AFM）像を示しているが、粒子が除去されていることが確認された。
【００７７】
（実施例５）
実施例４で得られた多孔薄膜堆積基板に、真空蒸着によって厚さ２００ｎｍの銅フタロシアニン層を成膜し有機電荷輸送性物質層として、さらにその上に２０ｎｍの金層を製膜しこれをソース電極として積層して、ＳＩＴ（１）素子を製造し、この素子をＳＩＴ（１−１）とした。
【００７８】
（実施例６）
実施例２の微粒子設置基板を用いた以外、実施例４および実施例５と同様にして製造したＳＩＴ（１）をＳＩＴ（１−２）として準備した。
（比較例１）
実施例１と同じ微粒子、分散液、基板を用い、スピンコート法によって微粒子の基板上への設置を行った。画像解析の結果は、ドメイン密度0.21個/μm2、被覆率15%、ドメイン1個あたりの平均面積0.71μm2であり、設置量が少なく凝集が進んでいることがわかった。
（比較例２）
比較例１の微粒子設置基板を用いた以外、実施例４および実施例５と同様にして製造したＳＩＴ（１）をＳＩＴ（１−３）として準備した。
ＳＩＴ（１−１）、ＳＩＴ（１−２）、及びＳＩＴ（１−３）のスイッチング素子としての特性を調べたところ、ＳＩＴ（１−１）ではソース電極およびドレイン電極間に２V印加した際の電流密度が0.1 A／cm2、ソース電極およびドレイン電極間電流のON／0FF比（ION／Ｉ0FF）が104以上であり、ＳＩＴ（１−２）では５V印加した際の電流密度が0.1 A／cm2、ソース電極およびドレイン電極間電流のON／0FF比（ION／Ｉ0FF）が103以上であり、ＳＩＴ（１−１）は動作電圧が低く、ON／0FF比にすぐれ、スイッチング特性が良好であることがわかった。一方、ＳＩＴ（１−３）ではソース電極およびドレイン電極間に５V印加した際の電流密度が0.01 A／cm2、ソース電極およびドレイン電極間電流のON／0FF比（ION／Ｉ0FF）が102であり、ＳＩＴ（１−１）と比較すると、スイッチング特性が劣ることが分かった。
【００７９】
国等の委託研究の成果に係る特許出願（平成１６年度独立行政法人新エネルギー・産業技術総合開発機構 「ナノテクノロジープログラム(ナノ加工・計測技術）機能性カプセル活用フルカラーリライタブルペーパープロジェクト」に関する委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願）
【図面の簡単な説明】
【００８０】
【図１】多孔薄膜堆積基板の製造方法の概略工程を示す模式図である。
【図２】積層薄膜を有する多孔薄膜堆積基板の製造方法の概略工程を示す模式図である。
【図３】表面修飾した基板による浸漬吸着法を説明する模式図である。
【図４】多孔薄膜堆積基板の孔間距離の関係を説明する模式図である。
【図５】ＳＩＴ（１）の素子構造の一例を概略的に示す部分断面図である。
【図６】図５における VI−VI線の部分断面図である。
【図７】ＳＩＴ（２）の素子構造の一例を概略的に示す部分断面図である。
【図８】ＳＩＴ（１’）の素子構造の一例を概略的に示す部分断面図である。
【図９】ＳＩＴ（２’）の素子構造の一例を概略的に示す部分断面図である。
【図１０】ＦＥＴの素子構造の一例を概略的に示す部分断面図である。
【図１１】ＳＩＴ（１）の製造方法の一例を概略的に示す部分断面図である。
【図１２】ＳＩＴ（２）の製造方法の一例を概略的に示す部分断面図である。
【図１３】ＦＥＴの製造方法の一例を概略的に示す部分断面図である。
【図１４】ＳＩＴ（１’）の製造方法の一例を概略的に示す部分断面図である。
【図１５】ＳＩＴ（２’）の製造方法の一例を概略的に示す部分断面図である。
【図１６】ＥＣディスプレイを駆動するためのスイッチング素子アレイの一例を示す配線図である。
【図１７】ＥＣディスプレイを駆動するためのスイッチング素子アレイの一例を示す素子配置図である。
【図１８】実施例１により得られた微粒子設置基板を示す顕微鏡写真である。
【図１９】実施例２により得られた微粒子設置基板を示す顕微鏡写真である。
【図２０】実施例３により得られた微粒子設置基板を示す顕微鏡写真である。
【図２１】実施例４により得られた多孔薄膜堆積基板を示す顕微鏡写真である。
【図２２】ＳＩＴの構造を概略的に示す部分断面図である。
【符号の説明】
【００８１】
１ 基板
２ ドレイン電極
４ ゲート電極
５ 有機電荷輸送性物質層（半導体層）
８ 貫通孔（開口部、微細孔）
１１ 微粒子
１２ 薄膜（蒸着膜、積層膜）
１０１ 基板
１０２ ドレイン電極
１０３ ソース電極
１０４ ゲート電極
１０５ａ、１０５ｂ 有機電荷輸送性物質層（半導体層）
１０８ 貫通孔（開口部、微細孔）
３０１ 負の表面電荷を有する基板
３１１ 負の表面電荷を有する微粒子
３３２ 表面修飾剤
４０８ 貫通孔
４１２ 薄膜
４３５ 微粒子のデバイ長の領域
５０１ 基板
５０２ ドレイン電極
５０３ ソース電極
５０４ ゲート電極
５０５ａ、５０５ｂ 有機電荷輸送性物質層（半導体層）
５０６ａ、５０６ｂ ｐ型有機電荷輸送性物質層
５０７ａ、５０７ｂ ｎ型有機電荷輸送性物質層
５０８ 貫通孔（開口部、微細孔）
５０９ 絶縁体層
５１０ ゲート絶縁層
８１６ スイッチング素子
８１７ ＥＣ素子
８１８ 走査線
８１９ 信号線
【技術分野】
【０００１】
本発明は、微細孔を有する薄膜構造体および薄膜積層構造体の製造方法、それによって形成される微細構造に関する。さらに、本発明は、微細構造を有するスイッチング素子とその製造方法に関する。
【背景技術】
【０００２】
液晶ディスプレイ、エレクトロルミネッセンス（ＥＬ）ディスプレイ等の表示装置は、ガラス基板等の基板上にマトリックス状に配列されたスイッチング素子を有し、スイッチング素子として薄膜トランジスタ（ＴＦＴ）および画素電極を選択駆動することにより、画面上に表示パターンを形成する。例えばアクティブマトリックス型の液晶表示装置は、ＴＦＴ、画素電極、およびこれらに信号を与える配線が形成されたアレイ基板が対向電極を有する対向基板に対向して配置され、これらの基板の間に液晶が封入された構造を有する。
【０００３】
従来、こうした表示装置用のスイッチング素子としては、シリコンを活性層とするＴＦＴが用いられてきた。しかし、シリコン薄膜を形成するには化学気相成長（ＣＶＤ）工程が必要であり、製造コスト削減を阻む大きな要因となっている。また、基板としては通常ガラス基板が用いられるが、ガラス基板は一般に衝撃に弱く割れやすい。そこで基板の割れや表示装置の軽量化、フレキシブル化に対応するため、高分子フイルムを基板として用いることが提案されている。しかし、高分子フイルムはガラス基板と比較するとはるかに耐熱性に劣るため、比較的高温のプロセスを必要とするシリコンＴＦＴの製造工程には適さない。そこで、低温かつ安価なプロセスで形成可能な有機半導体を活性層に用いるスイッチング素子の検討が進められている。
【０００４】
また、有機半導体のキャリアの移動度は、アモルファスシリコンと同等か多くはそれ以下であるため、十分なＯＮ電流値が得られない。特にＥＬディスプレイ等の電流駆動型の表示装置を駆動するには十分でない。
低い移動度でも比較的良好なＯＮ電流値が得られるスイッチング素子として静電誘導型トランジスタ（ＳＩＴ）がある。ＳＩＴは通常のＴＦＴが活性層のシート方向に電流を流す横型であるのに対し、膜厚方向に電流を流す縦型のトランジスタである。図２２はＳＩＴの構造を示す概略断面図である。ＳＩＴは一般にソース電極１０３とドレイン電極１０２からなる一対の平行平板電極間に、多数の貫通孔１０８（以下、「スリット」「ゲート孔」ということもある）が形成されたシート状のゲート電極１０４が挿入された三極管類似の構造を有する。平行平板電極間およびゲート孔には半導体層１０５ａ、１０５ｂが充填されている。ゲート電極１０４に電圧を印加すると、ゲート孔を貫通する半導体層１０５ａ、１０５ｂ中に空乏層が形成され電流を制御できる。
【０００５】
有機半導体を活性層に用いるＳＩＴにおいて低駆動電圧やＯＦＦ電流値の十分な低減を図るためには、薄い空乏層でも効率良く電流を制御する必要があり、そのためにはゲート孔を小さくする必要がある。すなわち、有機半導体は一般に無機半導体と比較してキャリアの移動度が十分でないため、十分なＯＮ電流値を得ようとすればドーパント濃度を高くする必要がある。ドーパント濃度が高いと同じ電圧でも形成される空乏層の空乏長は小さい。このためド一パント濃度にもよるが、有機半導体を活性層に用いるＳＩＴの場合ゲート孔の孔径を10μm以下にすることが必要である。
【０００６】
しかしながら、液晶ディスプレイ等のフラットパネル・ディスプレイを作製する際に通常用いる、比較的低コストで低解像度のリソグラフイー工程により作製しうるゲート孔の径は数μｍ程度以上である。このため10μm以下のゲート孔をリソグラフイー工程で正確に形成しようとするとコスト高になってしまう。また、すでに形成されている有機半導体層の上に従来のレジストポリマーを用いたリソグラフィー工程を用いる場合、レジストや金属膜等の剥離工程によって有機半導体層が劣化してしまうという問題もある。
【０００７】
有機半導体を活性層に用いるＳＩＴにおいて、薄く蒸着したアルミニウムの不連続膜をゲート電極として用いることが試みられている（非特許文献１参照）。しかし、形成される多孔質構造のサイズが均一でないため、良好なスイッチング特性を得るのが難しく、さらに蒸着条件によってゲート電極の多孔質構造が大きく変化するため、大面積の基板上に一括して形成することが必要なディスプレイ用のスイッチング素子アレイの場合、各素子の特性を一定に保つことが難しい。
【０００８】
この問題を解決するため、ゲート電極を作製するためのエッチングマスクとしてミクロ相分離構造を有する高分子膜を用いる方法が提案されている（特許文献１参照）。しかしながら、この方法ではプロセスに適したミクロ相分離構造を有する高分子膜を調製するのは難しく、また工程数も多く安価なプロセスとは言い難い。
【０００９】
さらに、微粒子を基板に付着させることが試みられているが、付着した微粒子の安定性に欠けるため半導体リソグラフィーの代替技術としての利用には適していないとされており半導体製造への応用はなされていない（非特許文献２参照）。微粒子を蒸着時のシャドーマスクとして用いることにより成膜やエッチングを行った例（非特許文献３参照）、または微細孔を有する素子の形成例もあるが（非特許文献４参照）、ここで開示されている素子構造では十分なＯＮ電流値を得ることが困難である。
【００１０】
【特許文献１】特開2001-189466号公報
【非特許文献１】工藤等著,「シンセティックメタルズ（Synthetic Metals）」, 1999年,第102巻,p.900−903
【非特許文献２】P.Hanarp等、コロイド・アンド・サーフェイス（Colloids and Surfaces）、Physicochem.Eng.Aspects 214(2003)23-36,
【非特許文献３】C. Werdinius等、ラングミア（Langmuir）,2003,19,458-468.
【非特許文献４】村石等著,「信学技報」,2002年,第15巻,p.13−17
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、孔径、孔の密度が自由に制御でき、安価で簡便であり、有機化合物半導体にも適用が可能な低温で製造される、多孔薄膜堆積基板を提供することを目的とする。さらには、この方法により得られた多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の課題は、以下の手段により達成された。
（１）表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板の製造方法。
（２）前記基板に設置した微粒子を軟化し固着させるよう加熱することを特徴とする（１）記載の多孔薄膜堆積基板の製造方法。
（３）前記微粒子がポリマー微粒子であることを特徴とする（１）または（２）記載の多孔薄膜堆積基板の製造方法。
（４）前記薄膜の微細孔の開口径が１ｎｍ〜１０μmであることを特徴とする（１）〜（３）のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
（５）前記基板の表面が表面修飾剤により修飾された基板であることを特徴とする（１）〜（４）のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
（６）（１）〜（５）に記載の方法によって製造された多孔薄膜堆積基板。
（７）（６）に記載の多孔薄膜堆積基板に、さらに薄膜を製膜してなることを特徴とするスイッチング素子。
（８）前記薄膜の少なくとも１層が有機電荷輸送性物質層であることを特徴とする（７）記載のスイッチング素子。
【発明の効果】
【００１３】
本発明の多孔薄膜堆積基板は、低温において、安価で簡便に、孔の密度を自由に制御して製造することができ、有機化合物半導体への適用も可能である。さらに、上記の多孔薄膜堆積基板を利用して、均一で十分に小さいゲート孔を有し、動作電圧が低く、周波数特性にすぐれ、スイッチング特性が良好なスイッチング素子を提供することができる。また、本発明の有機スイッチング素子は、スイッチング素子アレイに適用することにより、各種フラットパネルディスプレイ等への幅広い応用が可能であり、その工業的価値は著しく大きい。
【発明を実施するための最良の形態】
【００１４】
本発明の多孔薄膜堆積基板は、表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ（本発明において特に断らない限り、設置とは吸着の意味を含むものとする）、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去して、前記基板上に微細多孔を形成したことを特徴とする多孔薄膜堆積基板である。以下、本発明の実施態様について更に詳細に説明するが、本発明はこれに限られるものではない。
【００１５】
（概略工程）
図１は、本発明における多孔薄膜堆積基板の製造工程の一例を概略的に示した模式図である。図１においては、各工程を部分断面図によって示し（工程Ｉａ〜工程Ｉｄ）、それぞれ対応する工程を部分平面図によって示している（工程IIａ〜工程IIｄ）。
まず、表面に静電荷を有する基板１を準備する（工程Ｉａ、工程IIａ）。次に、基板表面の電荷と逆の静電荷を表面に有する微粒子１１を設置させる（工程Ｉｂ、工程IIｂ）。この微粒子設置基板の上に薄膜１２を堆積する（工程Ｉｃ、工程IIｃ）。次いで、設置させた微粒子１１を除去し、基板上に貫通孔８を有する薄膜１２の層を形成する（工程Ｉｄ、工程IIｄ）。図２に示すように、薄膜を積層膜として形成することもでき、基板１の上に微粒子１１の設置後（工程I）、機能に応じた複数の薄膜、例えば、ドレイン電極２、有機電荷輸送性物質層５、ゲート電極４の各層を堆積し（工程II〜IV）、その後、微粒子を除去することで、積層構造を有する多孔薄膜堆積基板とすることができる。
【００１６】
（微粒子の設置）
微粒子の基板への設置方法は、従来、バーコート法、スキージ塗布法、スピンコート法、インクジェット法、スプレー法などが用いられており、中でもスピンコート法が比較的小面積に均一に処理を行うことができ、スプレー法は大面積に均一に処理を行うことができるとされている（特願２００３−３０８０３２号明細書）。しかし、さらにスイッチング素子として良好な特性を実現するには、これらの方法では満足できず、より均一で微細な多孔薄膜堆積基板を形成するための微粒子の設置方法が必要である。そこで、本発明者は、従来の方法によらず、浸漬吸着法により基板上に微粒子を設置する方法を見出した。浸漬吸着法とは、微粒子を分散した分散液中に基板を浸漬し、基板と粒子の静電的相互作用により、粒子を基板に吸着させる方法である。微粒子の設置においては、基板と粒子間の相互作用を十分に高めることが好ましく、基板自身が十分な静電荷を有していれば、直接、微粒子を基板に設置することが可能である。
一方、基板自身が静電荷を持たないか、または持っていても弱い場合は、表面修飾剤を使用することができ、基板表面を修飾することにより、その静電荷を高めることができる。また、図３のように、基板３０１と微粒子３１１が同一の静電荷（図４では負電荷の場合を例示している）を有する場合にも、表面修飾剤３３２が好ましく用いられ、基板表面を正電荷とし、微粒子の設置を実現することができる。必要に応じて、複数の表面修飾剤を用い、積層した表面修飾層を形成することも可能である。
【００１７】
（微粒子の設置後の処理）
分散液から引き上げた微粒子設置基板は、残留する分散媒を有するため、室温での自然乾燥、圧縮空気による送風乾燥、減圧乾燥、昇温などにより乾燥することが好ましい。
一方、基板を分散液から引き上げて乾燥する際に、設置した微粒子は凝集する性質をもつため問題となり、これを防ぐ手段が必要となる。微粒子が凝集してしまうと、設置した微粒子の均一な分散性は失われ、素子としたときの性能を低下させる原因となる。このような凝集は、基板の上に残留した分散媒を乾燥させる際、微粒子の間には微小なメニスカスが形成され、粒子の間にキャピラリーフォースが働くことによって凝集が生じる。凝集を制御するためには、前述の基板と粒子間の静電的相互作用を強め、微粒子の基板への固着力を高めることが好ましい。
【００１８】
固着力を高めるために、加熱により微粒子を適度に軟化させ、微粒子と基板の設置面積を増大させることが好ましい。加熱する方法は、基板を劣化させず、設置した微粒子を適度に軟化できればどのような方法でもよいが、液中でリンスする方法、加熱した微粒子分散液中に基板を浸漬する方法、ホットプレートなどを用いて基板を直接加熱する方法などが好ましい。液中リンスによる加熱の場合、リンス溶媒としては、水系溶媒（例えば、蒸留水、超純水、イオン交換水など）、有機溶媒（例えば、アルコール、アセトンなど）、またはそれらの混合液が好ましく用いられ、取り扱い性や工業性の点からは、水系溶媒がより好ましい。液中リンスによる加熱時間は適宜設定できるが、１秒〜１０分が好ましく、１０秒〜1分がより好ましい。
加熱する温度は、微粒子が基板に固着するように、適度に軟化する温度が好ましく、用いられる微粒子によって適宜設定することができる。例えば、ポリマー微粒子を用いた場合、そのポリマーのガラス転移温度（Ｔｇ）付近で加熱し軟化させることが好ましく、ガラス転移温度より３０℃高い温度以下、３０℃低い温度以上が好ましく、ガラス転移温度より１０℃高い温度以下、１０℃低い温度以上がより好ましい。さらに、加熱温度は、水系溶媒による液中リンスによる加熱、および有機半導体の製造を考慮すると、７０℃〜１００℃が好ましく、８０℃〜１００℃がより好ましい。
【００１９】
加熱後は、凝集を確実に防ぐため、冷却することが好ましく、例えば、冷却水（例えば室温以下の水）でリンスすることが好ましい。
また、微粒子を吸着させた後に、基板上の余分な粒子を洗浄することが好ましい。この処理をしない場合、微粒子が単粒子層にならず、粒子が積み重なった領域ができてしまうためである。
乾燥、加熱、冷却、および洗浄を行う工程は、作業効率を考慮し適宜決定することができるが、微粒子の設置後、これらの工程を経たのち、薄膜の形成に移行することが好ましい。また、加熱や冷却処理を液中リンスにより行う場合には、洗浄処理を兼ねることもできる。
【００２０】
（基板）
基板の素材は特に制限はないが、表面に静電荷を持つことが好ましく、例えば、ガラス、金属酸化物（例えば、酸化アルミニウム、SiO2、ITO）、これらの金属酸化物でコートしたプラスティックフィルム（例えば、ポリエチレンテレフタレート（PET）フィルム、ポリエチレンナフタレート（PEN）フィルム、ポリカーボネートフィルム）などが好ましい。金属酸化物の場合、アルミニウムなどのように反応性に富むものは表面に酸化膜を形成しやすいのでそのまま使用できるが、金、白金等の場合はチオール基を含む化合物（例えば、１１−アミノ−1−ウンデカンチオール、１０−カルボキシ−1−デカンチオール、１１−ヒドロキシ−1−ウンデカンチオール）で表面に単分子層を形成するなどの処理をすることが好ましい。
さらに、基板表面の親疎水性、静電荷、凹凸等は微粒子の接着力に影響を与えるので、これらを制御することが好ましい。基板の表面の処理は、これらの性質も考慮し、上述した浸漬吸着法に適合するよう前処理を行うことが好ましい。好ましい前処理としては、紫外線（ＵＶ）・オゾン洗浄、表面修飾剤（例えば、ポリ（ジアリルジメチルアンモニウムクロライド）（ＰＤＤＡ）、ポリ(スチレンスルホン酸ナトリウム)、ポリ(3，4−オキシエチレンオキシチオフェン)）による表面修飾などが挙げられる。基板の厚さに特に制約はないが、ガラス基板であれば０．１ｍｍ〜１０ｍｍが好ましく、フィルム基板であれば１μｍ〜１ｍｍが好ましい。
また、本発明の多孔薄膜堆積基板に用いられる基板は、微粒子の設置を妨げなければ、微粒子の設置前に薄膜層を形成してもよい。このような薄膜は、素子としたときの層構成によって、例えば、電極層、電荷輸送性物質層など適宜決めることができる。
【００２１】
（分散液）
分散液は、微粒子と基板の静電的相互作用を妨げず、処理プロセス中、微粒子を安定して分散させることができる溶媒が好ましい。分散液は、水でも有機溶媒でもよいが、分散液の調製の容易さや、静電的相互作用を強く働かせるという観点からは水が好ましい。微粒子の分散性を良くするため適当な界面活性剤を添加してもよい。微粒子の分散濃度は、微粒子または基板の性質、得られる微粒子の設置密度によって適宜制御することができ、好ましくは０．０１質量％〜１０質量％であり、０．１質量％〜１質量％がより好ましい。
【００２２】
（微粒子）
微粒子の材質は特に制限されないが、表面に静電荷を持つ、または付与することができることが好ましい。また、上述の加熱処理により適度に軟化するものを用いることが好ましく、例えばポリマー微粒子の場合、ガラス転移温度が−１００℃〜２００℃が好ましく、０℃〜１２０℃がより好ましい。このような微粒子として、例えば、ポリスチレン微粒子、ポリメタクリル酸メチル微粒子、ポリメタクリル酸ベンジル微粒子などがあげられ、粒径が単分散で表面官能基の自由度が高く、入手も容易なことから、ポリスチレン微粒子がより好ましい。
また、微粒子と基板との静電的相互作用は、微粒子の形状や表面処理法によっても制御することができ、適切な形状、表面処理を施してもよい。このとき、薄膜の形成後に微粒子を除去することにも適した形状、表面処理とすることがより好ましい。微粒子の形状は球状、楕円球状、多面体等が好ましく、球状がより好ましい。微粒子の表面修飾としては、微粒子のコアシェル化、化学修飾、プラズマ処理、界面活性剤の添加、置換基（例えば、カルボキシル基、トリアルキルアンモニウム基、アミノ基、水酸基、スルホン酸基）の付加などが好ましい。
さらに、薄膜に形成される微細孔のサイズ（開口径）は、微粒子のサイズ（粒径）によって制御できるので、所望のスイッチング素子の設計に適したサイズの粒子を選択することが好ましく、粒径（本発明において、粒径とは粒子の投影面積と等価な円の直径をいう）は１ｎｍ〜１０μmが好ましく、１０ｎｍ〜１０μmがより好ましく、３０ｎｍ〜１μmが特に好ましい。微粒子の粒径分布に特に制限はないが、単分散であることが好ましく、変動係数（ここで、変動係数とは個々の粒径の標準偏差を、粒径の平均に対する百分率で表わしたものであり、ＣＶ値ということもある）において５０％以下が好ましく、２０％以下がより好ましく、１０％以下が特に好ましい。
【００２３】
（薄膜）
本発明の多孔薄膜堆積基板における薄膜は、例えば、スパッタリング法、蒸着法、めっき法、塗布法等の薄膜パターンニング方法、スプレー法などの各種の薄膜形成方法によって形成することができ、これらの方法は使用する材料に応じて適宜選択することができる。薄膜の厚さは、素子動作のための設計的観点と機械的選択剥離のための感度や選択比によって材料ごとに設定することができ、１ｎｍ〜１０μmが好ましい。ただし、設置した微粒子を除去する観点から、微細孔を形成する薄膜の厚さは、粒径と同等以下が好ましく、粒径の１／２以下がより好ましい。薄膜を積層膜とする場合、積層膜数に制限はない。積層膜としたときの各層は素子としたときの各機能層とすることができ、例えば、ソース電極層、ドレイン電極層、ゲート電極層、電荷輸送性物質層などとすることができる。
【００２４】
（微粒子の除去）
本発明の多孔薄膜堆積基板における微粒子の除去は、形成した薄膜を損傷せず、微粒子を確実に除去できる方法が好ましく、例えば、液中超音波処理による除去方法が挙げられる。液中超音波処理により除去する場合、用いる溶媒は、微粒子を分散させることができ、薄膜などを損なわない溶媒を選択することが好ましい。例えば、形成する膜が有機溶媒に溶解しにくい材料で微粒子が親水性であれば、親水性の有機溶媒を用いる。剥離能および選択性を高めるため、必要に応じて洗浄液の温度や超音波の強度および周波数を選択する。超音波の周波数としては100 Hz〜100 MHzが好ましく、１kHz〜10 MHzがより好ましい。広範囲にわたる複数の周波数の超音波を同時に照射したり、順次周波数を切り替えて照射したりするのも好ましい。
【００２５】
（微細構造）
本発明の多孔薄膜堆積基板における微細孔の開口径（以下、「孔径」ともいう）は、形成過程で用いられる微粒子の粒径にほぼ等しくなる。この性質を利用して、微粒子の粒径、粒径の分布のを変化することによって、薄膜の孔径、孔径の分布を自由に制御することができる。孔の位置は基本的にはランダムであるが、孔と孔の相対的位置関係には一定の規則性を有する。これは、孔の位置は微粒子を設置した位置と同じ位置であり、孔間距離は粒子間距離によって定まるからである。図４により説明すると、薄膜４１２に形成された微細孔４０８の中心間の距離（孔間距離）ｄは、設置した微粒子の中心間距離に等しく、この距離はコロイド分散系のDLVO理論でいうところのデバイ長（１／ｋ）の２倍に相当する。この領域は、デバイ長の領域４３５として破線で示されている。デバイ長は、浸漬吸着を行う分散液のpHや添加する塩の濃度を変化させて制御することができ、孔間距離を制御することができる。上記の作用により、均一で高分散の微細孔構造とすることができる。
【００２６】
（スイッチング素子）
本発明の多孔薄膜堆積基板は、従来達成し得なかった均一で分散性のよい微細孔を有するため、工業的価値は大きく、幅広い応用が期待できる。例えば、各種のスイッチング素子に好ましく用いることができ、静電誘導型トランジスタ（ＳＩＴ）または電界効果型トランジスタ（ＦＥＴ）によるスイッチング素子により好ましく用いられる。また、本発明の多孔薄膜積層基板は、高温の加熱を必要としないため、有機半導体を活性層に含むスイッチング素子としても好ましく用いられる。
【００２７】
＜ＳＩＴ型スイッチング素子＞
本発明の多孔薄膜堆積基板を、有機半導体を活性層に用いるＳＩＴ型スイッチング素子としたとき、従来のＳＩＴ型スイッチング素子に比べ、ゲート電極／ソース電極間およびゲート電極／ドレイン電極間の距離を大きく取れるため、ゲート電極／ソース電極間およびゲート電極／ドレイン電極間の寄生容量を減らし、動作速度を向上することができる。
さらに、キャリアの注入を行うソース電極の一部がゲート電極の貫通孔の位置でゲート電極に向かって突起状に形成させることもでき、電界集中によりキャリア注入効率が向上する。上記の効果は、貫通孔が有機半導体層の厚さと同程度以下の場合に顕著となる。スイッチング素子のドレイン電極の孔は貫通している必要はないが、貫通しているのが好ましい。
有機半導体を活性層に用いるＳＩＴ型スイッチング素子において、ゲート電極を電子輸送性の有機電荷輸送性物質層で被覆すれば、ノーマリーオフ型として動作し素子特性を幅広くチューニングすることができる。
【００２８】
＜ＦＥＴ型スイッチング素子＞
本発明の多孔薄膜堆積基板を、有機半導体を活性層に用いるＦＥＴ型スイッチング素子としたとき、ドレイン電極に複数の極微小な貫通孔が形成され、キャリアの注入を行うソース電極の一部を、貫通孔の位置でドレイン電極に向かって突起状に形成しうる。このため、高い入力抵抗が特徴である絶縁ゲートＦＥＴ型スイッチング素子では、従来型の薄膜ＦＥＴ型スイッチング素子よりはるかに短いチャネル長を有し、高速に動作させることができる。さらに、チャネル部のキャリア量に加えて突起状のソース電極からのキャリア注入効率もゲート電圧によって変調することができるため、相互コンダクタンスも向上させることが可能である。
【００２９】
［１］有機スイッチング素子
本発明の多孔薄膜堆積基板を利用した静電誘導型トランジスタ（ＳＩＴ）および電界効果型トランジスタ（ＦＥＴ）の実施態様に関して、さらに詳細に説明する。ただし、本発明はこれらに限られるものではない。
【００３０】
（Ａ）静電誘導型トランジスタ（ＳＩＴ）
＜１＞ ＳＩＴ（１）
図５は本発明の有機スイッチング素子の一例であるＳＩＴ（１）の代表的な素子構造を示す。ＳＩＴ（１）はソース電極５０３とドレイン電極５０２とからなる電極対を備え、電極間にこれら電極対と接触することなく多孔質シート状のゲート電極５０４が形成されている。ドレイン電極５０２とゲート電極５０４は電極面の実質的に同じ位置に貫通孔を有し、これらの貫通孔は共通の貫通孔を形成している。実質的に同じ位置とはスイッチング素子をソース電極側または基板側から垂直に透視したときに貫通孔または孔が同一の軸線上に重なって見える位置を意味する。ソース電極５０３は貫通孔の位置でゲート電極５０４に向かって突起する突起状構造を有する。電極間と、ゲート電極５０４およびドレイン電極５０２に設けられた貫通孔には有機電荷輸送性物質層５０５ａ、５０５ｂが充填されている。ゲート電極５０４は有機電荷輸送性物質層５０５ａ、５０５ｂとショットキー接合されている。
【００３１】
（ａ）有機電荷輸送性物質層
有機電荷輸送性物質層５０５ａ、５０５ｂは有機のホール輸送性物質または電子輸送性物質により構成することができ、ｐ型またはｎ型にドーピングされた有機半導体等で構成することが好ましい。有機半導体としては低分子化合物および高分子化合物のいずれでよい。
低分子化合物としては、例えば、フタロシアニン系誘導体、ナフタロシアニン系誘導体、アゾ化合物系誘導体、ペリレン系誘導体、インジゴ系誘導体、キナクリドン系誘導体、アントラキノン類等の多環キノン系誘導体、シアニン系誘導体、フラーレン類誘導体、インドール、カルバゾール、オキサゾール、インオキサゾール、チアゾール、イミダゾール、ピラゾール、オキサアジアゾール、ピラゾリン、チアチアゾール、トリアゾール等の含窒素環式化合物誘導体、ヒドラジン誘導体、トリフェニルアミン誘導体、トリフェニルメタン誘導体、スチルベン類、アントラキノンジフェノキノン等のキノン化合物誘導体、アントラセン、ベンタセン、ピレン、フェナントレン、コロネン、ルブレンなどの多環芳香族化合物誘導体等が好ましい。
高分子化合物としては、例えば、上記の低分子化合物がポリエチレン鎖、ポリシロキサン鎖、ポリエーテル鎖、ポリエステル鎖、ポリアミド鎖、ポリイミド鎖等の通常の電気的に不活性な高分子鎖の主鎖中に結合したもの、または側鎖としてペンダント状に結合したものなどが好ましい。
【００３２】
高分子化合物として共役性高分子化合物を用いるのも好ましい。共役性高分子化合物の好ましい例としては、ポリパラフェニレン等の芳香族系共役性高分子化合物、ポリアセチレン等の脂肪族系共役性高分子化合物、ポリピロール、ポリチオフェン等の複素環式共役性高分子化合物、ポリアニリン類、ポリフェニレンサルファイド等の含へテロ原子共役性高分子化合物、ポリ（フェニレンビニレン）、ポリ（アリーレンビニレン）、ポリ（チエニレンビニレン）等の上記共役性高分子化合物の構成単位が交互に結合した構造を有する複合型共役系高分子化合物等の炭素系共役性高分子化合物などが挙げられる。さらに、ポリシラン類、ジシラニレンアリレンポリマー類、（ジシラニレン）エテニレンポリマー類、（ジシラニレン）エチニレンポリマー類等のジシラニレン−炭素系共役性ポリマー構造等のオリゴシラン類と炭素系共役性構造が交互に連鎖した高分子化合物などを用いるのも好ましい。
高分子化合物としては、上記の化合物以外にも、カーボンナノチューブ、リン系、窒素系等の無機元素からなる高分子化合物、フタロシアナートポリシロキサン等の高分子鎖に芳香族系配位子が配位した高分子化合物、ペリレンテトラカルボン酸等のペリレン類を熱処理して縮環させたラダー状の高分子化合物、ポリアクリロニトリル等のシアノ基を有するポリエチレン誘導体を熱処理して得られるラダー型高分子化合物、ペロブスカイト類に有機化合物がインターカレートした複合材料などを用いることができる。有機電荷輸送性物質層５０５ａと５０５ｂを構成する材料は同じでも異なっていてもよく、それぞれ１層づつであっても多層であってもよい。
【００３３】
（ｂ）電極
ソース電極５０３およびドレイン電極５０２は十分な導電性を有すれば材質は特に限定されず、金、銀、銅、白金、ニッケル、タングステン、アルミニウム、これらの合金等の金属類、ＩＴＯ、フッ素ドープされた酸化第二スズ、酸化バナジウム等の金属酸化物類、グラファイト、ｎ型またはｐ型にドーピングされたダイヤモンド、シリコンや化合物半導体類、ポリアニリン類、ポリチオフェン類、ポリピロール類等の共役性高分子化合物を含む有機導電材料等を用いることができる。
ソース電極５０３およびドレイン電極５０２の厚さは特に限定されない。通常５〜2000 nmであり、好ましくは10〜500 nm、より好ましくは20〜200 nmである。ソース−ドレイン間に流れる電流量を大きくするため、通常ソース電極５０３およびドレイン電極５０２は有機電荷輸送性物質層５０５ａ、５０５ｂとオーミック接合しているのが好ましい。ゲート電極５０４およびドレイン電極５０２はシート状に形成されていればよく、形状は平面状でも、曲面状でも、円筒状でもよい。
【００３４】
ゲート電極５０４の厚さは特に限定されない。通常５〜500 nmであり、好ましくは10〜100 nm、より好ましくは20〜50 nmである。厚すぎるとソース電極５０３とドレイン電極５０２の間隔が拡大し素子の内部抵抗が上昇してしまう。薄すぎると均一な連続膜を形成するのが困難になる上、ゲート電極５０４のシート抵抗が増大し素子の電圧一電流特性が悪化し、OFF電流値も増大する。
【００３５】
ゲート電極５０４の一方の面はソース電極５０３に、他方の面はドレイン電極５０２に対面しており、それぞれの面に開口部を１つずつ有する複数の貫通孔５０８が形成されている。ドレイン電極５０２の一方の面はゲート電極５０４に、他方の面は基板５０１に対面しており、それぞれの面に開口部を１つずつ有する複数の貫通孔５０８が形成されている。ドレイン電極５０２の貫通孔５０８はゲート電極５０４の貫通孔５０８と実質的に同じ位置に存在する。
【００３６】
ドレイン電極５０２およびゲート電極５０４の開口部の平均半径は２つの半導体層５０５ａ、５０５ｂの厚さの合計と同じであるのが好ましい。それぞれの開口部の孔径は１nm〜10μmであるのが好ましく、10 nm〜500 nmであるのがより好ましく、20 nm〜400 nmであるのが特に好ましい。開口部が大きすぎるとOFF電流値が増大し、駆動電圧が上昇してしまう。逆に小さすぎると素子がONにならない。また、開口部の開口率（開口部の総面積×100／貫通孔が形成されている領域の総面積）は10〜90％が好ましく、20〜80％がより好ましい。開口率が小さすぎると素子の内部抵抗が増大し、逆に開口率が大きすぎるとゲート電極のシート抵抗が増大する。
【００３７】
図６は、図５に示したスイッチング素子の VI−VI 線の部分断面図である。ゲート電極５０４は複数の貫通孔を有し、そこに有機電荷輸送性物質層５０５ｂが形成されている。ドレイン電極５０３も図６に示すゲート電極５０４と同様の形状を有することが好ましい。
【００３８】
一般にＳＩＴにおいては、開口部がゲート電極全体にわたって均一に配置されている方がゲート電極面内の電位分布が均質になり易く、電界集中等による素子破壊等が起きにくい。またゲート電圧の変化に応じてソース・ドレイン間に流れる電流値も急峻に変化させることができる。しかし、スイッチング素子をアレイ化して、ディスプレイ用のスイッチング素子アレイとして用いる場合には、このような開口部の均一な配列は適当ではない。一般にスイッチング素子をアレイ化する場合、各スイッチング素子間に特性のばらつきが生じやすい。そのためソース・ドレイン間の電流値が特定のゲート電圧においてあまり急峻に変化すると、同じ電圧が印加されても各素子のソース・ドレイン間に流れる電流値が大きく異なってしまい、表示画面の均質性を保つことが難しくなってしまう。
【００３９】
これを防止するためには、ゲート電圧に対するソース・ドレイン間電流の応答性をある程度落す方がむしろ好ましい。開口部の孔径に分布を持たせるとゲート電極面内の電圧の掛かり方が不均一になるため、応答性が低下する。ただし、あまり不規則にしてしまうと応答性が必要以上に低下してしまう上、電界集中による素子破壊等も起こりやすくなる。
開口部の孔径の分布は、CV値で0.1％〜20％の範囲が好ましい。
開口部の半径が特に0.5〜１μｍ程度の場合、開口部がゲート電極全面にわたって一様なパターンであると可視光との干渉等が起こりやすい。このような開口部を有するスイッチング素子のアレイをディスプレイに用いると、ゲート電極が表示面から透けて見える場合には表示面に干渉縞、モアレ模様等が生じやすく画質の低下を招きやすい。本発明のスイッチング素子は、ゲート電極の開口部の配列が適度な不規則性を有しているため、こうした干渉縞やモアレ模様の発生を抑制できる。
ＳＩＴ（１）においては、図５でいうと、ゲート電極５０４は有機電荷輸送性物質層５０５ａ、５０５ｂとショットキー接合される。有機電荷輸送性物質層５０５ａ、５０５ｂがｐ型半導体の場合、ゲート電極５０４の材質としては仕事関数の小さな物質が好ましく、好ましい例としてはアルミニウム、アルミニウム合金等が挙げられる。有機電荷輸送性物質層５０５ａ、５０５ｂがｎ型半導体の場合、ゲート電極５０４の材質としては仕事関数の大きな物質が好ましく、好ましい例としては金、白金、ＩＴＯ、フッ素ドープされた酸化スズ等が挙げられる。
【００４０】
＜２＞ ＳＩＴ（２）
図７は有機スイッチング素子の別の例であるＳＩＴ（２）の代表的な素子構造を示す。ＳＩＴ（２）は基板５０１の上にソース電極５０３とドレイン電極５０２とからなる電極対を備え、電極間にこれら電極対と接触することなく多孔質シート状のゲート電極５０４が形成されている。ドレイン電極５０２とゲート電極５０４の間には、ドレイン電極５０２側からｐ型有機電荷輸送性物質層（ｐ型ホール輸送性層またはｐ型半導体層ともいう）５０６ａおよびｎ型有機電荷輸送性物質層（ｎ型電子輸送性層またはｎ型半導体層ともいう）５０７ａが順次充填、積層されており、かつドレイン電極５０２、ｐ型半導体層５０６ａ、ｎ型半導体層５０７ａおよびゲート電極５０４と、ソース電極５０３の間にはゲート電極側から電子輸送性有機電荷輸送性物質層（ｎ型半導体層）５０７ｂおよびホール輸送性有機電荷輸送性物質層（ｐ型半導体層）５０６ｂが順次充填、積層されている。さらに、ドレイン電極５０２、ｐ型半導体層５０６ａ、ｎ型半導体層５０７ａおよびゲート電極５０４はｎ型半導体層５０７ｂにより被覆され、ｐ型半導体層５０６ｂとは直接接触しない。さらに、ドレイン電極５０２、ｐ型半導体層５０６ａ、ｎ型半導体層５０７ａおよびゲート電極５０４は実質的に同じ位置に貫通孔を有し、これらの貫通孔は共通の貫通孔を形成している。ｐ型半導体層５０６ｂおよびソース電極５０３は貫通孔の位置でドレイン電極５０２に向かって突起する突起状構造を有する。
【００４１】
ホール輸送性有機電荷輸送性物質層５０６ａ、５０６ｂおよび電子輸送性有機電荷輸送性物質層５０７ａ、５０７ｂとしては、ＳＩＴ（１）の有機電荷輸送性物質層５０５ａ、５０５ｂと同様の材料を用いることができる。ホール輸送性有機電荷輸送性物質層５０６ａと５０６ｂ、および電子輸送性有機電荷輸送性物質層５０７ａと５０７ｂの構成材料はそれぞれ同じでも異なっていてもよい。ソース電極５０３およびドレイン電極５０２の材質、形状および厚さはＳＩＴ（１）と同様でよい。ゲート電極５０４の形状、厚さ、ゲート電極からドレイン電極にかけて形成される貫通孔およびその開口部の構造はＳＩＴ（１）と同様でよい。
【００４２】
＜３＞ ＳＩＴ（１’）およびＳＩＴ（２’）
図８は本発明の多孔薄膜堆積基板を利用したスイッチング素子の一例であり、ドレイン電極に貫通孔のない代表的な素子構造をＳＩＴ（１’）として示す。ＳＩＴ（１’）のゲート電極５０４に貫通孔がある一方、ドレイン電極５０２には貫通孔がない。そのこと以外は有機電荷輸送性物質層５０５ａ、５０５ｂ、基板５０１、ソース電極５０３を有し、ＳＩＴ（１）と同様の構造であり、素子を構成するのに用いる材料の条件もＳＩＴ（１）と同様である。
【００４３】
図９に、ドレイン電極に貫通孔のないスイッチング素子における、その他の例を、ＳＩＴ（２’）として示す。ＳＩＴ（２’）のゲート電極５０４に貫通孔があるが、ドレイン電極５０２およびホール輸送性有機電荷輸送性物質層５０６ａには貫通孔がない。それ例外は、基板５０１、電子輸送性有機電荷輸送性物質層５０７ａ、５０７ｂ、一方のホール輸送性有機電荷輸送性物質層５０６ｂ、ソース電極５０３を有し、ＳＩＴ（２）と同様の構造であり、素子を構成するのに用いる材料の条件もＳＩＴ（２）と同様である。
【００４４】
ＳＩＴ（１）およびＳＩＴ（２）の有機スイッチング素子は、ＳＩＴ（１’）およびＳＩＴ（２’）の有機スイッチング素子に比べ、キャリヤの流れがゲート電極に集中するため、ON／OFF比が良好である。
【００４５】
（Ｂ）電界効果型トランジスタ（ＦＥＴ）
図１０は本発明の多孔薄膜堆積基板を利用した有機スイッチング素子の、さらに別の例である、ＦＥＴの代表的な素子構造を示す。ＦＥＴはソース電極５０３とゲート電極５０４とからなる電極対を備え、電極間にこれらの電極対と接触することなく多孔質シート状のドレイン電極５０２が挿入されている。ドレイン電極５０２の一方の面はゲート電極上に設けられたゲート絶縁層５１０と接しており、他方の面は絶縁体層５０９と接している。絶縁体層５０９はドレイン電極５０２に形成された貫通孔と実質的に同じ位置に貫通孔を有し、これらの貫通孔は共通の貫通孔を形成している。ソース電極５０３とゲート絶縁層５１０の間および絶縁体層５０９とドレイン電極５０２に設けられた貫通孔には有機電荷輸送性物質層５０５が充填されている。ソース電極５０３は貫通孔の位置でゲート電極５０４へ向かって突起する突起状構造を有する。
【００４６】
有機電荷輸送性物質層５０５としては、ＳＩＴ（１）と同様の物質を用いることができる。ソース電極５０３、ドレイン電極５０２およびゲート電極５０４の材質は、十分な導電性を有すれば材質は特に限定されず、金、銀、鋼、白金、ニッケル、タングステン、アルミニウム、これらの合金等の金属類、ＩＴＯ、フッ素ドープされた酸化スズ、酸化バナジウム等の金属酸化物類、グラファイト、n型またはp型にドーピングされたダイヤモンド、シリコンや化合物半導体類、ポリアニリン類、ポリチオフェン類、ポリピロール類等の共役性高分子化合物を含む有機導電材料等を用いることができる。
【００４７】
ソース電極５０３およびドレイン電極５０２の形状、厚さ、貫通孔のサイズおよび配置等はＳＩＴ（１）と同様であってよい。ゲート電極５０４の形状は特に限定されず、シート状、メッシュ状、多孔質状、線状、ドット状、櫛状等であってよいが、図１０に示すようにシート状の平板電極であるのが好ましい。
【００４８】
ゲート絶縁層５１０はゲート電極５０４とドレイン電極５０２および有機電荷輸送性物質層５０５を絶縁するために設置される。その材質は絶縁性のものであれば特に限定されず、ポリイミド類等の有機高分子膜、ケイ素酸化物、アルミナ、酸化タンタル等の金属酸化物等が好ましい。ゲート絶縁層５１０が金属酸化膜の場合、多孔質化したゲート電極表面に酸化膜を新たに成膜してもよいし、ゲート電極をアルミニウム、タンタル等で形成し、ゲート電極表面を酸化して表面酸化層を形成してもよい。ゲート絶縁層５１０は駆動電圧を低減するため誘電率が高い方がより好ましい。
【００４９】
ゲート絶縁層５１０の膜厚は特には限定されないが、10〜100 nmが好ましく、20〜50 nmがより好ましい。薄すぎると十分な絶縁機能を具備するのが難しく、厚すぎると駆動電圧が大きくなる等の問題が生ずる。
【００５０】
絶縁体層５０９はスイッチング素子の寄生容量を低減するため、低誘電率の絶縁性物質を用いるのが好ましい。絶縁性物質としては、ポリイミド類等の高分子材料やシリカ（SiO2）などの無機材料が挙げられる。なかでもポリイミド類や、ナノメートルオーダーの空孔を有するポリイミド、SiO2等の多孔質膜等が好ましい。
【００５１】
［２］ 有機スイッチング素子の製造方法
本発明の多孔薄膜堆積基板は、スイッチング素子の、ドレイン電極、ゲート電極およびこれらの電極の上下に設けられた絶縁体層、半導体層等の機能性薄膜が有する共通の貫通孔として好ましく利用することができる。従来より採用されている、ゲート電極蒸着時にスリット状の蒸着マスクからの「にじみ」等を利用してキャリアチャネルとなるゲート電極ギャップを作製する方法では、横方向に制御して作製できるゲート電極構造が10μｍオーダーとなる。これでは、素子面積に占めるゲート電極で遮蔽された領域の割合が大きくなり素子の有効面積が十分でなく、ギャップ幅が大きくなりギャップ中央部のコンダクタンスがゲート電圧で変調されない領域が生じ、電流のオン／オフ比が小さくなってしまう等の問題が生じやすい。本発明の多孔薄膜堆積基板は、このような問題を解消した、微細孔を有する薄膜構造体である。以下に、本発明の製造方法の実施態様を、ＳＩＴおよびＦＥＴについて、更に詳細に説明する。
【００５２】
（Ａ） ＳＩＴ（１）の製造方法
工程（Ｉ）ドレイン電極の形成
図１１はＳＩＴ（１）の製造方法の概略を示す。以下の方法により基板５０１上にドレイン電極５０２を形成し、必要に応じてドレイン電極５０２に配線パターンをパターニングする。まず、基板５０１上に浸漬吸着法によって微粒子を付着させる。必要に応じて加熱処理等を施し、微粒子を基板５０１上に固定する。この微粒子をシャドーマスクとしてドレイン電極５０２を蒸着し、微粒子を除去して貫通孔を形成する。ドレイン電極５０２は、例えばＩＴＯ膜等をスパッタリング法によって形成したり、白金、金、パラジウム、銀、銅、ニッケル、コバルト、インジウム、タングステン等の金属膜を蒸着法、スパッタリング法、めっき等によって形成する。またポリアニリン、ポリピロール、ポリチオフェン等の導電性高分子膜を、塗布、電界重合法等によって形成してもよい。
【００５３】
工程（II） ゲート電極の形成
ドレイン電極２上にＣＶＤ、蒸着、塗布、めっき、液相析出（ＬＰＤ）法等によって有機電荷輸送性物質層５０５ａを形成する。このときドレイン電極５０２の貫通孔内部にも有機電荷輸送性物質層５０５ａを充填する。次に、有機電荷輸送性物質層５０５ａ上にゲート電極５０４を形成する。有機電荷輸送性物質としてp型の有機共役性高分子材料等を用いる場合は、ゲート電極５０４としてアルミニウム等の仕事関数の小さな金属膜を蒸着法等によって形成するのが好ましい。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によってドレイン電極５０２の貫通孔部分を除去し、有機電荷輸送性物質層５０５ａおよびゲート電極５０４に貫通孔を形成する。
【００５４】
工程（III） 有機電荷輸送性物質層の形成
ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によって有機電荷輸送性物質層５０５ｂを形成する。このとき貫通孔内部にも有機電荷輸送性物質層５０５ｂを充填する。
【００５５】
工程（IV） ソース電極の形成
有機電荷輸送性物質層５０５ｂの上にスパッタリング法、蒸着法、めっき、ＬＰＤ法等により、好ましくは有機電荷輸送性物質層５０５ｂへのダメージが少ない蒸着法によりソース電極５０３を形成する。併せて必要に応じてソース電極５０３を所望の配線パターンにパターニングしてスイッチング素子を完成する。
【００５６】
（Ｂ）ＳＩＴ（２）の製造方法
図１２はＳＩＴ（２）の製造方法の概略を示す。ＳＩＴ（２）の工程（Ｉ）は上記ＳＩＴ（１）の工程（Ｉ）と同じである。
【００５７】
工程（II）
ゲート電極の形成
基板５０１上のドレイン電極５０２の上にＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等により、p型有機電荷輸送性物質層５０６ａを形成する。このときドレイン電極５０２の貫通孔内部にもp型有機電荷輸送性物質層５０６ａを充填する。次に、p型有機電荷輸送性物質層５０６ａ上にＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等により、好ましくは有機電荷輸送性物質層へのダメージが少ない蒸着法によりn型有機電荷輸送性物質層５０７ａを形成する。さらにn型有機電荷輸送性物質層５０７ａ上にゲート電極５０４を形成する。この場合、金、白金、ＩＴＯ、フッ素ドープされた酸化スズ等の仕事関数の大きな物質からなる薄膜を蒸着法等によって形成する。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によってドレイン電極５０２の貫通孔部分を除去し、有機電荷輸送性物質層５０６ａ、５０７ａおよびゲート電極５０４に貫通孔を形成する。
【００５８】
工程（III） n型有機電荷輸送性物質層の形成
ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によって、n型有機電荷輸送性物質層５０７ｂを形成する。このとき貫通孔内部にもn型有機電荷輸送性物質層５０７ｂを充填する。
【００５９】
工程（IV） p型有機電荷輸送性物質層の形成
ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によりn型有機電荷輸送性物質層５０７ｂ上にp型有機電荷輸送性物質層５０６ｂを形成する。
【００６０】
工程（V） ソース電極の形成
p型有機電荷輸送性物質層５０６ｂの上にスパッタリング法、蒸着法、めっき、ＬＰＤ法等により、好ましくは有機電荷輸送性物質層へのダメージが少ない蒸着法によりソース電極５０３を形成する。併せて必要に応じてソース電極５０３を所望の配線パターンにパターニングしてスイッチング素子を完成する。
【００６１】
（Ｃ）ＦＥＴの製造方法
工程（Ｉ） ゲート電極の形成
図１３はＦＥＴの製造方法の概略を示す。基板５０１上にゲート電極５０４を形成し、必要に応じてゲート電極５０４に配線パターンをパターニングする。ゲート電極５０４は、例えばＩＴＯ膜等をスパッタリング法によって形成したり、白金、金、パラジウム、銀、銅、ニッケル、コバルト、インジウム、タングステン等の金属膜を蒸着法、スパッタリング法、めっき等によって形成する。またポリアニリン、ポリピロール、ポリチオフェン等の導電性高分子膜を、塗布、電界重合法等によって形成してもよい。
【００６２】
工程（II） ゲート絶縁層の形成
ゲート電極５０４上にゲート絶縁層５０８を形成する。例えば、SiO2膜等をスパッタリング法、ＣＶＤ法、ＬＰＤ法等により形成したり、ポリイミド膜を塗布法、蒸着法、電着法等によって形成する。あるいは単に加熱処理等によりゲート電極表面に表面酸化層を形成し、ゲート絶縁層５０８としてもよい。
【００６３】
工程（III） ドレイン電極の形成
ゲート絶縁層５０８上に上記ＳＩＴ（１）の製造方法の工程（Ｉ）と同様の方法でドレイン電極５０２を形成する。
【００６４】
工程（IV） 絶縁体層の形成
ドレイン電極５０２上に上記ＦＥＴの製造方法の工程（II）と同様にして絶縁体薄膜５０９を形成する。この絶縁体薄膜５０９に貫通孔を設ける方法は上記ＳＩＴ（１）の製造方法の工程（II）と同様である。工程（V）〜（VI）は、有機電荷輸送性物質層５０５およびソース電極５０３を設ける工程であり、ＳＩＴ（１）の製造方法の工程（III）〜（IV）と同様である。
【００６５】
（Ｄ） ＳＩＴ（１’）の製造方法
工程（Ｉ） ドレイン電極の形成
図１４はＳＩＴ（１’）の製造方法の概略を示す。基板５０１上にドレイン電極５０２を形成し、上記ＳＩＴ（１）の製造方法の工程（Ｉ）と同様にして必要に応じてドレイン電極５０２に配線パターンをパターンニングする。
【００６６】
工程（II） ゲート電極の形成
ドレイン電極５０２上に塗布法（スプレー法）等によって離形剤を付着させる。離形剤は、液中超音波処理による薄膜剥離を行う際に、剥離部位の選択性を発現させるために用いる。従って、離形剤の付着面積を小さくし、均一に付着させるのが好ましい。離形剤はドレイン電極５０２と有機電荷輸送性物質層５０５ａとの密着力を小さくできるものなら特に限定されず、オイル、シリコーン、フッ素系界面活性剤等を用いることができる。離形剤を付着させたドレイン電極上に、ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によって有機電荷輸送性物質層５０５ａを形成する。次に、有機電荷輸送性物質層５０５ａ上にゲート電極５０４を形成する。有機電荷輸送性物質層５０５ａとしてp型の有機共役性高分子材料等を用いる場合、ゲート電極５０４としてアルミニウム等の仕事関数の小さな金属膜を蒸着法等によって形成する。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によって離形剤付着部分を除去し、有機電荷輸送性物質層５０５ａおよびゲート電極５０４に貫通孔を形成する。工程（III）〜（IV）は、有機電荷輸送性物質層５０５ｂおよびソース電極５０３を設ける工程であり、ＳＩＴ（１）の製造方法の工程（III）〜（IV）と同様である。
【００６７】
（Ｅ）ＳＩＴ（２’）の製造方法
工程（Ｉ） ドレイン電極の形成
図１５の工程（Ｉ）はＳＩＴ（２’）の製造方法の概略を示す。工程（Ｉ）は上記ＳＩＴ（１’）の製造方法の工程（Ｉ）と同様である。
【００６８】
工程（II） ゲート電極の形成
基板５０１上のドレイン電極５０２の上に、ＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等によってｐ型の有機電荷輸送性物質層５０６ａを形成する。次に、p型有機電荷輸送性物質層５０６ａ上に離形剤を付着させる。付着方法、離形剤の材料等は、ＳＩＴ（１’）の製造方法の工程（II）と同様である。離形剤を付着させたp型有機電荷輸送性物質層５０６ａ上にＣＶＤ、蒸着、塗布、めっき、ＬＰＤ法等により、好ましくは電荷輸送性物質層へのダメージが少ない蒸着法によりn型有機電荷輸送性物質層５０７ａを形成する。さらにn型有機電荷輸送性物質層５０７ａ上にゲート電極５０４を形成する。この場合、金、白金、ＩＴＯ、フッ素ドープされた酸化スズ等の仕事関数の大きな物質の薄膜を蒸着法等によって形成する。併せて必要に応じてゲート電極５０４を所望の配線パターンにパターンニングする。パターンニング後、液中超音波処理によって離形剤付着部分を除去し、n型有機電荷輸送性物質層５０７ａおよびゲート電極５０４に貫通孔を形成する。工程（III）〜工程（V）は、n型有機電荷輸送性物質層５０７ｂ、p型有機電荷輸送性物質層５０６ｂ、およびソース電極５０３を形成する工程であり、ＳＩＴ（２）の製造方法の工程（III）〜（V）と同様である。
【００６９】
［３］ スイッチング素子アレイ
上述のスイッチング素子をマトリックス状に配置し、液晶ディスプレイ、電気泳動ディスプレイ、エレクトロクロミック（ＥＣ）ディスプレイ、ＥＬディスプレイ等の表示装置駆動用のスイッチング素子アレイを構成することができる。図１６はＥＣディスプレイを駆動するためのスイッチング素子アレイの一例を示す配線図であり、図１７はその素子配置である。
【００７０】
図１６において、走査線８１８と信号線８１９とが格子状に配線されており、それぞれにスイッチング素子８１６が接続されている。さらにそれぞれのスイッチング素子にはＥＣ素子８１７が接続されている。図１７において、走査線８１８と信号線８１９とが格子状に配線されており、走査線８１８上にスイッチング素子８１６が配置されており、スイッチング素子８１６の上方にＥＣ素子８１７が配置されている。
【００７１】
このようなＥＣディスプレイ等の電流駆動型の表示素子を駆動するスイッチング素子アレイの場合、図１７の配置図とは異なり、スイッチング素子を表示素子の背後に積層する配置も好ましい。このようなスイッチング素子アレイは、通常のフォトリソグラフイー工程と、前述した貫通孔の形成工程を適宜組み合わせることによって製造可能である。
【００７２】
本発明によるスイッチング素子は、ディスプレイの表示素子を駆動するスイッチング素子として有用である。本発明のスイッチング素子を用いるディスプレイの例としては、液晶ディスプレイ、ＥＬディスプレイ、高分子分散型（PDLC）ディスプレイ、電気泳動ディスプレイ等が挙げられる。また本発明のスイッチング素子は、集積回路（IC）タグ、電波方式（RF）タグ、ICカード、メモリ、各種センサー（ガスセンサー、pHセンサー等）等の各種の電子デバイスに用いることができる。
【実施例】
【００７３】
以下に本発明を実施例に基づきさらに詳細に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
粒径分布が単分散で、変動係数１．６％、平均粒径200nm、表面にトリメチルアンモニウム基を有するポリスチレン微粒子を用い、微粒子濃度が８質量%の分散液とし、これを超純水で0.1質量%に希釈し、透析によって脱塩処理を行った。この中に、UV/O3洗浄したガラス基板を浸漬し、室温で30分静置した。その後、基板を沸騰超純水中で30秒間リンスによる加熱処理を施し、更に室温の超純水で30秒間リンスし冷却した。超純水から基板を引き上げ、圧縮空気で余分な水を取り除いた後、室温で減圧乾燥を3時間行った。この基板を電子顕微鏡で観察して得られた像が図１８である。この像を画像解析したところ、ドメイン密度（孤立粒子であれば1粒子が1個のドメイン、数粒子が凝集していればこの凝集体を1個のドメインとして、単位面積あたりのドメインの個数を算出したもので、この数値が高いほど凝集が少ないことを示す）10個/μm2、被覆率（ドメイン(孤立粒子、または粒子凝集体)の投影面積の総和が単位面積に占める割合であり、この数値が高いほど多くの粒子が基板に設置されていることを示す）33%、ドメイン1個あたりの平均面積（ドメインの投影面積の総和をドメインの個数の総和で割ったもので、この数値が孤立粒子の投影面積に近いほど凝集が少ないことを示す）0.03μm2であった。
【００７４】
（実施例２） 請求項２に係る発明の比較例
実施例１と同じ微粒子、分散液、基板を用い、同じ条件で微粒子の基板上への設置を行い、加熱処理のみを行わなかった場合の、基板上の微粒子の状態を図１９に示す。これを見て分かるように、凝集ドメインが多く発生している。画像解析の結果は、ドメイン密度1.2個/μm2、被覆率34%、ドメイン1個あたりの平均面積0.27μm2であり、凝集が進んでいることを示していることがわかった。
【００７５】
（実施例３）
UV/O3 処理したガラス基板を2質量%のポリジアリルジメチルアンモニウムクロライド（PDDA）水溶液中に一定時間浸漬し、超純水でリンスした後、室温で3時間減圧乾燥を行った。カチオンポリマー処理前後の基板の接触角を測定したところ、40°から50°に変化しており、これによって基板表面にカチオンポリマーの単分子層が形成されていることを確認した。粒径分布が単分散で、変動係数２．３％、平均粒径200nm、および表面にカルボキシル基を有するポリスチレン微粒子の微粒子濃度10質量%の分散液を超純水で0.1質量%に希釈し、透析によって脱塩処理を行った。この中に、PDDAを吸着したガラス基板を浸漬し、室温で30分静置した。その後、基板を２５℃の超純水中で３０秒づつ２回リンスした。超純水から基板を引き上げ、圧縮空気で余分な水をとばした後、室温で減圧乾燥を3時間行った。この基板を電子顕微鏡で観察して得られた像を図２０示す。この像を画像解析したところ、ドメイン密度3.5個/μm2、被覆率20%、ドメイン1個あたりの平均面積0.06μm2であった。
【００７６】
（実施例４）
実施例１で得られた微粒子設置基板を用い、図２に示すプロセスで多孔薄膜堆積基板を製造した。微粒子１１を設置した基板１に（工程Ｉ）、ＲＦ（高周波）スパッタリングによって厚さ２６ｎｍの金／クロム層を成膜しドレイン電極２とした（工程II）。次に、真空蒸着により２３ｎｍの厚さで銅フタロシアニン層（有機電荷輸送性物質層５：工程III）、２０ｎｍの厚さでアルミニウム層（ゲート電極４：工程IV）を成膜し積層した。その後、この基板をメタノール中で超音波照射を行い、粒子を除去した。積層膜の色変化から、微粒子の除去の程度を判断し、15分以上の超音波照射により除去が可能であることがわかった。図２１に粒子除去後の基板表面の原子間力顕微鏡（AFM）像を示しているが、粒子が除去されていることが確認された。
【００７７】
（実施例５）
実施例４で得られた多孔薄膜堆積基板に、真空蒸着によって厚さ２００ｎｍの銅フタロシアニン層を成膜し有機電荷輸送性物質層として、さらにその上に２０ｎｍの金層を製膜しこれをソース電極として積層して、ＳＩＴ（１）素子を製造し、この素子をＳＩＴ（１−１）とした。
【００７８】
（実施例６）
実施例２の微粒子設置基板を用いた以外、実施例４および実施例５と同様にして製造したＳＩＴ（１）をＳＩＴ（１−２）として準備した。
（比較例１）
実施例１と同じ微粒子、分散液、基板を用い、スピンコート法によって微粒子の基板上への設置を行った。画像解析の結果は、ドメイン密度0.21個/μm2、被覆率15%、ドメイン1個あたりの平均面積0.71μm2であり、設置量が少なく凝集が進んでいることがわかった。
（比較例２）
比較例１の微粒子設置基板を用いた以外、実施例４および実施例５と同様にして製造したＳＩＴ（１）をＳＩＴ（１−３）として準備した。
ＳＩＴ（１−１）、ＳＩＴ（１−２）、及びＳＩＴ（１−３）のスイッチング素子としての特性を調べたところ、ＳＩＴ（１−１）ではソース電極およびドレイン電極間に２V印加した際の電流密度が0.1 A／cm2、ソース電極およびドレイン電極間電流のON／0FF比（ION／Ｉ0FF）が104以上であり、ＳＩＴ（１−２）では５V印加した際の電流密度が0.1 A／cm2、ソース電極およびドレイン電極間電流のON／0FF比（ION／Ｉ0FF）が103以上であり、ＳＩＴ（１−１）は動作電圧が低く、ON／0FF比にすぐれ、スイッチング特性が良好であることがわかった。一方、ＳＩＴ（１−３）ではソース電極およびドレイン電極間に５V印加した際の電流密度が0.01 A／cm2、ソース電極およびドレイン電極間電流のON／0FF比（ION／Ｉ0FF）が102であり、ＳＩＴ（１−１）と比較すると、スイッチング特性が劣ることが分かった。
【００７９】
国等の委託研究の成果に係る特許出願（平成１６年度独立行政法人新エネルギー・産業技術総合開発機構 「ナノテクノロジープログラム(ナノ加工・計測技術）機能性カプセル活用フルカラーリライタブルペーパープロジェクト」に関する委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願）
【図面の簡単な説明】
【００８０】
【図１】多孔薄膜堆積基板の製造方法の概略工程を示す模式図である。
【図２】積層薄膜を有する多孔薄膜堆積基板の製造方法の概略工程を示す模式図である。
【図３】表面修飾した基板による浸漬吸着法を説明する模式図である。
【図４】多孔薄膜堆積基板の孔間距離の関係を説明する模式図である。
【図５】ＳＩＴ（１）の素子構造の一例を概略的に示す部分断面図である。
【図６】図５における VI−VI線の部分断面図である。
【図７】ＳＩＴ（２）の素子構造の一例を概略的に示す部分断面図である。
【図８】ＳＩＴ（１’）の素子構造の一例を概略的に示す部分断面図である。
【図９】ＳＩＴ（２’）の素子構造の一例を概略的に示す部分断面図である。
【図１０】ＦＥＴの素子構造の一例を概略的に示す部分断面図である。
【図１１】ＳＩＴ（１）の製造方法の一例を概略的に示す部分断面図である。
【図１２】ＳＩＴ（２）の製造方法の一例を概略的に示す部分断面図である。
【図１３】ＦＥＴの製造方法の一例を概略的に示す部分断面図である。
【図１４】ＳＩＴ（１’）の製造方法の一例を概略的に示す部分断面図である。
【図１５】ＳＩＴ（２’）の製造方法の一例を概略的に示す部分断面図である。
【図１６】ＥＣディスプレイを駆動するためのスイッチング素子アレイの一例を示す配線図である。
【図１７】ＥＣディスプレイを駆動するためのスイッチング素子アレイの一例を示す素子配置図である。
【図１８】実施例１により得られた微粒子設置基板を示す顕微鏡写真である。
【図１９】実施例２により得られた微粒子設置基板を示す顕微鏡写真である。
【図２０】実施例３により得られた微粒子設置基板を示す顕微鏡写真である。
【図２１】実施例４により得られた多孔薄膜堆積基板を示す顕微鏡写真である。
【図２２】ＳＩＴの構造を概略的に示す部分断面図である。
【符号の説明】
【００８１】
１ 基板
２ ドレイン電極
４ ゲート電極
５ 有機電荷輸送性物質層（半導体層）
８ 貫通孔（開口部、微細孔）
１１ 微粒子
１２ 薄膜（蒸着膜、積層膜）
１０１ 基板
１０２ ドレイン電極
１０３ ソース電極
１０４ ゲート電極
１０５ａ、１０５ｂ 有機電荷輸送性物質層（半導体層）
１０８ 貫通孔（開口部、微細孔）
３０１ 負の表面電荷を有する基板
３１１ 負の表面電荷を有する微粒子
３３２ 表面修飾剤
４０８ 貫通孔
４１２ 薄膜
４３５ 微粒子のデバイ長の領域
５０１ 基板
５０２ ドレイン電極
５０３ ソース電極
５０４ ゲート電極
５０５ａ、５０５ｂ 有機電荷輸送性物質層（半導体層）
５０６ａ、５０６ｂ ｐ型有機電荷輸送性物質層
５０７ａ、５０７ｂ ｎ型有機電荷輸送性物質層
５０８ 貫通孔（開口部、微細孔）
５０９ 絶縁体層
５１０ ゲート絶縁層
８１６ スイッチング素子
８１７ ＥＣ素子
８１８ 走査線
８１９ 信号線
【特許請求の範囲】
【請求項１】
表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板の製造方法。
【請求項２】
前記基板に設置した微粒子を軟化し固着させるよう加熱することを特徴とする請求項１記載の多孔薄膜堆積基板の製造方法。
【請求項３】
前記微粒子がポリマー微粒子であることを特徴とする請求項１または２記載の多孔薄膜堆積基板の製造方法。
【請求項４】
前記薄膜の微細孔の開口径が１ｎｍ〜１０μmであることを特徴とする請求項１〜３のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
【請求項５】
前記基板の表面が表面修飾剤により修飾された基板であることを特徴とする請求項１〜４のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
【請求項６】
請求項１〜５に記載の方法によって製造された多孔薄膜堆積基板。
【請求項７】
請求項６に記載の多孔薄膜堆積基板に、さらに薄膜を製膜してなることを特徴とするスイッチング素子。
【請求項８】
前記薄膜の少なくとも１層が有機電荷輸送性物質層であることを特徴とする請求項７記載のスイッチング素子。
【請求項１】
表面に静電荷を有する基板表面上に、前記基板表面の静電荷と逆の表面静電荷を付与した微粒子を設置させ、該微粒子設置基板上に少なくとも１層の薄膜を堆積した後、該微粒子を除去し、前記基板上に微細多孔を形成することを特徴とする多孔薄膜堆積基板の製造方法。
【請求項２】
前記基板に設置した微粒子を軟化し固着させるよう加熱することを特徴とする請求項１記載の多孔薄膜堆積基板の製造方法。
【請求項３】
前記微粒子がポリマー微粒子であることを特徴とする請求項１または２記載の多孔薄膜堆積基板の製造方法。
【請求項４】
前記薄膜の微細孔の開口径が１ｎｍ〜１０μmであることを特徴とする請求項１〜３のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
【請求項５】
前記基板の表面が表面修飾剤により修飾された基板であることを特徴とする請求項１〜４のいずれか１項に記載の多孔薄膜堆積基板の製造方法。
【請求項６】
請求項１〜５に記載の方法によって製造された多孔薄膜堆積基板。
【請求項７】
請求項６に記載の多孔薄膜堆積基板に、さらに薄膜を製膜してなることを特徴とするスイッチング素子。
【請求項８】
前記薄膜の少なくとも１層が有機電荷輸送性物質層であることを特徴とする請求項７記載のスイッチング素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２２】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２２】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００７−８７９７４（Ｐ２００７−８７９７４Ａ）
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００５−２７１１８４（Ｐ２００５−２７１１８４）
【出願日】平成１７年９月１６日（２００５．９．１６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１６年度独立行政法人新エネルギー・産業技術総合開発機構 「ナノテクノロジープログラム（ナノ加工・計測技術）機能性カプセル活用フルカラーリライタブルペーパープロジェクト」に関する委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願日】平成１７年９月１６日（２００５．９．１６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）国等の委託研究の成果に係る特許出願（平成１６年度独立行政法人新エネルギー・産業技術総合開発機構 「ナノテクノロジープログラム（ナノ加工・計測技術）機能性カプセル活用フルカラーリライタブルペーパープロジェクト」に関する委託研究、産業活力再生特別措置法第３０条の適用を受ける特許出願）
【出願人】（３０６０３７３１１）富士フイルム株式会社 (25,513)
【Ｆターム（参考）】
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