【課題】高温で動作可能な高電子移動度トランジスタを提供する。
【解決手段】バッファ層１６と、バッファ層１６上のＩＩＩ−Ｖ族層１８と、ＩＩＩ−Ｖ族層１８上のソース接点２０およびドレイン接点２２と、ＩＩＩ−Ｖ族層１８上で、ソース接点２０およびドレイン接点２２間の再成長ショットキー層１０と、成長ショットキー層１０上のゲート接点２４、を備える装置、および装置を用いたシステムを含む。さらに、装置とシステムの製造方法も含む。 （もっと読む）

【課題】高い抵抗率（例えば、１×１０^５Ωｃｍ以上、１×１０^１２Ωｃｍ以下）、良好な抵抗率の均一性（例えば、ウエハ表面積の８０％に相当するウエハ内周側の位置での抵抗率のバラツキが±３０％以下）、及び良好な結晶性（例えば、Ｘ線（００４）回折の半値幅が３０〜３００秒）を有する半絶縁性窒化物半導体ウエハ、半絶縁性窒化物半導体自立基板及びトランジスタ、並びに半絶縁性窒化物半導体層の成長方法及び成長装置を提供する。
【解決手段】窒化物半導体層の成長方法は、基板上にIII族原料ＧａＣｌを連続的又は断続的に供給するとともに、窒素原料ＮＨ_３と半絶縁性を付与する半絶縁性ドーパント原料Ｃｐ_２Ｆｅとを交互に供給して基板上に半絶縁性窒化物半導体層を成長させる。 （もっと読む）

【課題】スイッチ素子のオン抵抗をより一層小さく抑えることができるスイッチ装置を提供する。
【解決手段】スイッチ素子１０は、半導体基板１０４に直接接合された注入用電極１４を具備するホール注入部１４０を有している。駆動回路２０の注入駆動部２２は、スイッチ素子１０の注入用電極１４およびソース電極１３に接続されており、注入用電極１４−ソース電極１３間に注入電圧Ｖｉｎを印加する。注入駆動部２２は、閾値を超える注入電圧Ｖｉｎをスイッチ素子１０に印加することによって、ホール注入部１４０から半導体基板１０４のヘテロ接合界面にホールを注入する。注入されたホールは、ヘテロ接合界面に同量の電子を引き寄せるので、チャネル領域として２次元電子ガスの濃度が高くなり、スイッチ素子１０のオン抵抗は小さくなる。 （もっと読む）

【課題】Ｐ型、Ｎ型（Ｉ型）結晶を別々に形成する２チャンバ方式により、Ｍｇのドーピングに伴う遅延効果およびメモリ効果を抑制し、エピタキシャル成長時間を短縮したＭＯＣＶＤ装置およびその成長方法、上記のＭＯＣＶＤ装置を適用して形成した半導体装置およびその製造方法を提供する。
【解決手段】水冷機構を備えるコールドウォール構造を備え、ガスの流れはウェハ８の表面に対して水平方向であり、Ｐ型層成長とＮ型（Ｉ型）層成長ではそれぞれ別のＮ型（Ｉ型）層成長用チャンバ１４・Ｐ型層成長用チャンバ１６で成長するように構成され、ウェハ８を保持するサセプタも別々のＮ型層成長用サセプタ３・Ｐ型層成長用サセプタ５を使用するＭＯＣＶＤ装置およびその成長方法、上記のＭＯＣＶＤ装置を適用して形成した半導体装置およびその製造方法。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈ（閾値電圧）が高い窒化物半導体装置の提供。
【解決手段】アクセプタになるアクセプタ元素を含み、窒化物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８と電気的に接続された第１主電極１１６、１１８と、チャネル層１０８の上方に形成された制御電極１２０と、を備え、バックバリア層１０６は、制御電極１２０の下側の領域の少なくとも一部に、アクセプタの濃度がバックバリア層の他の一部の領域より高い高アクセプタ領域１２６を有する窒化物半導体装置１００。 （もっと読む）

【課題】
高周波信号遮断後の回復が早く、素子分離特性のよい化合物半導体エピタキシャル基板を提供する。
【解決手段】
半導体エピタキシャル基板は、単結晶基板と、単結晶基板上にエピタキシャル成長されたＡｌＮ層と、ＡｌＮ層の上にエピタキシャル成長された窒化物半導体層とを有し、単結晶基板とＡｌＮ層間界面より、ＡｌＮ層と窒化物半導体層間界面の方が凹凸が大きい、ことを特徴とする。 （もっと読む）

【課題】実用上十分なプロセスマージンを備える状態で、リーク電流の増大およびキャリア濃度の低下を招くことなく、ゲート電極とチャネル層との距離が短縮できるようにする。
【解決手段】ＩｎＰからなる基板１０１の上に形成された電子供給層１０２と、電子供給層１０２の上に形成されたスペーサ層１０３と、スペーサ層１０３の上に形成されたチャネル層１０４と、チャネル層１０４の上に形成された障壁層１０５とを備え、障壁層１０５は、ＧａおよびＡｌの少なくとも１つと、Ｉｎと、Ｐとを含んだアンドープの化合物半導体から構成し、ＩｎＰよりショットキー障壁高さが高いものとされている。 （もっと読む）

【課題】冷却効率を向上させることができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、裏面に複数の凹部１６を有するシリコン基板１１と、この基板１１の表面上に形成された半導体層１２と、半導体層１２の表面上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、ドレイン電極１３とソース電極１４との間の半導体層１２上に形成されたゲート電極１５と、複数の凹部１６の内部を含むシリコン基板１１の裏面全体に形成された裏面金属１７と、を具備する。 （もっと読む）

【課題】スイッチ素子のオン抵抗をより一層小さく抑えることができるスイッチ装置を提供する。
【解決手段】スイッチ素子１０は、半導体基板１０４に絶縁膜１５を介して接合された電界印加電極１４を有している。駆動回路２０の電界制御部２２は、スイッチ素子１０の電界印加電極１４およびソース電極１３に接続されており、電界印加電極１４−ソース電極１３間にバイアス電圧Ｖｅを印加する。電界制御部２２は、閾値を超えるバイアス電圧Ｖｅをスイッチ素子１０に印加することによって、電界印加電極１４から半導体基板１０４のヘテロ接合界面に電界を印加する。要するに、スイッチ素子１０がオン状態で、電界印加電極１４から半導体基板１０４に印加される電界は、電界効果によってチャネル領域の電子濃度を高くし、スイッチ素子１０のオン抵抗を小さくするように作用する。 （もっと読む）

【課題】チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているＦＥＴが、より容易に高い精度で製造できるようにする。
【解決手段】被覆ナノワイア１０３を配置した基板１２１のゲート電極形成領域の上に、被覆ナノワイア１０３に交差して下部ゲート電極１２２に重なる上部ゲート電極１２４を形成する。上部ゲート電極１２４の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、被覆ナノワイア１０３が下部ゲート電極１２２と交差して配置されている基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、電極材料を堆積する。この後、先に形成してあるレジストパターンを除去すれば、上部ゲート電極１２４が形成できる。 （もっと読む）

【課題】転位密度を低減させるバッファ層を有する半導体素子を提供する。
【解決手段】基板と、基板の上方に形成されたバッファ領域と、バッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、バッファ領域は、第１の格子定数を有する第１半導体層と、第１の格子定数と異なる第２の格子定数を有する第２半導体層と、第１の格子定数と第２の格子定数との間の第３の格子定数を有する第３半導体層とが順に積層した複合層を少なくとも一層有する半導体素子。 （もっと読む）

【課題】リーク電流が低減された窒化物系半導体素子及びその製造方法を提供する。
【解決手段】基板１０と、基板１０の上方に形成されたバッファ領域３０と、バッファ領域３０上に形成された活性層７０と、活性層上に形成された少なくとも２つの電極７２、７４、７６とを備え、バッファ領域３０は、格子定数の異なる複数の半導体層３１、３２、３３を含み、バッファ領域３０の表面に、基板１０の裏面より低い電位を与え、基板１０の裏面とバッファ領域３０の表面との間の電圧をバッファ領域３０の膜厚に応じた範囲で変化させたときの基板１０の裏面およびバッファ領域３０の表面との間の静電容量が略一定である半導体素子１００を提供する。 （もっと読む）

【課題】バッファリーク電流およびゲートリーク電流が抑制された高性能のＨＥＭＴを提供する。
【解決手段】本ＧａＮ薄膜貼り合わせ基板の製造方法は、ＧａＮバルク結晶１０の主表面から０．１μｍ以上１００μｍ以下の深さの面１０ｉへの平均注入量が１×１０¹⁴ｃｍ^-2以上３×１０¹⁷ｃｍ^-2以下の水素イオン注入工程と、水素イオン注入されたＧａＮバルク結晶１０の上記主表面へのＧａＮと化学組成が異なる異組成基板２０の貼り合わせ工程と、ＧａＮバルク結晶１０の熱処理によりＧａＮバルク結晶１０を水素イオンが注入された深さの面１０ｉにおいて分離することによる異組成基板２０上に貼り合わされたＧａＮ薄膜１０ａの形成工程と、を含む。ＧａＮ系ＨＥＭＴの製造方法は、上記ＧａＮ薄膜貼り合わせ基板１のＧａＮ薄膜１０ａ上への少なくとも１層のＧａＮ系半導体層３０の成長工程を含む。 （もっと読む）

【課題】シリコン基板上に形成したクラックが少ない高品位の窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の製造方法を提供する。
【解決手段】実施形態によれば、シリコン基板の上に形成されたＡｌＮバッファ層の上に形成された機能層を備える窒化物半導体素子が提供される。機能層は、交互に積層された、複数の機能部低濃度層と、複数の機能部高濃度層と、を含む。機能部低濃度層は、窒化物半導体を含み、Ｓｉ濃度が５×１０^１８ｃｍ^−３未満である。機能部高濃度層は、Ｓｉ濃度が５×１０^１８ｃｍ^−３以上である。複数の機能部高濃度層のそれぞれの厚さは、機能部低濃度層のそれぞれの厚さよりも薄い。複数の機能部高濃度層のそれぞれの厚さは、０．１ナノメートル以上５０ナノメートル以下である。複数の機能部低濃度層のそれぞれの厚さは、５００ナノメートル以下である。 （もっと読む）

【課題】高電圧を印加しても短絡破壊を生じないトランジスタとして動作する半導体装置を提供する。
【解決手段】半導体装置１は、基板１０（シリコン基板１０ａ）の上に形成されたバッファ層２１と、バッファ層２１の上に形成されたチャネル層２２と、チャネル層２２の上に形成され、チャネル層２２とヘテロ接合を構成する障壁層２３とを備える。バッファ層２１およびチャネル層２２は、窒化物半導体で形成されている。チャネル層２２は、膜厚を１μｍ以上２μｍ以下とされ、炭素濃度を５×１０¹⁶ｃｍ^-3以下とされている。 （もっと読む）

【課題】厚膜化が可能で、反りが小さく、かつリーク電流が小さい半導体素子を提供する。
【解決手段】基板と、基板の上方に形成された第１のバッファ領域と、第１のバッファ領域上に形成された第２のバッファ領域と、第２のバッファ領域上に形成された活性層と、活性層上に形成された少なくとも２つの電極とを備え、第１のバッファ領域は、第１半導体層と、第２半導体層とが順に積層した複合層を少なくとも一層有し、第２のバッファ領域は、第３半導体層と、第４半導体層と、第５半導体層とが順に積層した複合層を少なくとも一層有し、第４半導体層の格子定数は、第３半導体層と第５半導体層の間の格子定数を有する半導体素子。 （もっと読む）

【課題】薄膜抵抗又は基板抵抗によって数ｋΩから数十ｋΩの抵抗値を持つゲート抵抗のサイズが基板長さ、基板幅に比べて大きい。
【解決手段】能動層１０を有する半導体基板１１と、半導体基板の能動層１０にオーミック接触するソース電極１３及びドレイン電極１４と、能動層１０の上方に設けられたゲート電極１５と、半導体基板１１に設けられた非活性領域１６と、非活性領域１６上にゲート電極１５の一部が引出されて接触する導体１７と、非活性領域１６上で直流電圧が印加されるパッド電極１８と、パッド電極１８及び導体１７にオーミック接触し、非活性領域１６に設けられたゲート抵抗領域１９とを備え、ゲート抵抗領域１９は半導体基板１１へボロンイオンを注入することによって形成され、ボロンイオンの注入量によりゲート抵抗領域１９上のシート抵抗値を高めたことを備えたことを特徴とする半導体素子の構造が提供される。 （もっと読む）

【課題】動的な耐圧であるダイナミック耐圧の低下を抑制できるＧａＮ系のＨＦＥＴを提供する。
【解決手段】このＧａＮ系のＨＦＥＴでは、２次元電子ガス除去領域２６０Ｂが、ドレイン電極２１１の長手方向の一方の端２１１Ａから短手方向に伸ばした仮想線Ｍ７１よりも長手方向外方に位置すると共にソース電極２１２の一端部２１２Ａに対して短手方向に隣接する領域の下のＧａＮ系積層体２０５に形成されている。また、２次元電子ガス除去領域２６０Ａは、２次元電子ガス除去領域２６０Ｂの長手方向外方に隣接すると共にソース電極２１２の一端部２１２Ａからソース電極接続部２１４に沿って短手方向に延在している。２次元電子ガス除去領域２６０Ａ,２６０Ｂの存在によって、スイッチング時の動的な電界変動によってソース電極２１２の端部２１２Ａからドレイン電極２１１の端部２１１Ａへ向かって電子流が集中することを回避できる。 （もっと読む）

【課題】ワイドバンドギャップ材料内に、接合温度低下、動作中の高電力密度化、及び定格電力密度における信頼性向上を達成する高電力デバイスを形成する。
【解決手段】ＳｉＣ層１０にＳｉＯ_２層を形成し、次いで、熱伝導率を高めるためにダイアモンド層１１を形成する。そして、ＳｉＣ層１０の厚さを低減し、ダイアモンド層１１及びＳｉＣ層１０の向きを逆にしてダイアモンド１１を基板とする。次いで、ＳｉＣ層１０上に、バッファ層１６、ヘテロ構造層１４及び１５を形成する。 （もっと読む）

【課題】動的な耐圧であるダイナミック耐圧の低下を抑制できるＧａＮ系のＨＦＥＴを提供する。
【解決手段】このＧａＮ系のＨＦＥＴでは、各ソース電極１２の長手方向の長さＬ２と各ドレイン電極１１の長手方向の長さＬ１とが同じ長さである。また、ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置は、ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致している。ソース電極１２の長手方向の両端１２Ａ,１２Ｂがドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、ソース電極１２の端１２Ａ,１２Ｂからドレイン電極１１の端１１Ａ,１１Ｂへ向かって電子流が集中することを回避できる。 （もっと読む）