説明

Fターム[5F102GR06]の内容

接合型電界効果トランジスタ (42,929) | 素子構造 (2,911) | 半導体基体内に付加領域を設けたもの (876)

Fターム[5F102GR06]の下位に属するFターム

Fターム[5F102GR06]に分類される特許

81 - 100 / 124


導電性のフィールドプレートをIII-族窒化物半導体の各セルにおけるドレイン電極とゲートとの間に形成し、このフィールドプレートをソース電極に接続して、ゲートとドレインとの間における電界を低減する。これら電極はN+のIII-族窒化物のパッド層に支持し、またゲートはショットキーゲートまたは絶縁ゲートとする。
(もっと読む)


【課題】リーク電流の増大、及び電流コラプス現象によるオン抵抗の増大を抑制できる窒化物系化合物半導体装置を提供する。
【解決手段】窒化物系化合物半導体からなるキャリア走行層3を有する半導体層10と、半導体層10の主面100上に配置され、キャリア走行層3を流れる主電流の電流経路の端部である第1の主電極21及び第2の主電極22と、第1の主電極21及び第2の主電極22を囲むように主面100上に配置され、主面100直下及びその近傍の半導体層10内の電荷を制御する外周電極30とを備える。 (もっと読む)


【課題】
素子領域周辺をエッチングして素子分離を行ない、かつ優れた特性を有する化合物半導体装置とその製造方法を提供する。
【解決手段】
化合物半導体装置は、InP基板と、InP基板上方にエピタキシャル積層で形成されたメサであって、チャネル層、チャネル層上方のキャリア供給層、キャリア供給層上方のコンタクト用キャップ層を含むメサと、キャップ層上に形成された一対のオーミック電極である、ソース電極とドレイン電極と、一対のオーミック電極の間でキャップ層を除去して形成され、キャリア供給層を露出するリセスと、リセスから離れる方向にキャップ層のエッジから後退して、キャップ層上に形成された絶縁膜と、リセスのキャリア供給層上からメサ外に延在するゲート電極と、チャネル層のゲート電極と対向する側部を除去して形成されたエアギャップと、を有する。 (もっと読む)


【課題】良好なトランジスタ特性を保ちつつ衝突イオン化により生成した正孔を外部に放出することができる半導体装置を提供する。
【解決手段】基板100と、基板100上に設けられたIII族窒化物半導体多層膜と、III族窒化物半導体多層膜の上部に設けられた、ゲート電極112、ソース電極110およびドレイン電極114とを備え、III族窒化物半導体多層膜は、正孔走行層104、電子走行層106および電子供給層108を含み、正孔走行層104とゲート電極112とが導電体により電気的に接続されている。 (もっと読む)


【課題】高アバランシェ耐量を有する半導体装置を提供する。
【解決手段】第1導電型の第1のシリコン層と、第1のシリコン層の上に設けられ第1のシリコン層よりも高抵抗な第2のシリコン層と、第2のシリコン層の上に設けられた第2導電型の第3のシリコン層と、第3のシリコン層の上に設けられた第1の窒化物半導体層と、第1の窒化物半導体層の上に設けられ第1の窒化物半導体層よりもバンドギャップが大きい第1導電型の第2の窒化物半導体層と、第2の窒化物半導体層の表面に接し且つ第3のシリコン層に接続された第1の主電極と、第2の窒化物半導体層の表面に接し且つ前記第1のシリコン層に接続された第2の主電極と、第2の窒化物半導体層の上における第1の主電極と第2の主電極との間の部分に設けられた制御電極とを備えている。 (もっと読む)


【課題】高電圧スイッチング動作においても、電流コラプスを抑制することができるGaN系半導体素子を提供する。
【解決手段】GaN系半導体素子20は、サファイア(0001)基板1上に形成されたバッファ層2と、アンドープGaN層から成るチャネル層3と、アンドープAlGaNから成る電子供給層4とを備える。バッファ層2はn型の導電性を有するn-GaN層から成る。n-GaN層から成るバッファ層2の電位を制御できる構造として、ソース電極6が、バッファ層2とオーミック接触するように、バッファ層3上に形成されるエピタキシャル層(チャネル層3と電子供給層4)に埋め込まれてバッファ層2に達する深さまで延びている構成が採られている。ソース電極6がバッファ層2とオーミック接触しているので、n-GaN層から成るバッファ層2をソース電極6と同電位にすることができる。 (もっと読む)


【課題】ノーマリオフ型HEMTを得ることが困難であった。
【解決手段】本発明に従うHEMTは、溝20を有する電子走行層3と、この上を覆う電子供給層4と、電子供給層4の一方の主面上に形成されたソース電極5、ドレイン電極6及びゲート電極7とを有している。ゲート電極7は溝20の上に配置されている。電子走行層3の溝20の両側面は他よりも薄い電子供給層4で覆われている。溝20の両側面の角度及びこの両側面の電子供給層4の厚みはノーマル状態で2DEG層17を分断するように決定される。 (もっと読む)


【課題】電流コラプス現象が抑制された半導体装置及びその製造方法を提供する。
【解決手段】HEMT111として機能する半導体装置は、上面に、ゲート電極153とドレイン電極155とを結ぶ方向に長軸方向が揃えられた棒状分子163から構成される電流コラプス抑制膜を備える。かかる配向制御は、絶縁膜125の上に溝161を形成することにより可能となる。前記電流コラプス抑制膜の作用により、高電圧印加後に表面準位133にトラップされた電子の存在に起因する電流コラプス現象が抑制される。 (もっと読む)


【課題】半導体層内部に発生する電界を低減し、耐圧を向上できる窒化物半導体装置を提供する。
【解決手段】チャネル層を形成する第1の窒化物半導体層3、及びそれより禁制帯幅が広く窒化物半導体層3に対し障壁層となる層を含む第2の窒化物半導体層4を含む半導体層と、この半導体層3,4上に互いに間隔を隔てて形成されたソース電極5及びドレイン電極6と、半導体層3,4上のソース電極5とドレイン電極6との間の領域に形成されたゲート電極7とを備え、少なくともゲート電極7とドレイン電極6との間に存在する半導体層3,4にはフッ素を含む少なくとも1つのフッ素導入領域9が備えられている。 (もっと読む)


【課題】ソース抵抗やドレイン電流の劣化を伴わない、埋め込みゲート型エンハンスモードのHEMTを提供する。
【解決手段】GaN−HEMTは、GaNチャネル層22と、GaNチャネル層22上にヘテロ接合されたAlGaNバリア層24と、AlGaNバリア層24の上面のゲート領域に形成された所定の深さのリセス部26と、リセス部26に対して選択的に再成長されてリセス部26の内壁面に被着されたi−GaN選択再成長層27と、i−GaN選択再成長層27を介してリセス部26を埋め込むゲート電極40と、ゲート電極の両側に所定距離隔てて形成されたソース電極41及びドレイン電極42とを有している。 (もっと読む)


【課題】 ノーマリオフで動作するMIS構造を有するHEMTを提供すること。
【解決手段】 HEMT10は、ドレイン電極に電気的に接続するドレイン領域32と、ソース電極に電気的に接続するソース領域34と、ドレイン領域32とソース領域34の間に形成されている第1半導体領域22と、第1半導体領域22の表面の一部にゲート絶縁膜42を介して対向しているゲート電極42を有するMIS構造40と、第1半導体領域22の表面の残部に接しているとともに第1半導体領域22のバンドギャップよりも広いバンドギャップを有する第2半導体領域24を有するヘテロ構造を備えている。ドレイン領域32とソース領域34は、MIS構造40とヘテロ構造を直列に配置した構造で接続されている。 (もっと読む)


【課題】電極形成工程を複雑化することなく、BeO膜を除去し優れた接合性を有するp側電極を形成することが可能な半導体素子の製造方法を提供することを目的とする。
【解決手段】本発明の半導体素子の製造方法によれば、AuBe層5を有するp側電極18、18a、18bの表面にオーミック特性付与時の熱により生成されるBeOをエッチングにより除去するため、電極形成工程を複雑化することなく、優れた接合性を有するp側電極18、18a、18bを形成することができる。 (もっと読む)


【課題】より高い破壊電圧およびより低いオン抵抗を含み、高周波数において十分に機能するパワースイッチングデバイスを提供する。
【解決手段】多重フィールドプレートトランジスタが、活性領域、ならびにソース、ドレイン、およびゲートを含む。第1のスペーサ層が、活性領域の上方でソースとゲートの間にあり、第2のスペーサ層が、活性領域の上方でドレインとゲートの間にある。第1のスペーサ層上の第1のフィールドプレート、及び第2のスペーサ層上の第2のフィールドプレートが、ゲートに接続される。第3のスペーサ層が、第1のスペーサ層、第2のスペーサ層、第1のフィールドプレート、ゲート、および第2のフィールドプレート上にあり、第3のフィールドプレートが、第3のスペーサ層上にあり、ソースに接続される。 (もっと読む)


【課題】オフ時の静電容量が低い電界効果トランジスタ、およびその製造方法を提供する。
【解決手段】半絶縁性の基板10と、基板10上に配置されたチャネル層13と、チャネル層13に電界を印加するためのゲート電極21と、ゲート電極21を挟むように配置されたソース電極19およびドレイン電極20とを含む。半絶縁性の基板10のうち、ソース電極19とドレイン電極20との間の領域に対応する位置には凹部10aが形成されている。凹部10a内は、基板10よりも比誘電率が小さい物質で満たされている。ゲート電極21から凹部10aまでの最短距離dは、10μm以下である。 (もっと読む)


【課題】リーク電流や耐圧低下の防止された、トレンチ構造またはメサ構造を有するIII 族窒化物半導体装置。
【解決手段】C面サファイア基板1上にGaN層2を成長させ、GaN層2上にT字型のUSG膜3を、USG膜3の側面がGaN層2のA面とM面に平行となるように作製した。その後、USG膜3をマスクとしてGaN層2をドライエッチングした。図2a、bのように、A面よりもM面の方が荒れが少ないことが分かる。次に、TMAH水溶液でウェットエッチングした。図2c、dのように、A面、M面ともに荒れが解消されていて、特にM面は鏡面状になっている。したがって、トレンチ溝側面またはメサエッチング側面をM面とすれば、III 族窒化物半導体装置のリーク電流や耐圧低下を防止できる。 (もっと読む)


【課題】
低消費電力、低費用化が実現可能で、マイクロ波電力応用に適合したガリウムナイトライドを基盤とする高電子移動度トランジスタを提供する。
【解決手段】
高電子移動度トランジスタ1は、ガリウムナイトライド(GaN)バッファ層10、該バッファ層10上のアルミニウムガリウムナイトライド(GaAlN)バリア層20、該バリア層20上に位置す
るソース電極30、前記バリア層20上に前記ソース電極30と離隔して位置するドレイン電極40、前記バリア層20の上面に前記ソース電極30及びドレイン電極40と離隔して位置するゲート電極50、前記バリア層20上面に蒸着された誘電体層60、前記ゲート電極50の上方で誘電体層60上に形成される電界電極70、及び前記誘電体層60内部に前記ゲート電極50及びドレイン電極40間に離隔するように形成される内部電界電極80を含む。このように、高電子移動度トランジスタのゲート電極50とドレイン電極40間に内部電界電極80を挿入することで、上記課題が達成される。 (もっと読む)


複数のエピタキシャル層を有し、動作時(E)界がかかっている半導体デバイスであり、具体的には、高電子移動度トランジスタ(HEMT)である。エピタキシャル層の中には、動作時(E)界を打ち消すための負イオン領域がある。半導体デバイスを製造するための1つの方法は、基板を設けるステップと、基板の上にエピタキシャルを成長させるステップとを備える。半導体デバイスの中の動作時電(E)界を打ち消すために、負イオンがエピタキシャル層の中に導入され、負イオン領域を形成する。コンタクトは、負イオン領域形成の前か後に、エピタキシャル層の上に堆積させることができる。
(もっと読む)


【課題】電極の位置を面方向のみならず深さ方向にも高精度に制御し、耐圧、オン抵抗などの特性変動を抑えることが可能な化合物半導体装置の製造方法を提供する。
【解決手段】化合物半導体基板1上に、第1のパターン11d及び第2のパターン11fを形成する工程と、第1のパターン11dと第2のパターン11f間に、第1の層間絶縁膜12を形成する工程と、第1のパターン11dを選択的に除去し、第1の開口部を形成する工程と、第1の開口部内に、第1の電極を形成する工程と、第2のパターン11fを選択的に除去し、第2の開口部を形成する工程と、少なくとも第2の開口部内に、第2の層間絶縁膜を形成する工程と、第2の層間絶縁膜上に第2の電極を形成する工程を備える。 (もっと読む)


【課題】HEMTとダイオードとから成る複合半導体装置の小型化が要求されている。
【解決手段】本発明に従うHEMTとダイオードとから成る複合半導体装置は、電子走行層3と電子供給層4とを含む半導体領域5と、この一方の主面上に形成されたソース電極7及びドレイン電極8とゲート電極12とを有し、更に、半導体領域5の一方の主面上におけるゲート電極12とドレイン電極8との間にショットキー電極60を有する。ショットキー電極60は導体60aによってソース電極7に接続されている。ショットキー電極60と半導体領域5とで形成されたショットキーダイオードは、帰還又は回生又は保護ダイオードとして機能する。このショットキーダイオードの電流はゲート電極12に基づく空乏層に妨害されない。 (もっと読む)


【課題】ソース電極近傍における2次元電子ガス層の生成不足を解消すること。
【解決手段】第1非p型層104の膜厚は、凸部(中央部103a)の形成によって不均一になっている。即ち、p型半導体結晶層103と第1非p型層104とのpn接合界面がゲート電極Gの下において他の部位よりも高く盛り上がっているために、第1非p型層104の膜厚はゲート電極Gの下では他の部位よりも薄くなっている。また、第1非p型層104の厚膜部の端部は、ゲート絶縁膜106の周縁部の直下にまで潜り込む様に延びている。そして、これらの構造によって、pn接合界面を内包する空乏層の上端面αは、各導通用電極S,Dの近傍においては第1非p型層104と第2非p型層105との界面に到達していない。また、ゲート電極Gの下においては空乏層の上端面αは、第2非p型層105の内部にまで入り込んでいる。 (もっと読む)


81 - 100 / 124