窒化物半導体高電子移動度トランジスタ
【課題】ソース抵抗やドレイン電流の劣化を伴わない、埋め込みゲート型エンハンスモードのＨＥＭＴを提供する。
【解決手段】ＧａＮ−ＨＥＭＴは、ＧａＮチャネル層２２と、ＧａＮチャネル層２２上にヘテロ接合されたＡｌＧａＮバリア層２４と、ＡｌＧａＮバリア層２４の上面のゲート領域に形成された所定の深さのリセス部２６と、リセス部２６に対して選択的に再成長されてリセス部２６の内壁面に被着されたｉ−ＧａＮ選択再成長層２７と、ｉ−ＧａＮ選択再成長層２７を介してリセス部２６を埋め込むゲート電極４０と、ゲート電極の両側に所定距離隔てて形成されたソース電極４１及びドレイン電極４２とを有している。
【解決手段】ＧａＮ−ＨＥＭＴは、ＧａＮチャネル層２２と、ＧａＮチャネル層２２上にヘテロ接合されたＡｌＧａＮバリア層２４と、ＡｌＧａＮバリア層２４の上面のゲート領域に形成された所定の深さのリセス部２６と、リセス部２６に対して選択的に再成長されてリセス部２６の内壁面に被着されたｉ−ＧａＮ選択再成長層２７と、ｉ−ＧａＮ選択再成長層２７を介してリセス部２６を埋め込むゲート電極４０と、ゲート電極の両側に所定距離隔てて形成されたソース電極４１及びドレイン電極４２とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（Field Effect Transistor、以下「ＦＥＴ」という。）の１つである高電子移動度トランジスタ（High Electron Mobility Transistor、以下「ＨＥＭＴ」という。）のうち、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いたＧａＮ系ＨＥＭＴ（以下「ＧａＮ−ＨＥＭＴ」という。）等の窒化物半導体ＨＥＭＴにおいて、例えば、ゲート電圧がゼロの時にドレイン電圧を印加しても、ソース電極・ドレイン電極間に電流が流れないエンハンスメントモード（ノーマリオフ型）の窒化物半導体ＨＥＭＴに関するものである。
【背景技術】
【０００２】
ＦＥＴのうち、例えば、窒化ガリウムアルミニュウム（ＡｌＧａＮ）とＧａＮがヘテロ接合されたＧａＮ−ＨＥＭＴは、ノーマリオフ化が難しかった。通常のＧａＮ−ＨＥＭＴの断面構造を図２に示す。
【０００３】
図２（ａ）、（ｂ）は、従来のＧａＮ−ＨＥＭＴの通常の模式的な断面構造を示す図であり、同図（ａ）は全体の断面図、及び、同図（ｂ）は同図（ａ）中のＨ部分の拡大断面図である。
【０００４】
このＧａＮ−ＨＥＭＴは、絶縁性の素子分離領域１により分離された電子走行層であるＧａＮチャネル層２上に形成された素子である。ＧａＮチャネル層２上には、ヘテロ界面３を介して、電子供給層であるＡｌＧａＮバリア層４がヘテロ接合されている。ＡｌＧａＮバリア層４は、例えば、ＡｌＸＧａ１−ＸＮ（Ｘ＝０．２５）により形成され、厚さが２５０Å（＝２５ｎｍ）程度である。ＡｌＧａＮバリア層４上には、窒化シリコン（ＳｉＮ）誘電体膜５が形成され、このＳｉＮ誘電体膜５のゲート形成領域に、幅Ｌｇの開口部５ａが形成されている。
【０００５】
開口部５ａ内に露出したＡｌＧａＮバリア層４上には、ショットキー接合面６を介して、ニッケル（Ｎｉ）／金（Ａｕ）合金のゲート電極７がショットキー接合されている。ゲート電極７の両側には、所定間隔隔ててソース電極８とドレイン電極９が形成され、これらのソース電極８及びドレイン電極９が、ＡｌＧａＮバリア層４に対してオーミック接触している。このようなゲート電極７、ソース電極８、及びドレイン電極９により、ＧａＮ−ＨＥＭＴが構成されている。
【０００６】
ＧａＮ−ＨＥＭＴでは、ゲート電極７に所定電圧を印加すると、このゲート電極７下部に生じる電界により、ヘテロ界面３に高濃度の２次元電子ガス（以下「２ＤＥＧ」という。）１０が制御され、ソース電極８及びドレイン電極９間に所定の電流が流れるようになっている。ショットキー順方向電流電圧特性のゲート電流立ち上がり電圧Ｖｆは、１．３Ｖ程度である。
【０００７】
図３は、図２（ｂ）中のＩ１−Ｉ２線断面で見たときのコンダクションバンド（伝導帯）を示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【０００８】
通常のＧａＮ−ＨＥＭＴでは、ＡｌＧａＮバリア層４とＧａＮチャネル層２とのヘテロ界面３に形成される２ＤＥＧ１０が、高濃度（約１．０Ｅ１３ｃｍ−２程度）であるため、ゲート電極７とＡｌＧａＮバリア層４とのショットキー接合の空乏層だけでは、ノーマリオフ状態でピンチオフ（pinch-off、ドレイン電流がカットオフ）しないので、ノーマリオフ化が難しい。
【０００９】
しかし、様々な電気機器に用いられている交流／直流（ＡＣ／ＤＣ）変換電源のスイッチング電源回路や、電気自動車等に用いられるモータドライブ用インバータ電源回路は、電源オフになったときに大電流が流れることがないようにという安全の観点から、電源オフ時に電流の流れないノーマリオフ化の要望が極めて強い。
【００１０】
ＧａＮ−ＨＥＭＴにおけるノーマリオフ化を実現できる技術として、従来、ゲートリセス技術及びｐ型ゲート技術が知られている。例えば、ゲートリセス技術に関しては、下記の非特許文献１に記載され、ｐ型ゲート技術に関しては、下記の特許文献１、及び非特許文献２に記載されている。
【００１１】
【特許文献１】特開２００５−２４４０７２号公報
【非特許文献１】信学技報 TECHNICAL REPORT OF IEICE、ＥＤ９９−２８７（２０００−１）電子情報通信学会ｐ．４７−５２
【非特許文献２】応用電子物性分科会誌、１２巻［１］（２００６）ｐ．２０−２５
【００１２】
図４は、非特許文献１等に記載された従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図である。更に、図５は、図４中のＩ１１−Ｉ１２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００１３】
このＧａＮ−ＨＥＭＴでは、例えば、塩素（Ｃｌ２）や三塩化ホウ素（ＢＣｌ３）を用いたドライエッチングにより、ＡｌＧａＮバッファ層４がエッチングされてゲートのリセス部４ａが形成されている。ゲート電極７の下部は、下方向に延設されてリセス部４ａ内に挿入されている。リセス部４ａの底面とヘテロ界面３との厚さＤは、１０ｎｍ程度である。このようなリセス部４ａにより、閾値電圧Ｖｔｈを調整し、エンハンスメントモードの動作が可能になる。
【００１４】
図６（ａ）、（ｂ）は、特許文献１、及び非特許文献２等に記載された従来のｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図であり、同図（ａ）はｐ−ＧａＮ層形成工程を示す断面図、及び、同図（ｂ）はゲート領域の全体の断面図である。
【００１５】
エピタキシャル成長により、ＧａＮチャネル層２上にｎ型ＡｌＧａＮバリア層４が形成される。このＡｌＧａＮバリア層４は、例えば、ＡｌｘＧａ１−ｘＮ（ｘ＝０．０７）により形成され、厚さが１５ｎｍ程度である。更に、エピタキシャル成長により、ＡｌＧａＮバリア層４上にｐ−ＧａＮ層１１が形成され、この上に、Ｎｉ／Ａｕ合金のゲート電極７が選択的に形成された後、ゲート領域以外のｐ−ＧａＮ層１１がドライエッチングで除去される。
【００１６】
ゲート電極７下にｐ−ＧａＮ層１１を設ければ、このｐ−ＧａＮ層１１の拡散電位効果により、エンハンスメントモードの動作が可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴや、ｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴでは、以下の（Ａ）、（Ｂ）のような課題があった。
【００１８】
（Ａ） 従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴの課題
従来のリセスゲート技術では、次の（１）、（２）のような問題がある。
【００１９】
（１） 図４のゲートリセス構造では、リセス部４ａにより閾値電圧Ｖｔｈを調整してエンハンスメントモードにしている。しかし、ＡｌＧａＮバリア層４をドライエッチングしてリセス部４ａを形成する際に、このリセス部４ａの底面とヘテロ界面３との間のＡｌＧａＮバリア層４の厚さＤを制御することが困難なため、リセス部４ａによる閾値電圧Ｖｔｈの制御が難しい。
【００２０】
（２） リセス部４ａを形成することにより、ＡｌＧａＮバリア層４の厚さＤが薄くなるため、ゲート電極７及び２ＤＥＧ１０間の電界が増大する。そのため、図５に示すように、三角ポテンシャルが低下する鏡像効果により、ショットキー順方向電流電圧特性のゲート電流立ち上がり電圧Ｖｆが０．７Ｖ程度まで低下する。電圧Ｖｆが低下すると、ゲート電極７に印加できる電圧が制限され、最大ドレイン電流Idsmaxが低下する。つまり、リセス構造に作製したショットキーゲート電極７では、ゲート電流立ち上がり電圧Ｖｆが低く、ゲートバイアス範囲が狭いので、最大ドレイン電流Idsmaxが小さくなる。
【００２１】
このような問題（１）、（２）をより具体的に説明すると、図４に示すように、リセス部４ａを形成するために、Ｃｌ２やＢＣｌ３を用いたドライエッチングによってＡｌＧａＮバリア層４がエッチングされる。この時、エンハンスメントモードにするためには、ＡｌＧａＮバリア層４の厚さＤを１０ｎｍ以下にせねばならず、その制御性、特に面内均一性が問題となる。又、エッチング時のダメージ損傷は避けがたく、ドレイン電流を劣化させ、更にＡｌＧａＮバリア層４の厚さＤが薄いことにより、半導体表面に形成されたショットキーゲート電極７の電圧Ｖｆが低下するという問題が生じる。ゲート電圧Ｖｇを正に印加した時にＶｇ＞Ｖｆとなると、ゲート電流が流れ始めるため、Ｖｇ＝Ｖｆとなるドレイン電流が最大ドレイン電流Idsmaxとされる。従って、半導体表面に形成されたゲート電極７の電圧Ｖｆが低下すると、最大ドレイン電流Idsmaxも低下するという問題が生じる。電圧Ｖｆの定義としては、一般的にゲート電流１ｍＡ／ｍｍとなるゲート電圧Ｖｇである。
【００２２】
（Ｂ） 従来のｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴの課題
従来のｐ型ゲート技術では、以下の（１）、（２）のような問題がある。
【００２３】
（１） 図６（ａ）に示すように、ゲート領域外における最上層エピタキシャル成長層であるｐ−ＧａＮ層１１をエッチングによって除去する場合、エッチングダメージによってＧａＮ−ＨＥＭＴ特性の劣化が起こる。実際に作製されたＧａＮ−ＨＥＭＴのドレイン電流は、非常に低い。
【００２４】
即ち、図６（ｂ）に示すｐ型ＧａＮゲート構造のＧａＮ−ＨＥＭＴでは、ｐ−ＧａＮ層１１がある領域で、ｐ−ｎ接合空乏によってチャネルの電子が枯渇しているため、図６（ａ）に示すように、ゲート領域にのみｐ−ＧａＮ層１１を残す必要がある。そのため、ゲート領域以外の最上層のｐ−ＧａＮ層１１をエッチングで除去しなければならず、ゲート領域以外でのドライエッチングが必須となる。ソース電極８及びゲート電極７間や、ドレイン電極９及びゲート電極７間は、そのドライエッチングのダメージ損傷によって抵抗が高くなり、ソース抵抗の増大やドレイン抵抗の増大を招き、ＧａＮ−ＨＥＭＴ特性を劣化させる。
【００２５】
（２） 特許文献１では、ゲートリセス後にゲート領域部へｐ−ＧａＮ層を選択再成長する提案がされている（特許文献１の図１３〜図１５）。しかしながら、これらはリセス深さ、ｐ層濃度、ｐ層厚等の数値の記述が全くないため、実現性に乏しい。更に、リセス部にゲート電極を埋め込む形状になっておらず、図示された構造ではソース抵抗が増大するため、ＧａＮ−ＨＥＭＴ特性として動作するかどうか不明である。
【００２６】
そこで、上述の問題点を解決するため、本発明は、十分に大きな電圧Ｖｆを有し、ソース抵抗やドレイン電流の劣化を伴わない、埋め込みゲート型エンハンスモードのＧａＮ−ＨＥＭＴ等の窒化物半導体ＨＥＭＴを提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明の窒化物半導体ＨＥＭＴでは、窒化物半導体のチャネル層と、前記チャネル層上にヘテロ接合された窒化物半導体のバリア層と、前記バリア層の上面のゲート領域に形成された所定の深さのリセス部と、前記リセス部に対して選択的に再成長されて前記リセス部の内壁面に被着され、最上層に薄膜ＧａＮ層を有する選択再成長層と、前記薄膜ＧａＮ層上に形成されて前記リセス部を埋め込むゲート電極と、前記ゲート電極の両側に所定距離隔てて形成され、前記バリア層に対して電気的に接続されたソース電極及びドレイン電極とを有している。
【発明の効果】
【００２８】
本発明によれば、最上層に薄膜ＧａＮ層を有する選択再成長層をリセス部内に形成し、ゲート電極を選択再成長層を介してリセス部へ埋め込むようにしたので、ゲート電極・２ＤＥＧ間のバリア層に印加される強電界が緩和する。これは空間的にゲート電極・２ＤＥＧ間のＡｌＧａＮバリア層の厚さが大きくなるためである。電界緩和したことにより鏡像効果が緩和して、実質的にゲート電極下部とバリア層とのショットキー接合のゲート電流立ち上がり電圧Ｖｆが向上する。従って、電圧Ｖｆが向上したことによって、最大ドレイン電流を向上できる。
【発明を実施するための最良の形態】
【００２９】
窒化物半導体ＨＥＭＴ（例えば、ＧａＮ−ＨＥＭＴ）は、ＧａＮ系半導体のチャネル層と、前記チャネル層上にヘテロ接合されたＧａＮ系半導体のバリア層と、前記バリア層の上面のゲート領域に形成された所定の深さのリセス部と、前記リセス部に対して選択的に再成長されて前記リセス部の内壁面に被着され、最上層に薄膜ＧａＮ層（例えば、不純物の混入を極力なくしたアンドープＧａＮ（以下「ｉ−ＧａＮ」という。）の層）を有する選択再成長層と、前記薄膜ＧａＮ層上に形成されて前記リセス部を埋め込むゲート電極と、前記ゲート電極の両側に所定距離隔てて形成され、前記バリア層に対して電気的に接続されたソース電極及びドレイン電極とを有している。
【実施例１】
【００３０】
（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１におけるＧａＮ−ＨＥＭＴの模式的な断面構造を示す図であり、同図（ａ）は全体の断面図、及び、同図（ｂ）は同図（ａ）中のＪ部分の拡大断面図である。
【００３１】
このＧａＮ−ＨＥＭＴは、絶縁性の素子分離領域２１により分離されたＧａＮチャネル層２２上に形成された素子である。ＧａＮチャネル層２２上には、ヘテロ界面２３を介して、ＡｌＧａＮバリア層２４がヘテロ接合されている。ＡｌＧａＮバリア層２４は、例えば、ＡｌＸＧａ１−ＸＮ（Ｘ＝０．２５）により形成され、厚さが２５ｎｍ程度である。ＡｌＧａＮバリア層２４上には、ＳｉＮ誘電体膜２５が形成され、このＳｉＮ誘電体膜２５及びＡｌＧａＮバリア層２４におけるゲート形成領域の一部が、開口されて所定の深さのリセス部２６が形成されている。リセス部２６の底面とヘテロ界面２３との間のＡｌＧａＮバリア層２４の深さＤは、１０ｎｍ程度である。
【００３２】
リセス部２６内には、ｉ−ＧａＮ層が選択再成長されて、厚さ１０ｎｍ程度のｉ−ＧａＮ選択再成長層２７が形成されている。リセス部２６上には、Ｎｉ／Ａｕ合金等のゲート電極４０が形成され、このゲート電極４０の底面凸状の下部４０ａが、リセス部２６のｉ−ＧａＮ選択再成長層２７内に埋め込まれている。
【００３３】
ゲート電極４０の両側には、所定間隔隔ててソース電極４１とドレイン電極４２が形成され、これらのソース電極４１及びドレイン電極４２が、ＡｌＧａＮバリア層２４に対してオーミック接触している。このようなゲート電極４０、ソース電極４１、及びドレイン電極４２により、埋め込みゲート型エンハンスモード（ノーマリオフ型）のＧａＮ−ＨＥＭＴが構成されている。
【００３４】
このＧａＮ−ＨＥＭＴでは、例えば、ゲート電極４０に印加するソース・ゲート間電圧がゼロの時に、ドレイン電極４２に所定のドレイン電圧を印加しても、ゲート電極４０下部に生じる空乏層により、ヘテロ界面２３に生じる高濃度の２ＤＥＧ５０が遮断され、ソース電極４１及びドレイン電極４２間にドレイン電流が流れない。
【００３５】
（実施例１の製造方法例）
先ず、ＧａＮチャネル層２２及びＡｌＧａＮバリア層２４のヘテロ構造上にＳｉＮ誘電体膜２５が形成された基板を用意する。ゲート開口パターニングしたレジストをマスクに、誘導結合方式の高密度プラズマエッチング（ＩＣＰ−ＲＩＥ）装置を用いて、ＳｉＮ誘電体膜２５をエッチングする。エッチングガスは、六フッ化硫黄（ＳＦ６）ガスを用いる。更に、ＳｉＮ誘電体膜２５とＡｌＧａＮバリア層２４を、連続的にリセスエッチングしてリセス部２６を形成する。例えば、エッチング条件がエッチングガスＢＣｌ３、雰囲気の圧力３０ｍTorr、印加高周波（ＲＦ）パワー５０Ｗだと、ＡｌＧａＮバリア層２４を形成するＡｌ0.25Ｇａ0.75Ｎは５ｎｍ／ｍｉｎ以下のエッチングレートでゲートリセス可能である。エンハンスメントモードにするため、Ａｌ0.25Ｇａ0.75Ｎ厚を１００ｎｍ程度にし（１５ｎｍゲートリセスエッチングし）、レジスト除去を行う。
【００３６】
次に、有機金属化学気相蒸着（ＭＯＣＶＤ）装置を用い、ＳｉＮ誘電体膜２５をマスクに、ｉ−ＧａＮ選択再成長層２７を約１０ｎｍ程度選択再成長する。この時、リセス部２６の内壁面にもｉ−ＧａＮが成長する。ｉ−ＧａＮ選択成長のためのＭＯＣＶＤ条件は、例えば、成膜温度１０７０℃、雰囲気の圧力７６０Torr、原料となるガスはアンモニア（ＮＨ３）ガスとトリメチルガリウム（（ＣＨ３）３Ｇａ）ガスとの流量比（Ｖ／ＩＩＩ比）は２５００である。ｉ−ＧａＮを選択再成長後、リセス部２６にゲートメタル（Ｎｉ／Ａｕ）をリフトオフ法によって埋め込み、ゲート電極４０を形成する。そして、ソース電極４１及びドレイン電極４２等を形成すれば、製造が終了する。
【００３７】
（実施例１の効果）
図７は、図１（ｂ）中のＩ３１−Ｉ３２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００３８】
本実施例１によれば、リセス部２６内に厚さ１０ｎｍ程度のｉ−ＧａＮ選択再成長層２７を形成したので、図７に示すように、ゲート電極４０及び２ＤＥＧ５０間のＡｌＧａＮバリア層２４に印加される強電界が緩和する。これは空間的にゲート電極４０及び２ＤＥＧ５０間のＡｌＧａＮバリア層２４の厚さＤ（＝１０ｎｍ程度）が厚くなるためである。電界緩和したことにより鏡像効果が緩和して、実質的にゲート電極下部４０ａとＡｌＧａＮバリア層２４とのショットキー接合の電圧Ｖｆが０．２５Ｖ程度向上する。一方、選択再成長したｉ−ＧａＮ選択再成長層２７が１０ｎｍ以下であれば、ほとんどＧａＮ−ＨＥＭＴの閾値電圧Ｖｔｈが変化しないため、エンハンスモードを維持できる。従って、電圧Ｖｆが向上したことによって、最大ドレイン電流Idsmaxが３００ｍＡ／ｍｍから３５０ｍＡ／ｍｍへと向上する。
【実施例２】
【００３９】
（実施例２の構成・製造方法例）
図８は、本発明の実施例２におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図であり、実施例１を示す図１（ａ）中の要素と共通の要素には共通の符号が付されている。
【００４０】
本実施例２のＧａＮ−ＨＥＭＴでは、実施例１のｉ−ＧａＮ選択再成長層２７に代えて、リセス部２６内に、不純物濃度が３．０Ｅ１８ｃｍ−３、膜厚が１０ｎｍ程度のｐ−ＧａＮ選択再成長層２８が、ショットキー層として積層されている。このｐ−ＧａＮ選択再成長層２８の上層には、ｉ−ＧａＮ選択再成長層２９を厚さ１ｎｍ程度成長させることが望ましい。その他の構成は、実施例１と同様である。
【００４１】
本実施例２のＧａＮ−ＨＥＭＴにおける製造方法は、例えば、実施例１とほぼ同様に、ゲートリセスによりリセス部２６の形成、ｐ−ＧａＮ選択再成長層２８の形成、必要に応じてｉ−ＧａＮ選択再成長層２９の形成、及び、ゲート電極４０の形成を行う。ｐ−ＧａＮ選択再成長層２８を形成するｐ−ＧａＮ層は、例えば、添加する不純物（ドーパント）がマグネシューム（Ｍｇ）で、この不純物濃度が３Ｅ１８ｃｍ-3、膜厚が１０ｎｍ程度である。Ｍｇドーパントを含むｐ−ＧａＮ選択再成長層２８の表層酸化を防止するため、ｐ−ＧａＮ選択再成長層２８の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層２９を防止膜として成長させることが望ましい。
【００４２】
（実施例２の効果）
図９は、図８中のＩ４１−Ｉ４２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００４３】
本実施例２によれば、リセス部２６内に、ｐ−ＧａＮ層を選択再成長させてｐ−ＧａＮ選択再成長層２８を形成しているので、ゲートショットキー部に擬似的なｐ−ｎ接合（ｐ−ＧａＮ／ＡｌＧａＮ）が形成され、空乏層が生じる。そのため、図９に示すように、ショットキーゲート電極側のコンダクションバンドのポテンシャルが持ち上げられ、結果的に、電圧Ｖｆが更に０．５Ｖ程度向上する。この電圧Ｖｆの向上によって、最大ドレイン電流Idsmaxが２００ｍＡ／ｍｍから５００ｍＡ／ｍｍまで向上する。
【００４４】
又、ｐ−ＧａＮ選択再成長層２８の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層２９を形成した場合には、前記の効果が得られる他に、ｐ−ＧａＮ選択再成長層２８の表層酸化が防げる分、安定したエンハンスメントモードＧａＮ−ＨＥＭＴ特性が得られる。
【実施例３】
【００４５】
（実施例３の構成・製造方法例）
図１０は、本発明の実施例３におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図であり、実施例１を示す図１（ａ）、及び実施例２を示す図８中の要素と共通の要素には共通の符号が付されている。
【００４６】
本実施例３のＧａＮ−ＨＥＭＴでは、実施例１のｉ−ＧａＮ選択再成長層２７や、実施例２のｐ−ＧａＮ選択再成長層２８に代えて、リセス部２６内に、不純物濃度が３．０Ｅ１８ｃｍ−３、膜厚が１０ｎｍ程度のｐ−ＡｌＧａＮ選択再成長層３０が、ショットキー層として積層されている。このｐ−ＡｌＧａＮ選択再成長層３０の上層には、ｉ−ＧａＮ選択再成長層３１を厚さ１ｎｍ程度成長させることが望ましい。その他の構成は、実施例１、２と同様である。
【００４７】
本実施例３のＧａＮ−ＨＥＭＴにおける製造方法は、例えば、実施例１、２とほぼ同様に、ゲートリセスによりリセス部２６の形成、ｐ−ＡｌＧａＮ選択再成長層３０の形成、及び、ゲート電極４０の形成を行う。ｐ−ＡｌＧａＮ選択再成長層３０は、例えば、ｐ−ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）の選択再成長により形成される。選択再成長時に成長するｐ−ＡｌｘＧａ１−ｘＮ層厚は、組成比ｘによって異なるため、ここでは表面平坦性（例えば、平均二乗粗（ｒｍｓ）で３ｎｍ以下）が良い厚さまでとする。例えば、この時、Ａｌ0.25Ｇａ0.75Ｎバリア層と同じ２５％のＡｌ組成であれば、２０ｎｍ程度の選択再成長が可能である。
【００４８】
本実施例３で採用したｐ−ＡｌｘＧａ１−ｘＮ選択再成長層は、例えば、ドーパントがＭｇで、この不純物濃度が３Ｅ１８ｃｍ-3、膜厚が１０ｎｍ程度である。ｐ−ＡｌＧａＮ選択再成長層３０の表層酸化を防止するために、ｐ−ＡｌＧａＮ選択再成長層３０の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層３１を防止膜として成長させることが望ましい。
【００４９】
（実施例３の効果）
本実施例３によれば、次の（１）、（２）のような効果がある。
【００５０】
（１） 図１１は、図１０中のＩ５１−Ｉ５２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００５１】
本実施例３によれば、リセス部２６内に、ｐ−ＡｌＧａＮ層を選択再成長させてｐ−ＡｌＧａＮ選択再成長層３０を形成しているので、実施例２のような擬似的ｐ−ｎ接合（ｐ−ＧａＮ／ＡｌＧａＮ）の不連続界面がなくなる。そのため、図１１に示すように、ショットキーゲート電極側のコンダクションバンドのポテンシャルが更に持ち上げられ、結果的に、電圧Ｖｆが実施例２よりも更に０．３Ｖ程度向上する。この電圧Ｖｆの向上によって、最大ドレイン電流Idsmaxが６００ｍＡ／ｍｍまで向上する。
【００５２】
（２） ｐ−ＡｌＧａＮ選択再成長層３０の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層３１を形成した場合には、前記の効果が得られる他に、更に、次のような効果も期待できる。
【００５３】
ｐ−ＡｌＧａＮ選択再成長層３０を成長させる際に、Ａｌ組成が高ければ高いほどＡｌの酸化力によって表面酸化が進む。表面酸化の進行したＡｌＧａＮショットキー特性は、ゲートリークを増大させる等、ＧａＮ−ＨＥＭＴ特性を劣化させる。そのため、選択再成長でも、ゲート電極と接触するエピタキシャル層の最上層をｉ−ＧａＮ選択再成長層３１で被覆しておくことが、ＧａＮ−ＨＥＭＴ特性を劣化させないために望ましい。このようなｉ−ＧａＮ選択再成長層３１を成長させれば、選択再成長工程後のゲートメタル蒸着時に、ｐ−ＡｌＧａＮ選択再成長層３０が表面に露出しないため、このｐ−ＡｌＧａＮ選択再成長層３０の表面酸化によるゲートリーク電流の増大等といったＧａＮ−ＨＥＭＴ特性の劣化を防止できる。
【実施例４】
【００５４】
（実施例４の構成・製造方法例）
図１２は、本発明の実施例４におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図であり、実施例１、２、３をそれぞれ示す図１（ａ）、図８、図１０中の要素と共通の要素には共通の符号が付されている。
【００５５】
本実施例４のＧａＮ−ＨＥＭＴでは、実施例１のｉ−ＧａＮ選択再成長層２７、実施例２のｐ−ＧａＮ選択再成長層２８やｉ−ＧａＮ選択再成長層２９、あるいは、実施例３のｐ−ＡｌＧａＮ選択再成長層３０やｉ−ＧａＮ選択再成長層３１に代えて、リセス部２６内に、膜厚が１ｎｍ程度のｉ−ＡｌＮ選択再成長層３２、ｐ−ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）のｐ−ＡｌＧａＮ選択再成長層３３、及び、必要に応じて膜厚が１ｎｍ程度のｉ−ＧａＮ選択再成長層３４が、ショットキー層として積層されている。
【００５６】
選択再成長時に成長するｐ−ＡｌＧａＮ選択再成長層３３の厚さは、組成比ｘによって異なるため、ここでは表面平坦性（例えば、平均二乗粗（ｒｍｓ）で３ｎｍ以下）が良い厚さまでとする。下層にｉ−ＡｌＮ選択再成長層３２を挿入することにより、このＡｌＮがバリア層として働き、ｐ−ＡｌＧａＮ選択再成長層３３を形成するためのエピタキシャル成長時のＡｌＧａＮバリア層２４へのＭｇドーパントの拡散を抑制できる。
【００５７】
又、ｐ−ＡｌＧａＮ選択再成長層３３の上層には、ｐ−ＡｌＧａＮ選択再成長層３３の酸化防止のために、ｉ−ＧａＮ選択再成長層３３を厚さ１ｎｍ程度成長させることが望ましい。その他の構成は、実施例１、２、３と同様である。
【００５８】
本実施例４のＧａＮ−ＨＥＭＴにおける製造方法は、例えば、実施例１、２、３とほぼ同様に、ゲートリセスによりリセス部２６の形成、ｉ−ＡｌＮ選択再成長層３２の形成、ｐ−ＡｌＧａＮ選択再成長層３３の形成、必要に応じてｉ−ＧａＮ選択再成長層３４の形成、及び、ゲート電極４０の形成を行う。
【００５９】
（実施例４の効果）
本実施例４によれば、次の（１）〜（３）のような効果がある。
【００６０】
（１） リセス部２６内にｐ−ＡｌＧａＮ層を選択再成長させてｐ−ＡｌＧａＮ選択再成長層３３を形成しているので、実施例３の効果（１）と同様の効果がある。
【００６１】
（２） ＡｌＧａＮバリア層２４とｐ−ＡｌＧａＮ選択再成長層３３との間に、ｉ−ＡｌＮ選択再成長層３２を挿入したので、ｐ−ＡｌＧａＮ選択再成長時においてＭｇドーパントのＡｌＧａＮバリア層２４への拡散を抑制でき、擬似的なｐ−ｎ接合のプロファイルが改善するため、ｐ−ＡｌＧａＮ選択再成長層３３を実施例３よりも薄層化しても、同様の電圧Ｖｆの向上効果が得られる。ＧａＮ−ＨＥＭＴ特性としては、２ＤＥＧ５０とゲート電極４０との距離が近いほど相互コンダクタンス（ｇｍ）特性が向上するので、より高ｇｍ特性を持つエンハンスメントモードＧａＮ−ＨＥＭＴを実現できる。
【００６２】
（３） ｐ−ＡｌＧａＮ選択再成長層３３の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層３４を形成した場合には、実施例３の効果（２）と同様の効果がある。
【００６３】
（変形例）
本発明は、図示の実施例１〜４に限定されず、例えば、チャネル層（２２）やバリア層（２４）をＧａＮ系半導体以外の窒化物半導体で形成したり、図示以外の寸法や材質で形成したり、あるいは、リセス部２６の形状や構造を図示以外のものに変更する等、種々の変形や利用形態が可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例１におけるＧａＮ−ＨＥＭＴの模式的な断面構造を示す図である。
【図２】従来のＧａＮ−ＨＥＭＴの通常の模式的な断面構造を示す図である。
【図３】図２（ｂ）中のＩ１−Ｉ２線断面で見たときのコンダクションバンドを示す模式図である。
【図４】従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図である。
【図５】図４中のＩ１１−Ｉ１２線断面で見たときのコンダクションバンドを示す模式図である。
【図６】従来のｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図である。
【図７】図１（ｂ）中のＩ３１−Ｉ３２線断面で見たときのコンダクションバンドを示す模式図である。
【図８】本発明の実施例２におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図である。
【図９】図８中のＩ４１−Ｉ４２線断面で見たときのコンダクションバンドを示す模式図である。
【図１０】本発明の実施例３におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図である。
【図１１】図１０中のＩ５１−Ｉ５２線断面で見たときのコンダクションバンドを示す模式図である。
【図１２】本発明の実施例４におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図である。
【符号の説明】
【００６５】
２２ ＧａＮチャネル層
２３ ２ＤＥＧ
２４ ＡｌＧａＮバリア層
２５ 誘電体膜
２６ リセス部
２７，２９，３１，３４ ｉ−ＧａＮ選択再成長層
２８ ｐ−ＧａＮ選択再成長層
３０，３３ ｐ−ＡｌＧａＮ選択再成長層
３２ ｉ−ＡｌＮ選択再成長層
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（Field Effect Transistor、以下「ＦＥＴ」という。）の１つである高電子移動度トランジスタ（High Electron Mobility Transistor、以下「ＨＥＭＴ」という。）のうち、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いたＧａＮ系ＨＥＭＴ（以下「ＧａＮ−ＨＥＭＴ」という。）等の窒化物半導体ＨＥＭＴにおいて、例えば、ゲート電圧がゼロの時にドレイン電圧を印加しても、ソース電極・ドレイン電極間に電流が流れないエンハンスメントモード（ノーマリオフ型）の窒化物半導体ＨＥＭＴに関するものである。
【背景技術】
【０００２】
ＦＥＴのうち、例えば、窒化ガリウムアルミニュウム（ＡｌＧａＮ）とＧａＮがヘテロ接合されたＧａＮ−ＨＥＭＴは、ノーマリオフ化が難しかった。通常のＧａＮ−ＨＥＭＴの断面構造を図２に示す。
【０００３】
図２（ａ）、（ｂ）は、従来のＧａＮ−ＨＥＭＴの通常の模式的な断面構造を示す図であり、同図（ａ）は全体の断面図、及び、同図（ｂ）は同図（ａ）中のＨ部分の拡大断面図である。
【０００４】
このＧａＮ−ＨＥＭＴは、絶縁性の素子分離領域１により分離された電子走行層であるＧａＮチャネル層２上に形成された素子である。ＧａＮチャネル層２上には、ヘテロ界面３を介して、電子供給層であるＡｌＧａＮバリア層４がヘテロ接合されている。ＡｌＧａＮバリア層４は、例えば、ＡｌＸＧａ１−ＸＮ（Ｘ＝０．２５）により形成され、厚さが２５０Å（＝２５ｎｍ）程度である。ＡｌＧａＮバリア層４上には、窒化シリコン（ＳｉＮ）誘電体膜５が形成され、このＳｉＮ誘電体膜５のゲート形成領域に、幅Ｌｇの開口部５ａが形成されている。
【０００５】
開口部５ａ内に露出したＡｌＧａＮバリア層４上には、ショットキー接合面６を介して、ニッケル（Ｎｉ）／金（Ａｕ）合金のゲート電極７がショットキー接合されている。ゲート電極７の両側には、所定間隔隔ててソース電極８とドレイン電極９が形成され、これらのソース電極８及びドレイン電極９が、ＡｌＧａＮバリア層４に対してオーミック接触している。このようなゲート電極７、ソース電極８、及びドレイン電極９により、ＧａＮ−ＨＥＭＴが構成されている。
【０００６】
ＧａＮ−ＨＥＭＴでは、ゲート電極７に所定電圧を印加すると、このゲート電極７下部に生じる電界により、ヘテロ界面３に高濃度の２次元電子ガス（以下「２ＤＥＧ」という。）１０が制御され、ソース電極８及びドレイン電極９間に所定の電流が流れるようになっている。ショットキー順方向電流電圧特性のゲート電流立ち上がり電圧Ｖｆは、１．３Ｖ程度である。
【０００７】
図３は、図２（ｂ）中のＩ１−Ｉ２線断面で見たときのコンダクションバンド（伝導帯）を示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【０００８】
通常のＧａＮ−ＨＥＭＴでは、ＡｌＧａＮバリア層４とＧａＮチャネル層２とのヘテロ界面３に形成される２ＤＥＧ１０が、高濃度（約１．０Ｅ１３ｃｍ−２程度）であるため、ゲート電極７とＡｌＧａＮバリア層４とのショットキー接合の空乏層だけでは、ノーマリオフ状態でピンチオフ（pinch-off、ドレイン電流がカットオフ）しないので、ノーマリオフ化が難しい。
【０００９】
しかし、様々な電気機器に用いられている交流／直流（ＡＣ／ＤＣ）変換電源のスイッチング電源回路や、電気自動車等に用いられるモータドライブ用インバータ電源回路は、電源オフになったときに大電流が流れることがないようにという安全の観点から、電源オフ時に電流の流れないノーマリオフ化の要望が極めて強い。
【００１０】
ＧａＮ−ＨＥＭＴにおけるノーマリオフ化を実現できる技術として、従来、ゲートリセス技術及びｐ型ゲート技術が知られている。例えば、ゲートリセス技術に関しては、下記の非特許文献１に記載され、ｐ型ゲート技術に関しては、下記の特許文献１、及び非特許文献２に記載されている。
【００１１】
【特許文献１】特開２００５−２４４０７２号公報
【非特許文献１】信学技報 TECHNICAL REPORT OF IEICE、ＥＤ９９−２８７（２０００−１）電子情報通信学会ｐ．４７−５２
【非特許文献２】応用電子物性分科会誌、１２巻［１］（２００６）ｐ．２０−２５
【００１２】
図４は、非特許文献１等に記載された従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図である。更に、図５は、図４中のＩ１１−Ｉ１２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００１３】
このＧａＮ−ＨＥＭＴでは、例えば、塩素（Ｃｌ２）や三塩化ホウ素（ＢＣｌ３）を用いたドライエッチングにより、ＡｌＧａＮバッファ層４がエッチングされてゲートのリセス部４ａが形成されている。ゲート電極７の下部は、下方向に延設されてリセス部４ａ内に挿入されている。リセス部４ａの底面とヘテロ界面３との厚さＤは、１０ｎｍ程度である。このようなリセス部４ａにより、閾値電圧Ｖｔｈを調整し、エンハンスメントモードの動作が可能になる。
【００１４】
図６（ａ）、（ｂ）は、特許文献１、及び非特許文献２等に記載された従来のｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図であり、同図（ａ）はｐ−ＧａＮ層形成工程を示す断面図、及び、同図（ｂ）はゲート領域の全体の断面図である。
【００１５】
エピタキシャル成長により、ＧａＮチャネル層２上にｎ型ＡｌＧａＮバリア層４が形成される。このＡｌＧａＮバリア層４は、例えば、ＡｌｘＧａ１−ｘＮ（ｘ＝０．０７）により形成され、厚さが１５ｎｍ程度である。更に、エピタキシャル成長により、ＡｌＧａＮバリア層４上にｐ−ＧａＮ層１１が形成され、この上に、Ｎｉ／Ａｕ合金のゲート電極７が選択的に形成された後、ゲート領域以外のｐ−ＧａＮ層１１がドライエッチングで除去される。
【００１６】
ゲート電極７下にｐ−ＧａＮ層１１を設ければ、このｐ−ＧａＮ層１１の拡散電位効果により、エンハンスメントモードの動作が可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴや、ｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴでは、以下の（Ａ）、（Ｂ）のような課題があった。
【００１８】
（Ａ） 従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴの課題
従来のリセスゲート技術では、次の（１）、（２）のような問題がある。
【００１９】
（１） 図４のゲートリセス構造では、リセス部４ａにより閾値電圧Ｖｔｈを調整してエンハンスメントモードにしている。しかし、ＡｌＧａＮバリア層４をドライエッチングしてリセス部４ａを形成する際に、このリセス部４ａの底面とヘテロ界面３との間のＡｌＧａＮバリア層４の厚さＤを制御することが困難なため、リセス部４ａによる閾値電圧Ｖｔｈの制御が難しい。
【００２０】
（２） リセス部４ａを形成することにより、ＡｌＧａＮバリア層４の厚さＤが薄くなるため、ゲート電極７及び２ＤＥＧ１０間の電界が増大する。そのため、図５に示すように、三角ポテンシャルが低下する鏡像効果により、ショットキー順方向電流電圧特性のゲート電流立ち上がり電圧Ｖｆが０．７Ｖ程度まで低下する。電圧Ｖｆが低下すると、ゲート電極７に印加できる電圧が制限され、最大ドレイン電流Idsmaxが低下する。つまり、リセス構造に作製したショットキーゲート電極７では、ゲート電流立ち上がり電圧Ｖｆが低く、ゲートバイアス範囲が狭いので、最大ドレイン電流Idsmaxが小さくなる。
【００２１】
このような問題（１）、（２）をより具体的に説明すると、図４に示すように、リセス部４ａを形成するために、Ｃｌ２やＢＣｌ３を用いたドライエッチングによってＡｌＧａＮバリア層４がエッチングされる。この時、エンハンスメントモードにするためには、ＡｌＧａＮバリア層４の厚さＤを１０ｎｍ以下にせねばならず、その制御性、特に面内均一性が問題となる。又、エッチング時のダメージ損傷は避けがたく、ドレイン電流を劣化させ、更にＡｌＧａＮバリア層４の厚さＤが薄いことにより、半導体表面に形成されたショットキーゲート電極７の電圧Ｖｆが低下するという問題が生じる。ゲート電圧Ｖｇを正に印加した時にＶｇ＞Ｖｆとなると、ゲート電流が流れ始めるため、Ｖｇ＝Ｖｆとなるドレイン電流が最大ドレイン電流Idsmaxとされる。従って、半導体表面に形成されたゲート電極７の電圧Ｖｆが低下すると、最大ドレイン電流Idsmaxも低下するという問題が生じる。電圧Ｖｆの定義としては、一般的にゲート電流１ｍＡ／ｍｍとなるゲート電圧Ｖｇである。
【００２２】
（Ｂ） 従来のｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴの課題
従来のｐ型ゲート技術では、以下の（１）、（２）のような問題がある。
【００２３】
（１） 図６（ａ）に示すように、ゲート領域外における最上層エピタキシャル成長層であるｐ−ＧａＮ層１１をエッチングによって除去する場合、エッチングダメージによってＧａＮ−ＨＥＭＴ特性の劣化が起こる。実際に作製されたＧａＮ−ＨＥＭＴのドレイン電流は、非常に低い。
【００２４】
即ち、図６（ｂ）に示すｐ型ＧａＮゲート構造のＧａＮ−ＨＥＭＴでは、ｐ−ＧａＮ層１１がある領域で、ｐ−ｎ接合空乏によってチャネルの電子が枯渇しているため、図６（ａ）に示すように、ゲート領域にのみｐ−ＧａＮ層１１を残す必要がある。そのため、ゲート領域以外の最上層のｐ−ＧａＮ層１１をエッチングで除去しなければならず、ゲート領域以外でのドライエッチングが必須となる。ソース電極８及びゲート電極７間や、ドレイン電極９及びゲート電極７間は、そのドライエッチングのダメージ損傷によって抵抗が高くなり、ソース抵抗の増大やドレイン抵抗の増大を招き、ＧａＮ−ＨＥＭＴ特性を劣化させる。
【００２５】
（２） 特許文献１では、ゲートリセス後にゲート領域部へｐ−ＧａＮ層を選択再成長する提案がされている（特許文献１の図１３〜図１５）。しかしながら、これらはリセス深さ、ｐ層濃度、ｐ層厚等の数値の記述が全くないため、実現性に乏しい。更に、リセス部にゲート電極を埋め込む形状になっておらず、図示された構造ではソース抵抗が増大するため、ＧａＮ−ＨＥＭＴ特性として動作するかどうか不明である。
【００２６】
そこで、上述の問題点を解決するため、本発明は、十分に大きな電圧Ｖｆを有し、ソース抵抗やドレイン電流の劣化を伴わない、埋め込みゲート型エンハンスモードのＧａＮ−ＨＥＭＴ等の窒化物半導体ＨＥＭＴを提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明の窒化物半導体ＨＥＭＴでは、窒化物半導体のチャネル層と、前記チャネル層上にヘテロ接合された窒化物半導体のバリア層と、前記バリア層の上面のゲート領域に形成された所定の深さのリセス部と、前記リセス部に対して選択的に再成長されて前記リセス部の内壁面に被着され、最上層に薄膜ＧａＮ層を有する選択再成長層と、前記薄膜ＧａＮ層上に形成されて前記リセス部を埋め込むゲート電極と、前記ゲート電極の両側に所定距離隔てて形成され、前記バリア層に対して電気的に接続されたソース電極及びドレイン電極とを有している。
【発明の効果】
【００２８】
本発明によれば、最上層に薄膜ＧａＮ層を有する選択再成長層をリセス部内に形成し、ゲート電極を選択再成長層を介してリセス部へ埋め込むようにしたので、ゲート電極・２ＤＥＧ間のバリア層に印加される強電界が緩和する。これは空間的にゲート電極・２ＤＥＧ間のＡｌＧａＮバリア層の厚さが大きくなるためである。電界緩和したことにより鏡像効果が緩和して、実質的にゲート電極下部とバリア層とのショットキー接合のゲート電流立ち上がり電圧Ｖｆが向上する。従って、電圧Ｖｆが向上したことによって、最大ドレイン電流を向上できる。
【発明を実施するための最良の形態】
【００２９】
窒化物半導体ＨＥＭＴ（例えば、ＧａＮ−ＨＥＭＴ）は、ＧａＮ系半導体のチャネル層と、前記チャネル層上にヘテロ接合されたＧａＮ系半導体のバリア層と、前記バリア層の上面のゲート領域に形成された所定の深さのリセス部と、前記リセス部に対して選択的に再成長されて前記リセス部の内壁面に被着され、最上層に薄膜ＧａＮ層（例えば、不純物の混入を極力なくしたアンドープＧａＮ（以下「ｉ−ＧａＮ」という。）の層）を有する選択再成長層と、前記薄膜ＧａＮ層上に形成されて前記リセス部を埋め込むゲート電極と、前記ゲート電極の両側に所定距離隔てて形成され、前記バリア層に対して電気的に接続されたソース電極及びドレイン電極とを有している。
【実施例１】
【００３０】
（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１におけるＧａＮ−ＨＥＭＴの模式的な断面構造を示す図であり、同図（ａ）は全体の断面図、及び、同図（ｂ）は同図（ａ）中のＪ部分の拡大断面図である。
【００３１】
このＧａＮ−ＨＥＭＴは、絶縁性の素子分離領域２１により分離されたＧａＮチャネル層２２上に形成された素子である。ＧａＮチャネル層２２上には、ヘテロ界面２３を介して、ＡｌＧａＮバリア層２４がヘテロ接合されている。ＡｌＧａＮバリア層２４は、例えば、ＡｌＸＧａ１−ＸＮ（Ｘ＝０．２５）により形成され、厚さが２５ｎｍ程度である。ＡｌＧａＮバリア層２４上には、ＳｉＮ誘電体膜２５が形成され、このＳｉＮ誘電体膜２５及びＡｌＧａＮバリア層２４におけるゲート形成領域の一部が、開口されて所定の深さのリセス部２６が形成されている。リセス部２６の底面とヘテロ界面２３との間のＡｌＧａＮバリア層２４の深さＤは、１０ｎｍ程度である。
【００３２】
リセス部２６内には、ｉ−ＧａＮ層が選択再成長されて、厚さ１０ｎｍ程度のｉ−ＧａＮ選択再成長層２７が形成されている。リセス部２６上には、Ｎｉ／Ａｕ合金等のゲート電極４０が形成され、このゲート電極４０の底面凸状の下部４０ａが、リセス部２６のｉ−ＧａＮ選択再成長層２７内に埋め込まれている。
【００３３】
ゲート電極４０の両側には、所定間隔隔ててソース電極４１とドレイン電極４２が形成され、これらのソース電極４１及びドレイン電極４２が、ＡｌＧａＮバリア層２４に対してオーミック接触している。このようなゲート電極４０、ソース電極４１、及びドレイン電極４２により、埋め込みゲート型エンハンスモード（ノーマリオフ型）のＧａＮ−ＨＥＭＴが構成されている。
【００３４】
このＧａＮ−ＨＥＭＴでは、例えば、ゲート電極４０に印加するソース・ゲート間電圧がゼロの時に、ドレイン電極４２に所定のドレイン電圧を印加しても、ゲート電極４０下部に生じる空乏層により、ヘテロ界面２３に生じる高濃度の２ＤＥＧ５０が遮断され、ソース電極４１及びドレイン電極４２間にドレイン電流が流れない。
【００３５】
（実施例１の製造方法例）
先ず、ＧａＮチャネル層２２及びＡｌＧａＮバリア層２４のヘテロ構造上にＳｉＮ誘電体膜２５が形成された基板を用意する。ゲート開口パターニングしたレジストをマスクに、誘導結合方式の高密度プラズマエッチング（ＩＣＰ−ＲＩＥ）装置を用いて、ＳｉＮ誘電体膜２５をエッチングする。エッチングガスは、六フッ化硫黄（ＳＦ６）ガスを用いる。更に、ＳｉＮ誘電体膜２５とＡｌＧａＮバリア層２４を、連続的にリセスエッチングしてリセス部２６を形成する。例えば、エッチング条件がエッチングガスＢＣｌ３、雰囲気の圧力３０ｍTorr、印加高周波（ＲＦ）パワー５０Ｗだと、ＡｌＧａＮバリア層２４を形成するＡｌ0.25Ｇａ0.75Ｎは５ｎｍ／ｍｉｎ以下のエッチングレートでゲートリセス可能である。エンハンスメントモードにするため、Ａｌ0.25Ｇａ0.75Ｎ厚を１００ｎｍ程度にし（１５ｎｍゲートリセスエッチングし）、レジスト除去を行う。
【００３６】
次に、有機金属化学気相蒸着（ＭＯＣＶＤ）装置を用い、ＳｉＮ誘電体膜２５をマスクに、ｉ−ＧａＮ選択再成長層２７を約１０ｎｍ程度選択再成長する。この時、リセス部２６の内壁面にもｉ−ＧａＮが成長する。ｉ−ＧａＮ選択成長のためのＭＯＣＶＤ条件は、例えば、成膜温度１０７０℃、雰囲気の圧力７６０Torr、原料となるガスはアンモニア（ＮＨ３）ガスとトリメチルガリウム（（ＣＨ３）３Ｇａ）ガスとの流量比（Ｖ／ＩＩＩ比）は２５００である。ｉ−ＧａＮを選択再成長後、リセス部２６にゲートメタル（Ｎｉ／Ａｕ）をリフトオフ法によって埋め込み、ゲート電極４０を形成する。そして、ソース電極４１及びドレイン電極４２等を形成すれば、製造が終了する。
【００３７】
（実施例１の効果）
図７は、図１（ｂ）中のＩ３１−Ｉ３２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００３８】
本実施例１によれば、リセス部２６内に厚さ１０ｎｍ程度のｉ−ＧａＮ選択再成長層２７を形成したので、図７に示すように、ゲート電極４０及び２ＤＥＧ５０間のＡｌＧａＮバリア層２４に印加される強電界が緩和する。これは空間的にゲート電極４０及び２ＤＥＧ５０間のＡｌＧａＮバリア層２４の厚さＤ（＝１０ｎｍ程度）が厚くなるためである。電界緩和したことにより鏡像効果が緩和して、実質的にゲート電極下部４０ａとＡｌＧａＮバリア層２４とのショットキー接合の電圧Ｖｆが０．２５Ｖ程度向上する。一方、選択再成長したｉ−ＧａＮ選択再成長層２７が１０ｎｍ以下であれば、ほとんどＧａＮ−ＨＥＭＴの閾値電圧Ｖｔｈが変化しないため、エンハンスモードを維持できる。従って、電圧Ｖｆが向上したことによって、最大ドレイン電流Idsmaxが３００ｍＡ／ｍｍから３５０ｍＡ／ｍｍへと向上する。
【実施例２】
【００３９】
（実施例２の構成・製造方法例）
図８は、本発明の実施例２におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図であり、実施例１を示す図１（ａ）中の要素と共通の要素には共通の符号が付されている。
【００４０】
本実施例２のＧａＮ−ＨＥＭＴでは、実施例１のｉ−ＧａＮ選択再成長層２７に代えて、リセス部２６内に、不純物濃度が３．０Ｅ１８ｃｍ−３、膜厚が１０ｎｍ程度のｐ−ＧａＮ選択再成長層２８が、ショットキー層として積層されている。このｐ−ＧａＮ選択再成長層２８の上層には、ｉ−ＧａＮ選択再成長層２９を厚さ１ｎｍ程度成長させることが望ましい。その他の構成は、実施例１と同様である。
【００４１】
本実施例２のＧａＮ−ＨＥＭＴにおける製造方法は、例えば、実施例１とほぼ同様に、ゲートリセスによりリセス部２６の形成、ｐ−ＧａＮ選択再成長層２８の形成、必要に応じてｉ−ＧａＮ選択再成長層２９の形成、及び、ゲート電極４０の形成を行う。ｐ−ＧａＮ選択再成長層２８を形成するｐ−ＧａＮ層は、例えば、添加する不純物（ドーパント）がマグネシューム（Ｍｇ）で、この不純物濃度が３Ｅ１８ｃｍ-3、膜厚が１０ｎｍ程度である。Ｍｇドーパントを含むｐ−ＧａＮ選択再成長層２８の表層酸化を防止するため、ｐ−ＧａＮ選択再成長層２８の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層２９を防止膜として成長させることが望ましい。
【００４２】
（実施例２の効果）
図９は、図８中のＩ４１−Ｉ４２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００４３】
本実施例２によれば、リセス部２６内に、ｐ−ＧａＮ層を選択再成長させてｐ−ＧａＮ選択再成長層２８を形成しているので、ゲートショットキー部に擬似的なｐ−ｎ接合（ｐ−ＧａＮ／ＡｌＧａＮ）が形成され、空乏層が生じる。そのため、図９に示すように、ショットキーゲート電極側のコンダクションバンドのポテンシャルが持ち上げられ、結果的に、電圧Ｖｆが更に０．５Ｖ程度向上する。この電圧Ｖｆの向上によって、最大ドレイン電流Idsmaxが２００ｍＡ／ｍｍから５００ｍＡ／ｍｍまで向上する。
【００４４】
又、ｐ−ＧａＮ選択再成長層２８の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層２９を形成した場合には、前記の効果が得られる他に、ｐ−ＧａＮ選択再成長層２８の表層酸化が防げる分、安定したエンハンスメントモードＧａＮ−ＨＥＭＴ特性が得られる。
【実施例３】
【００４５】
（実施例３の構成・製造方法例）
図１０は、本発明の実施例３におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図であり、実施例１を示す図１（ａ）、及び実施例２を示す図８中の要素と共通の要素には共通の符号が付されている。
【００４６】
本実施例３のＧａＮ−ＨＥＭＴでは、実施例１のｉ−ＧａＮ選択再成長層２７や、実施例２のｐ−ＧａＮ選択再成長層２８に代えて、リセス部２６内に、不純物濃度が３．０Ｅ１８ｃｍ−３、膜厚が１０ｎｍ程度のｐ−ＡｌＧａＮ選択再成長層３０が、ショットキー層として積層されている。このｐ−ＡｌＧａＮ選択再成長層３０の上層には、ｉ−ＧａＮ選択再成長層３１を厚さ１ｎｍ程度成長させることが望ましい。その他の構成は、実施例１、２と同様である。
【００４７】
本実施例３のＧａＮ−ＨＥＭＴにおける製造方法は、例えば、実施例１、２とほぼ同様に、ゲートリセスによりリセス部２６の形成、ｐ−ＡｌＧａＮ選択再成長層３０の形成、及び、ゲート電極４０の形成を行う。ｐ−ＡｌＧａＮ選択再成長層３０は、例えば、ｐ−ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）の選択再成長により形成される。選択再成長時に成長するｐ−ＡｌｘＧａ１−ｘＮ層厚は、組成比ｘによって異なるため、ここでは表面平坦性（例えば、平均二乗粗（ｒｍｓ）で３ｎｍ以下）が良い厚さまでとする。例えば、この時、Ａｌ0.25Ｇａ0.75Ｎバリア層と同じ２５％のＡｌ組成であれば、２０ｎｍ程度の選択再成長が可能である。
【００４８】
本実施例３で採用したｐ−ＡｌｘＧａ１−ｘＮ選択再成長層は、例えば、ドーパントがＭｇで、この不純物濃度が３Ｅ１８ｃｍ-3、膜厚が１０ｎｍ程度である。ｐ−ＡｌＧａＮ選択再成長層３０の表層酸化を防止するために、ｐ−ＡｌＧａＮ選択再成長層３０の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層３１を防止膜として成長させることが望ましい。
【００４９】
（実施例３の効果）
本実施例３によれば、次の（１）、（２）のような効果がある。
【００５０】
（１） 図１１は、図１０中のＩ５１−Ｉ５２線断面で見たときのコンダクションバンドを示す模式図であり、横軸は深さ（Depth）（μｍ）、及び、縦軸は電位（Potential）（Ｖ）である。
【００５１】
本実施例３によれば、リセス部２６内に、ｐ−ＡｌＧａＮ層を選択再成長させてｐ−ＡｌＧａＮ選択再成長層３０を形成しているので、実施例２のような擬似的ｐ−ｎ接合（ｐ−ＧａＮ／ＡｌＧａＮ）の不連続界面がなくなる。そのため、図１１に示すように、ショットキーゲート電極側のコンダクションバンドのポテンシャルが更に持ち上げられ、結果的に、電圧Ｖｆが実施例２よりも更に０．３Ｖ程度向上する。この電圧Ｖｆの向上によって、最大ドレイン電流Idsmaxが６００ｍＡ／ｍｍまで向上する。
【００５２】
（２） ｐ−ＡｌＧａＮ選択再成長層３０の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層３１を形成した場合には、前記の効果が得られる他に、更に、次のような効果も期待できる。
【００５３】
ｐ−ＡｌＧａＮ選択再成長層３０を成長させる際に、Ａｌ組成が高ければ高いほどＡｌの酸化力によって表面酸化が進む。表面酸化の進行したＡｌＧａＮショットキー特性は、ゲートリークを増大させる等、ＧａＮ−ＨＥＭＴ特性を劣化させる。そのため、選択再成長でも、ゲート電極と接触するエピタキシャル層の最上層をｉ−ＧａＮ選択再成長層３１で被覆しておくことが、ＧａＮ−ＨＥＭＴ特性を劣化させないために望ましい。このようなｉ−ＧａＮ選択再成長層３１を成長させれば、選択再成長工程後のゲートメタル蒸着時に、ｐ−ＡｌＧａＮ選択再成長層３０が表面に露出しないため、このｐ−ＡｌＧａＮ選択再成長層３０の表面酸化によるゲートリーク電流の増大等といったＧａＮ−ＨＥＭＴ特性の劣化を防止できる。
【実施例４】
【００５４】
（実施例４の構成・製造方法例）
図１２は、本発明の実施例４におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図であり、実施例１、２、３をそれぞれ示す図１（ａ）、図８、図１０中の要素と共通の要素には共通の符号が付されている。
【００５５】
本実施例４のＧａＮ−ＨＥＭＴでは、実施例１のｉ−ＧａＮ選択再成長層２７、実施例２のｐ−ＧａＮ選択再成長層２８やｉ−ＧａＮ選択再成長層２９、あるいは、実施例３のｐ−ＡｌＧａＮ選択再成長層３０やｉ−ＧａＮ選択再成長層３１に代えて、リセス部２６内に、膜厚が１ｎｍ程度のｉ−ＡｌＮ選択再成長層３２、ｐ−ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）のｐ−ＡｌＧａＮ選択再成長層３３、及び、必要に応じて膜厚が１ｎｍ程度のｉ−ＧａＮ選択再成長層３４が、ショットキー層として積層されている。
【００５６】
選択再成長時に成長するｐ−ＡｌＧａＮ選択再成長層３３の厚さは、組成比ｘによって異なるため、ここでは表面平坦性（例えば、平均二乗粗（ｒｍｓ）で３ｎｍ以下）が良い厚さまでとする。下層にｉ−ＡｌＮ選択再成長層３２を挿入することにより、このＡｌＮがバリア層として働き、ｐ−ＡｌＧａＮ選択再成長層３３を形成するためのエピタキシャル成長時のＡｌＧａＮバリア層２４へのＭｇドーパントの拡散を抑制できる。
【００５７】
又、ｐ−ＡｌＧａＮ選択再成長層３３の上層には、ｐ−ＡｌＧａＮ選択再成長層３３の酸化防止のために、ｉ−ＧａＮ選択再成長層３３を厚さ１ｎｍ程度成長させることが望ましい。その他の構成は、実施例１、２、３と同様である。
【００５８】
本実施例４のＧａＮ−ＨＥＭＴにおける製造方法は、例えば、実施例１、２、３とほぼ同様に、ゲートリセスによりリセス部２６の形成、ｉ−ＡｌＮ選択再成長層３２の形成、ｐ−ＡｌＧａＮ選択再成長層３３の形成、必要に応じてｉ−ＧａＮ選択再成長層３４の形成、及び、ゲート電極４０の形成を行う。
【００５９】
（実施例４の効果）
本実施例４によれば、次の（１）〜（３）のような効果がある。
【００６０】
（１） リセス部２６内にｐ−ＡｌＧａＮ層を選択再成長させてｐ−ＡｌＧａＮ選択再成長層３３を形成しているので、実施例３の効果（１）と同様の効果がある。
【００６１】
（２） ＡｌＧａＮバリア層２４とｐ−ＡｌＧａＮ選択再成長層３３との間に、ｉ−ＡｌＮ選択再成長層３２を挿入したので、ｐ−ＡｌＧａＮ選択再成長時においてＭｇドーパントのＡｌＧａＮバリア層２４への拡散を抑制でき、擬似的なｐ−ｎ接合のプロファイルが改善するため、ｐ−ＡｌＧａＮ選択再成長層３３を実施例３よりも薄層化しても、同様の電圧Ｖｆの向上効果が得られる。ＧａＮ−ＨＥＭＴ特性としては、２ＤＥＧ５０とゲート電極４０との距離が近いほど相互コンダクタンス（ｇｍ）特性が向上するので、より高ｇｍ特性を持つエンハンスメントモードＧａＮ−ＨＥＭＴを実現できる。
【００６２】
（３） ｐ−ＡｌＧａＮ選択再成長層３３の上層に、厚さ１ｎｍ程度のｉ−ＧａＮ選択再成長層３４を形成した場合には、実施例３の効果（２）と同様の効果がある。
【００６３】
（変形例）
本発明は、図示の実施例１〜４に限定されず、例えば、チャネル層（２２）やバリア層（２４）をＧａＮ系半導体以外の窒化物半導体で形成したり、図示以外の寸法や材質で形成したり、あるいは、リセス部２６の形状や構造を図示以外のものに変更する等、種々の変形や利用形態が可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例１におけるＧａＮ−ＨＥＭＴの模式的な断面構造を示す図である。
【図２】従来のＧａＮ−ＨＥＭＴの通常の模式的な断面構造を示す図である。
【図３】図２（ｂ）中のＩ１−Ｉ２線断面で見たときのコンダクションバンドを示す模式図である。
【図４】従来のゲートリセス構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図である。
【図５】図４中のＩ１１−Ｉ１２線断面で見たときのコンダクションバンドを示す模式図である。
【図６】従来のｐ型ＧａＮゲート構造を持つＧａＮ−ＨＥＭＴのゲート領域の模式的な断面構造を示す図である。
【図７】図１（ｂ）中のＩ３１−Ｉ３２線断面で見たときのコンダクションバンドを示す模式図である。
【図８】本発明の実施例２におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図である。
【図９】図８中のＩ４１−Ｉ４２線断面で見たときのコンダクションバンドを示す模式図である。
【図１０】本発明の実施例３におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図である。
【図１１】図１０中のＩ５１−Ｉ５２線断面で見たときのコンダクションバンドを示す模式図である。
【図１２】本発明の実施例４におけるＧａＮ−ＨＥＭＴの模式的な拡大断面図である。
【符号の説明】
【００６５】
２２ ＧａＮチャネル層
２３ ２ＤＥＧ
２４ ＡｌＧａＮバリア層
２５ 誘電体膜
２６ リセス部
２７，２９，３１，３４ ｉ−ＧａＮ選択再成長層
２８ ｐ−ＧａＮ選択再成長層
３０，３３ ｐ−ＡｌＧａＮ選択再成長層
３２ ｉ−ＡｌＮ選択再成長層
【特許請求の範囲】
【請求項１】
窒化物半導体のチャネル層と、
前記チャネル層上にヘテロ接合された窒化物半導体のバリア層と、
前記バリア層の上面のゲート領域に形成された所定の深さのリセス部と、
前記リセス部に対して選択的に再成長されて前記リセス部の内壁面に被着され、最上層に薄膜ＧａＮ層を有する選択再成長層と、
前記薄膜ＧａＮ層上に形成されて前記リセス部を埋め込むゲート電極と、
前記ゲート電極の両側に所定距離隔てて形成され、前記バリア層に対して電気的に接続されたソース電極及びドレイン電極と、
を有することを特徴とする窒化物半導体高電子移動度トランジスタ。
【請求項２】
前記選択再成長層は、アンドープＧａＮ層を有することを特徴とする請求項１記載の窒化物半導体高電子移動度トランジスタ。
【請求項３】
前記選択再成長層は、ｐ−ＡｌｘＧａｌ−ＸＮ（０≦ｘ≦１）層を有することを特徴とする請求項１記載の窒化物半導体高電子移動度トランジスタ。
【請求項４】
前記選択再成長層は、膜厚Ｔが０ｎｍ＜Ｔ≦１ｎｍのアンドープＡｌＮ層とｐ−ＡｌｘＧａｌ−ＸＮ（０≦ｘ≦１）層を有することを特徴とする請求項１記載の窒化物半導体高電子移動度トランジスタ。
【請求項５】
前記窒化物半導体は、ＧａＮ系半導体であることを特徴とする請求項１〜４のいずれか１項に記載の窒化物半導体高電子移動度トランジスタ。
【請求項１】
窒化物半導体のチャネル層と、
前記チャネル層上にヘテロ接合された窒化物半導体のバリア層と、
前記バリア層の上面のゲート領域に形成された所定の深さのリセス部と、
前記リセス部に対して選択的に再成長されて前記リセス部の内壁面に被着され、最上層に薄膜ＧａＮ層を有する選択再成長層と、
前記薄膜ＧａＮ層上に形成されて前記リセス部を埋め込むゲート電極と、
前記ゲート電極の両側に所定距離隔てて形成され、前記バリア層に対して電気的に接続されたソース電極及びドレイン電極と、
を有することを特徴とする窒化物半導体高電子移動度トランジスタ。
【請求項２】
前記選択再成長層は、アンドープＧａＮ層を有することを特徴とする請求項１記載の窒化物半導体高電子移動度トランジスタ。
【請求項３】
前記選択再成長層は、ｐ−ＡｌｘＧａｌ−ＸＮ（０≦ｘ≦１）層を有することを特徴とする請求項１記載の窒化物半導体高電子移動度トランジスタ。
【請求項４】
前記選択再成長層は、膜厚Ｔが０ｎｍ＜Ｔ≦１ｎｍのアンドープＡｌＮ層とｐ−ＡｌｘＧａｌ−ＸＮ（０≦ｘ≦１）層を有することを特徴とする請求項１記載の窒化物半導体高電子移動度トランジスタ。
【請求項５】
前記窒化物半導体は、ＧａＮ系半導体であることを特徴とする請求項１〜４のいずれか１項に記載の窒化物半導体高電子移動度トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−１５３３３０（Ｐ２００８−１５３３３０Ａ）
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願番号】特願２００６−３３７９０１（Ｐ２００６−３３７９０１）
【出願日】平成１８年１２月１５日（２００６．１２．１５）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願日】平成１８年１２月１５日（２００６．１２．１５）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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