【課題】 スループットの低下を抑制しつつ、組成の異なる半導体層の結晶品質を向上させる。
【解決手段】 成膜温度がＨ１に設定された状態で、Ｓｉ₂Ｈ₆ガスおよびＧｅＨ₄ガスをチャンバ内に導入し、ＳｉＧｅ層を半導体基板１上にエピタキシャル成長させる。そして、ＳｉＧｅ層の成膜が終了すると、Ｓｉ₂Ｈ₆ガスを流したまま、ＧｅＨ₄ガスを遮断し、Ｓｉ層の膜厚の一部をＳｉＧｅ層上に成膜温度Ｈ１でエピタキシャル成長させる。そして、成膜温度Ｈ１でＳｉ層の膜厚の一部がＳｉＧｅ上に成膜されると、Ｓｉ₂Ｈ₆ガスを遮断し、チャンバ内の温度を昇温させる。そして、成膜温度がＨ２に達すると、Ｓｉ₂Ｈ₆ガスをチャンバに再び導入し、Ｓｉ層をＳｉＧｅ層上にエピタキシャル成長させる。 （もっと読む）

【課題】 半導体層とゲート絶縁膜との熱的反応、並びに、ゲート電極とゲート絶縁膜との熱的反応を抑制し、リーク電流が少なく、かつ、ＥＯＴが低いゲート絶縁膜を備えた半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、酸化物の生成自由エネルギーがΔＧＳである元素を含む半導体層１０上に、酸化物の生成自由エネルギーがΔＧＩである元素を含むゲート絶縁膜用の第１の材料２０を形成し、ΔＧＳがΔＧＩ以上であるような温度範囲で、水素原子または重水素原子および酸素原子を含む雰囲気中において第１の材料を熱処理することを具備している。 （もっと読む）

シリコン層が上部窒化シリコン層（ＳｉＮ）（２０）とシリコンゲルマニウム層（ＳｉＧｅ）（１４）との間に設けられ、今度はシリコンゲルマニウム層が厚い酸化膜（ＢＯＸ）の上に設けられる構成のシリコン層（１６）が選択的にエッチングされて、ゲート長を設定する幅を持つ積層構造が残る。サイドウォール絶縁層（２８）は、シリコン層（１６）の側壁を露出させながらＳｉＧｅ層（１６）の上に形成される。シリコン（３０，３２）を露出シリコン側壁（１６）からエピタキシャル成長させてｉｎ−ｓｉｔｕドープシリコンソース／ドレイン領域（３０，３２）を形成する。窒化膜層（２０）は、ソース／ドレイン領域（３０，３２）を上部ゲート位置の境界として使用して除去される。ソース／ドレイン領域（３０，３２）は誘電体（３６）によって被覆される。ＳｉＧｅ層（１４）を除去して下部ゲート位置（４６）を設ける。上部及び下部ゲート位置（４６）の両方に金属を充填してトランジスタ（５０）の上部及び下部ゲート（５０）を形成する。
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【課題】 ＳＯＩ基板を用いることなく、絶縁体上の半導体層にトランジスタを安定して形成する。
【解決手段】 第１半導体層２および第２半導体層３を半導体基板１上に形成し、第２半導体層３および第１半導体層２を深さ方向に突き抜けて半導体基板１に達するように構成された素子分離酸化膜６を素子分離領域Ｒ２に選択的に形成し、第１半導体層５の一部を露出させる開口部７を酸化防止膜５および第２半導体層３に形成し、開口部７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１および第２半導体層３の熱酸化を行うことにより、空洞部９に酸化膜１０を形成し、開口部７が配置されるように構成されたソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。 （もっと読む）

この発明は、基板（１）と半導体本体（２）とを有する半導体装置（１０）であって、第一のチャネル領域（３Ａ）と第一の導体を含み且つ誘電体層（４）によりチャネル領域から分離された第一のゲート電極（３Ｂ）とを有する第一の（ＮＭＯＳ）ＦＥＴ（３）を備え、そして、第二のチャネル領域（５Ａ）と第一の導体とは異なる第二の導体を含み且つ誘電体層（４）によりチャネル領域（５Ａ）から分離された第二のゲート電極（５Ｂ）とを有する第二の（ＰＭＯＳ）ＦＥＴ（５）を備え、第一及び第二のゲート電極（３Ｂ、５Ｂ）を形成するために、誘電体層（４）が備えられた半導体本体（２）上に第一の導体層（３３）が堆積され、導体層（３３）は、その後、第一のチャネル領域（３Ａ）外部で除去され、その後、第二の導体層（５５）が半導体本体（２）上に堆積され、そして、第一の導体層（３３）が堆積される前に、誘電体層（４）上に中間層（６）が堆積される半導体装置の製造方法に関する。この発明によれば、中間層（６）のための材料として誘電体層（４）に対し選択的にエッチング可能な材料が選ばれ、そして、第一の導体層（３３）が堆積される前に、第一のチャネル領域（３Ａ）の位置で中間層（６）が除去され、そして、第一の導体層（３３）が堆積され、第一のチャネル領域（３Ａ）外部で除去された後に、そして、第二の導体層（５５）が堆積される前に、第二のチャネル領域（５Ａ）の位置で中間層（６）が除去される。従って、ＦＥＴが、簡単な方法で、且つ、それらのゲート誘電体にダメージを与えずに得られる。好ましくは、中間層（６）に対して選択的にエッチング可能なさらなる中間層（８）が中間層（６）上に堆積される。
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【課題】 接合容量（Ｃｇｄ）を減少し、フィードスルー効果、又は接合容量（Ｃｇｄ）が大き過ぎることで生じる問題を改善できる薄膜トランジスタ構造を提供する。
【解決手段】 薄膜トランジスタアレイ基板は、基板３００、前記基板３００の上に形成されるゲート電極３０２、前記基板３００と前記ゲート電極３０２を覆うゲート誘電体層３０８、前記ゲート誘電体層３０８の上に形成され、チャネル７１２を含む半導体層３１４、前記半導体層３１４における前記チャネル７１２の一方の側の部分と電気的に接続されたソース電極３２２、及び前記半導体層３１４における前記チャネル７１２の他方の側の部分と電気的に接続され、前記ゲート電極３０２に重ならないようにして配置されたドレイン電極３２４を備える。 （もっと読む）

【課題】 ＳＯＩ基板を用いることなく、絶縁体上の半導体層に形成されたトランジスタのゲート幅を広げる。
【解決手段】 選択エピタキシャル成長を行うことにより、第１半導体層２および第２半導体層３を半導体基板１上の素子領域Ｒ１に順次選択的に形成し、第２半導体層３が覆われるようにして半導体基板１上に支持体絶縁膜５を形成し、第１半導体層２の一部を露出させる開口部７を支持体絶縁膜５、第２半導体層３および第１半導体層２に形成し、開口部７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１および第２半導体層３の熱酸化を行うことにより、空洞部９に酸化膜１０を形成し、開口部７が配置されるように構成されたソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。 （もっと読む）

【課題】 異なるゲート長またはゲート幅を有し、フルシリサイド化されたゲート電極を備えた半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体基板５と、半導体基板上に形成された第１のゲート絶縁膜５１と、半導体基板上に形成された第２のゲート絶縁膜５２と、第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のゲート電極１１と、第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のゲート電極１２であって、半導体基板の表面を占める面積が第１のゲート電極よりも大きく、なおかつ、第１のゲート電極よりも厚みが薄い第２のゲート電極１２とを備えている。 （もっと読む）

【課題】リーダ／ライタから送られてくる電磁波の減少を防ぎ、また磁界の変化に伴う素子形成層の発熱を防止することが可能である半導体装置を提供することを課題とする。
【解決手段】基板上に設けられた素子形成層と、素子形成層に接続されたアンテナとを有し、素子形成層は少なくとも電源配線および接地配線等の配線とを有しており、当該電源配線および接地配線等の配線を非環状で設ける。なお、素子形成層とアンテナとは少なくとも一部が重なるように設けてもよい。また、アンテナは、素子形成層の上方に設けてもよいし下方に設けてもよい。 （もっと読む）

【課題】 ＣＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法を提供すること。
【解決手段】 ＭＯＳＦＥＴ内の歪みを最適化し、より具体的には、１つの種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方を含む歪みＭＯＳＦＥＴの半導体構造体、及び歪みＭＯＳＦＥＴを製造する方法が開示される。元の完全な厚さを有する歪み誘起ＣＡ窒化物コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方の上に形成され、この歪み誘起コーティングは、１つの種類の半導体デバイス内に最適化された十分な歪みをもたらし、別の種類の半導体デバイスの性能を劣化させる。歪み誘起ＣＡ窒化物コーティングは、別の種類の半導体デバイスの上で減少した厚さまでエッチングされ、減少した厚さの歪み誘起コーティングは、他方のＭＯＳＦＥＴ内でより少ない歪みを緩和し、他方のＭＯＳＦＥＴ内により少ない歪みをもたらす。 （もっと読む）

【課題】 半導体装置の製造方法とその方法で製造した半導体装置に関し、微細な素子であるフィン型チャネルＦＥＴを含む半導体装置を高い精度で製造でき、しかも、安価に提供することが可能な製造工程設計（プロセスインテグレーション）及び素子構造を開示しようとする。
【解決手段】 ＳＯＩ基板１のシリコン層上に細線状の多結晶シリコン膜を形成し、全面にＳｉＮ膜を形成し、ＳｉＮ膜を異方性エッチングして細線状の多結晶シリコン膜の側面にサイドウォール１４Ｗを形成し、サイドウォール１４Ｗをマスクとして下地である前記シリコン層をエッチングして正確な間隔をおいて相対向するフィン型チャネル層を形成する。 （もっと読む）

【課題】不揮発性メモリにおいて、印加電圧が高いという問題があった。これは、絶縁膜を介して、フローティングゲートにキャリアをトンネル効果により注入する必要があるからである。またこのようなキャリアの注入を行うことにより、絶縁膜の劣化が懸念される。そこで印加電圧を低くし、絶縁膜の劣化を防止したメモリを提供することを課題とする。
【解決手段】メモリのフローティングゲートとして機能するものとして、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層を用いることを特徴とする。具体的には、絶縁層間に挟まれた、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層をフローティングゲートとして用いたトランジスタ構造を有する素子である。 （もっと読む）

【課題】
フィン型構造を持つ電界効果トランジスタのソース／ドレインのコンタクト抵抗を低減する。
【解決手段】
半導体装置は、絶縁性表面を有する支持基板上に形成され、ほぼ垂直な一対の側面および前記両側面を接続する上面を有し、第1導電型を有するフィン型半導体領域と、前記フィン型半導体領域の中間部を横断して形成され、フィン型半導体領域の側面に倣う側壁を有する絶縁ゲート電極構造と、ゲート電極両側のフィン型半導体層に形成された、第1導電型と逆の第２導電型を有するソース／ドレイン領域と、導電性ゲート電極の側壁上に形成された部分を含み、ソース／ドレイン領域上において、前記フィン型半導体領域の側面の上端から下端に達する開口を有するサイドウォール絶縁膜と、サイドウォール絶縁膜の開口内に露出されたソース／ドレイン領域の表面に形成されたシリサイド層と、シリサイド層にコンタクトするソース／ドレイン電極と、を有する。 （もっと読む）

【課題】 簡単な構成を採ることで、細線状素子領域に於けるソース領域及びドレイン領域からチャネル領域に向かって機械的な応力を効率良く印加し、キャリヤ移動度を向上させようとする。
【解決手段】 細線状チャネル領域４を挟んで細線状ソース領域８及び細線状ドレイン領域９が配設された細線状素子領域と、細線状ソース領域８及び細線状ドレイン領域９それぞれの少なくとも側面を覆う圧縮或いは引張の応力を発生する応力発生膜１１或いは１２とを備える。 （もっと読む）

【課題】 印刷法により形成される薄膜トランジスタにおいて、ソース・ドレイン電極及びゲート電極などの各種電極が微細かつ高い位置精度によって形成された薄膜トランジスタを提供する。
【解決手段】 本発明の薄膜トランジスタは、多孔質層が片面または両面に形成されたゲート絶縁膜と、該ゲート絶縁膜の一方に形成されたゲート電極と、前記ゲート絶縁膜の他方に形成されたソース・ドレイン電極とを有し、少なくとも、ゲート電極またはソース・ドレイン電極のいずれかが前記多孔質膜上に形成されている。 （もっと読む）

【課題】
フィン型構造を持つ電界効果トランジスタのソース／ドレインのコンタクト抵抗を低減する。
【解決手段】
半導体装置の製造方法は、第１の高さのフィン型半導体領域うえに、第１の高さより高い第２の高さの絶縁ゲート電極構造を形成し、サイドウォール絶縁膜をフィン型半導体領域の側面からは完全に異方性エッチングで除去し、フィン型半導体領域近傍のゲート電極両側面ではフィン型半導体領域の上面、側面をサイドウォール絶縁膜が囲むように、ゲート電極両側面上下部を残して上部上からエッチング除去し、フィン型半導体領域の少なくとも露出している両側面に上端から下端までシリサイド層を形成する。層間絶縁膜形成後、フィン型半導体領域の両側面のシリサイド層を露出するコンタクトホールを形成し、導電性プラグを埋め込む。 （もっと読む）

本発明は、微細加工プロセスを経ずゲート・チャネル間距離を短く微細化した構造を有し、ゲート容量が大きく、ゲートによるチャネル電流の制御を低電圧で行うことができる高性能な縦型の電界効果トランジスタ、及び該電界効果トランジスタを微細加工プロセス等の複雑なプロセスを経ず簡便かつ効率的に製造可能な方法を提供することを目的とする。本発明の電界効果トランジスタは、第一の電極と、該第一の電極に対し電気的に絶縁された状態で配置された第二の電極と、該第一の電極及び該第二の電極の少なくとも一方を貫通しかつ該第一の電極及び該第二の電極を露出させるホールの内壁に沿って設けられ、かつ該第一の電極と該第二の電極とを接続する半導体性棒状体と、少なくとも一部が前記ホール内に挿入され、かつ前記半導体性棒状体に対して絶縁層を介して対向した状態で配置された第三の電極とを有する。絶縁層の厚みが５０ｎｍ以下である態様、半導体性棒状体が単層カーボンナノチューブである態様等が好ましい。
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【課題】不揮発性であって、作製が簡単であり、追記が可能な記憶装置および半導体装置を安価で提供することを課題とする。
【解決手段】基板上に設けられた、第１のトランジスタと第２のトランジスタとを含む素子形成層と、素子形成層上に設けられた記憶素子と、記憶素子の上方に設けられたセンサ部とを有し、記憶素子は、第１の導電層と有機化合物層と第２の導電層との積層構造を有し、第１の導電層と第１のトランジスタとが電気的に接続され、センサ部と第２のトランジスタが電気的に接続されるように設ける。 （もっと読む）

本発明に係る半導体装置は、第１の絶縁層（１１）と、第１の絶縁層上に形成された島状の半導体からなる第１の本体部（１３）と、第１の絶縁層上に形成された島状の半導体からなる第２の本体部（１４）と、第１の絶縁層上に第１の本体部と第２の本体部とを連結するように形成されたリッジ状の連結部（１５）と、連結部の長さ方向における少なくとも一部からなるチャネル領域（１５ａ）と、チャネル領域の外周を第２の絶縁層（１７）を介して覆うように形成されたゲート電極（１８）と、第１の本体部と、連結部の、該第１の本体部とチャネル領域との間の部分とに渡るように形成されたソース領域と、第２の本体部と、連結部の、該第２の本体部とチャネル領域との間の部分とに渡るように形成されたドレイン領域と、を備え、チャネル領域を構成する半導体が格子歪みを有している。
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【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）