この発明は、基板（１）と半導体本体（２）とを有する半導体装置（１０）であって、第一のチャネル領域（３Ａ）と第一の導体を含み且つ誘電体層（４）によりチャネル領域から分離された第一のゲート電極（３Ｂ）とを有する第一の（ＮＭＯＳ）ＦＥＴ（３）を備え、そして、第二のチャネル領域（５Ａ）と第一の導体とは異なる第二の導体を含み且つ誘電体層（４）によりチャネル領域（５Ａ）から分離された第二のゲート電極（５Ｂ）とを有する第二の（ＰＭＯＳ）ＦＥＴ（５）を備え、第一及び第二のゲート電極（３Ｂ、５Ｂ）を形成するために、誘電体層（４）が備えられた半導体本体（２）上に第一の導体層（３３）が堆積され、導体層（３３）は、その後、第一のチャネル領域（３Ａ）外部で除去され、その後、第二の導体層（５５）が半導体本体（２）上に堆積され、そして、第一の導体層（３３）が堆積される前に、誘電体層（４）上に中間層（６）が堆積される半導体装置の製造方法に関する。この発明によれば、中間層（６）のための材料として誘電体層（４）に対し選択的にエッチング可能な材料が選ばれ、そして、第一の導体層（３３）が堆積される前に、第一のチャネル領域（３Ａ）の位置で中間層（６）が除去され、そして、第一の導体層（３３）が堆積され、第一のチャネル領域（３Ａ）外部で除去された後に、そして、第二の導体層（５５）が堆積される前に、第二のチャネル領域（５Ａ）の位置で中間層（６）が除去される。従って、ＦＥＴが、簡単な方法で、且つ、それらのゲート誘電体にダメージを与えずに得られる。好ましくは、中間層（６）に対して選択的にエッチング可能なさらなる中間層（８）が中間層（６）上に堆積される。

【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板と半導体本体とを有する半導体装置であって、第一のソースと第一のドレインと第一導電型の第一のチャネル領域とそして第一の導体を含み且つ誘電体層により前記チャネル領域から分離された第一のゲート電極とを有する第一の電界効果型トランジスタを備え、そして、第二のソースと第二のドレインと前記第一導電型とは反対の第二導電型の第二のチャネル領域とそして前記第一の導体とは異なる第二の導体を含み且つ誘電体層により前記チャネル領域から分離された第二のゲート電極とを有する第二の電界効果型トランジスタを備え、前記第一及び第二のゲート電極を形成するために、前記誘電体層が備えられた前記半導体本体に第一の導体層が適用され、該導体層は、その後、前記第一のチャネル領域外部で元の状態に除去され、その後、第二の導体層が前記半導体本体に適用され、そして、前記第一の導体層が適用される前に、前記誘電体層上に中間層が設けられる半導体装置の製造方法に関する。前記第一及び第二のゲート電極が金属導体で作られるこのような方法は、将来の（Ｃ）ＭＯＳＦＥＴ（相補型金属酸化半導体電界効果型トランジスタ）シリコンデバイスにとって非常に有望であり、直列抵抗が小さくなり、ボロン原子がゲート酸化物内に入り込むのが妨げられ、そして、多結晶シリコンで成りうるゲート電極内での空乏層化が起こらなくなる。ここで用いられる文言「ゲート酸化物」はシリコンの酸化物又は酸窒化物のみならず、シリコン窒化物も含まれることに留意されたい。
【背景技術】
【０００２】
冒頭で述べられたような方法は２００２年５月７日に発行された米国特許６，３８３，８７９より知られている。この文書では、ｎ型チャネル領域（ＮＭＯＳトランジスタ）とｐ型チャネル領域（ＰＭＯＳトランジスタ）とに、所謂、Ｎ金属とＰ金属とが両領域を覆う誘電体層に適用されて、両領域に如何にＭＯＳトランジスタが作れるかが示されている。この場合、Ｎ金属とＰ金属とは金属材料又は金属性材料を意味し、それらの仕事関数は、各々、フェルミレベルでのＮ型ドープ及びＰ型ドープ多結晶シリコンに近く、当のフェルミレベルは、各々、約４．１５ｅＶ、約５．２ｅＶである。この公知の方法では、半導体本体に、ここでは、二つのトランジスタがシリコン半導体本体内のｎ型領域とｐ型領域とに形成されるが、誘電体層が設けられ、その上に異なる金属の二つのゲート電極が次のようにして形成される。最初に、タンタル五酸化物、シリコン窒化物、又はアルミニウム酸化物等の材料の中間層が設けられる。次に、最初に形成すべきトランジスタの位置に第一の導電層が設けられ、その後、第一のゲート電極領域の外部において元の状態に除去される。この場合、中間層はエッチング停止層として機能する。その後、半導体本体上に第二の導電層が堆積される。この第二の導電層は、既に形成された第一のゲート電極の外部及び形成すべき第二のゲート電極の外部においてエッチングにより元の状態に除去される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
その公知の方法の欠点は、その方法で形成されたトランジスタが比較的厚いゲート誘電体を有することである。結局、これは、二層、即ち、誘電体層と中間層とで形成されることになる。さらに、二つの異なる材料で成るそのようなゲート誘電体の特性はあまり良く定められない。
【０００４】
従って、この発明の目的は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両者が簡単に作られ、そして、さらに、上述のような欠点が無い方法を提供することである。
【課題を解決するための手段】
【０００５】
これを達成するために、冒頭で述べた種類の方法が、この発明に従って、前記中間層のための材料として前記誘電体層に対し選択的にエッチング可能な材料が選ばれ、そして、前記第一の導体層が設けられる前に、前記第一のチャネル領域の位置で前記中間層が除去され、そして、前記第一の導体層が設けられ、前記第一のチャネル領域外部で元の状態に除去された後に、そして、前記第二の導体層が設けられる前に、前記第二のチャネル領域の位置で前記中間層が除去されることを特徴とする。この発明は、このようにして、前記中間層の存在により、前記誘電体層が露出されるプロセス工程数が最小限とされるという認識を基にしている。さらに、この発明は、前記中間層の材料を適切に選ぶことにより、それが必要でない位置において、比較的軽いエッチング技術により選択的に元の状態に除去できるという認識を基にしている。その選択的除去は、特に、前記誘電体層の未確定部分をも除去せずに行われ、これは、もし、金属導体が前記誘電体層上に設けられ、そして、エッチングにより元の状態に除去されると起こる。これは、また、どの金属が用いられるかにも依存する、この発明の方法では、前記第一の導体層が設けられる前に、前記第一のゲート電極を形成すべき位置において前記中間層が除去され、そして、前記第二の導体層を設ける前に、前記第二のゲート電極の位置において前記中間層が除去される。前記第一の導電層の余剰部分を除去するプロセスでは、前記中間層が依然としてエッチング停止層として機能し、前記第一のトランジスタ外部で前記誘電体層を保護する。前記第二の導電層の余剰部分を除去するプロセスでは、両トランジスタのゲート電極が既に存在し、そして、前記誘電体層を保護する必要はほとんど無く、これは、ゲート誘電体を形成する前記誘電体層の部分が前記第一、第二の導体層により覆われ、そしてそのままであるからである。最後に、この発明の方法の重要な効果は、前記中間層がもはや完成されたトランジスタのゲート誘電体の部分を形成しないということである。その結果、その誘電体は非常に薄く、そして、単一の材料とすることができる。
【０００６】
この発明の方法の第一の実施形態では、前記中間層は、フォトレジストマスク及びエッチングを用いて局所的に除去される。この方法は比較的簡単で慣例的な技術に良く適合する。
【０００７】
さらなる、そして、有望な変形例では、前記第一の導体層を適用する前に、前記中間層に、該中間層の材料に対し選択的にエッチング可能な材料のさらなる中間層が設けられる。このさらなる中間層はフォトリソグラフィ及びエッチングによりパターンニングされる。前記中間層がエッチングされるときに、前記さらなる中間層のパターンニングされた部分をマスクとして用いることができる。その結果、前記導体層のためのエッチャントの選択の自由度が大きくなり、これは、フォトレジストの代わりに前記さらなる中間層により前記中間層が保護されるからである。これに関わるさらなる効果としては、必要なフォトレジストの除去の間、この処理に必要な処理剤から前記中間層が保護されるということである。
【０００８】
前記さらなる中間層に適する材料は、例えば、アルミニウム等の金属である。これは多くの材料に対し選択的にエッチング可能であり、さらに、多くの材料がこの金属に対し選択的にエッチング可能である。さらに、アルミニウムは半導体技術において屡々接続導体として用いられる材料である。従って、もし、アルミニウムが用いられると、この変形例での方法は慣例的なシリコン技術に対し優れた適合性を示す。
【０００９】
前記中間層のための材料に関して最適な選択は前記誘電体層のための材料の選択に依存する。もし、ＳｉＯ_２が後者に選ばれると、Ｓｉの中間層が最適な選択となる。この材料はＳｉＯ_２に対して簡単に選択的に除去でき、そして、ＳｉＯ_２を効果的に保護する。これは、元素Ｓｉが両者に共通であることが理由の一部となっている。もし、前記誘電体層が熱酸化により形成されたＳｉＯ_２を備える場合は、スパッタＳｉＯ_２の中間層が適切な変形例となる。さらに、この材料はサーマルＳｉＯ_２対し簡単に選択的に除去できる（フッ化水素溶液内でのエッチングレートの比は約２０：１である）。両材料が同じ元素を備えるので、前記中間層による前記誘電体層の汚染のリスクが最小となる。
【００１０】
さらに、もし、Ｓｉ_ｘＯ_ｙＮ_ｚが前記誘電体層の材料として選ばれると、前記中間層の材料としては様々な選択肢がある。前記誘電体層の酸素濃度が比較的高く選ばれると、前記中間層の材料としてＳｉ_３Ｎ_４又はＳｉを選ぶことができる。前記中間層の材料としてＳｉが選ばれると、前記誘電体層の汚染のリスクが最小となり、さらに、前記中間層の選択的除去が最も簡単になる。もし、前記誘電体層のＳｉ_ｘＯ_ｙＮ_ｚの酸素濃度を比較的低く選ぶと、ＳｉＯ_２が前記中間層の材料として選ぶのが効果的である。この場合、前記中間層が簡単に選択的に除去できる。
【００１１】
もし、前記第一導電型としてｎ型が選ばれると、前記第一の導体層の材料はタンタル、タングステン、チタン又はこれらの材料窒化物から成るグル−プから選ばれるのが好ましく、そして、前記第二の導体層として金属シリサイドが選ばれるのが好ましい。好ましくは、前記第一の導体層の余剰部分並びに前記第二の導体層の余剰部分がエッチングにより除去される。
【００１２】
特に、この発明の方法は、シリコン技術分野において慣例的なエッチング技術を不都合無しに適用することができる。最後に、この発明は、この発明の方法により得られる半導体装置をも含む。
【００１３】
これら並びにその他のこの発明のアスペクトが以下に記載される（各）実施形態を参照して明瞭且つ明らかとなる。
【発明を実施するための最良の形態】
【００１４】
各図は概略的であり、スケール通りには描かれておらず、サイズは、特に、厚み方向のサイズは、明瞭にするために誇張されている。各図において対応する領域又は部分は可能な限り同じ参照番号が付与されている。
【００１５】
図１乃至図１０はこの発明の方法の一実施形態による製造の連続工程における半導体装置の厚み方向に直角な概略横断面図である。装置１０の製造の基部として、ここでは、シリコンである基板１を有する半導体本体２が用いられ（図１参照）、この場合、ｐ型基板１内に設けられたｎ型半導体領域３Ａの位置に第一のＭＯＳＦＥＴ３が形成され、この半導体領域は第一のトランジスタ３のチャネル領域３Ａを形成する。基板１の近隣部分が形成すべき第二のＭＯＳＦＥＴ５のチャネル領域５Ａとして機能する。チャネル領域３、５は、この場合、二酸化シリコンの絶縁領域１１による、所謂、トレンチアイソレーションにより電気的に分離される。半導体本体２の表面が、０．５ｎｍから１．５ｎｍの厚みで、この場合、二酸化シリコンを含む誘電体層４で覆われる。この誘電体層上に、この場合、１０ｎｍから１００ｎｍの範囲の厚みを有するシリコンの中間層６が設けられる。
【００１６】
続いて（図２参照）、中間層６上にフォトレジスト層７Ａがパターンニングされる。次に（図３参照）、フッ化水素と硝酸又は水酸化カリウムの溶液との混合物のようなシリコンエッチング剤を用いたエッチングにより、形成すべき第一のトランジスタ３の位置において中間層６が除去される。続いて、所謂、フォトレジストストリッパによりフォトレジスト７Ａが除去される。この目的のためにプラズマエッチングプロセスが用いられる。
【００１７】
次に（図４参照）、ＣＶＤ（化学気相成長法）又はスパッタリング等のＰＶＤ（物理気相成長法）により第一の導体層３３が設けられる。この場合、チタンが第一の導体層３３の材料として選ばれ、厚みは、好ましくは少なくとも５ｎｍ、この場合、１０ｎｍとされる。続いて（図５参照）、フォトレジスト層７Ｂがパターンニングされる。次に、緩衝過酸化水素溶液又は過酸化水素とアンモニアとの混合物を用いたエッチングにより第一の導体層３３の余剰部分が除去される。このプロセスにおいて、中間層６はエッチング停止層として機能する。第一の導体層３３の残存部分が形成すべき第一のトランジスタ３のゲート電極３Ｂとして機能する。
【００１８】
次に（図６参照）、フォトレジスト７Ａについて記載したのと同様にしてフォトレジスト７Ｂが除去される。続いて（図７参照）、上述したのと同様にして、形成すべき第二のトランジスタ５の位置において、中間層６が除去される。
【００１９】
続いて（図８参照）、第二の導体層５５、この場合、ケイ化モリブデンが、好ましくは、厚みが、少なくとも５ｎｍ、ここでは、１０ｎｍとされて設けられる。この例では、さらなる導体層５６、好ましくは、この場合は多結晶シリコンが、続いて、１００ｎｍの厚みで設けられ、これは、第二の導体層５５の余剰部分を除去するためのエッチングマスクとして、そして、フォトリソグラフィのための反射防止層として、そして勿論、導体として機能する。フォトリソグラフィ及びエッチング、この場合はプラズマエッチングにより層５６がパターンニングされる。このようにして（図９参照）、第二のゲート電極５Ｂと、同時に、第一のゲート電極３Ｂ上部に位置する層５５，５６部分のスタックとが形成される。最後に（図１０参照）、スタック外部に位置するゲート電極３Ｂ部分がエッチングにより除去される。このプロセスでは、図１０に見られるように、第二のトランジスタ５のゲート電極５Ｂが二酸化シリコン又はシリコン窒化物の層１３により保護される。さらに、多結晶シリコンの層５６に、例えば、Ｓｉ_ｘＯ_ｙＮ_ｚ（図には示されていない）の３０ｎｍ厚みの層が効果的に設けられる。
【００２０】
この製造プロセスは、その後、ＣＭＯＳ技術では慣例的な方法で続けられる。このプロセスの続きでは、適切な注入法により、特に、二つのトランジスタ３，５の図には見られないソース、ドレイン領域が形成される。さらに、半導体本体２がさらなる絶縁層で覆われ、そして、接続領域と、必要であれば、接続導体とが設けられる。ソーイング等の分離技術により個々の装置１０が得られる。
【００２１】
図１１乃至図１９はこの発明の方法の第二の実施形態による製造の連続工程における半導体装置の厚み方向に直角な概略横断面図である。この例の製造は、第一の例と実質的に対応しており、従って、その詳細については対応する記載部分を参照する。ここで、最も重要な異なる部分を簡単に説明する。中間層６が設けられた直後に（図１１参照）、さらなる中間層８，この場合は、厚みが１００ｎｍのアルミニウム層が設けられる。フォトレジスト層７Ａとエッチングとにより、最初に（図１２参照）、さらなる中間層８がパターンニングされ（図１３参照）、それにより得られたマスク（図１４参照）が第一のトランジスタ３の位置において中間層６を除去するのに用いられる。第一の導体層３３が設けられた後（図１５参照）、フォトレジス７Ｂ（図１６参照）が設けられ、このフォトレジストの外側に位置する層３３部分が除去される。フォトレジス７Ｂ（図１７参照）が除去された後、さらなる中間層８が完全に除去される。次に（図１８参照）、中間層６が完全に除去される。最後に（図１９参照）、第二の導体層５５及びマスク層５６が設けられる。この時点から、この製造プロセスは、例えば、第一の例で記載したように続けられる。
【００２２】
この発明は、ここに記載した実施形態の例に限定されず、この発明の範囲内で多くの変形、変更が当業者にとって可能である。例えば、装置は様々な形状且つ又はサイズとして製造することができる。Ｓｉ基板の代わりに、ガラス、セラミック、合成樹脂等の基板を用いてもよい。そこで、半導体本体は、所謂、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）により形成することができる。この場合、所謂、基板転送技術を用いることもできるし、用いなくてもよい。
【００２３】
さらに、この発明の範囲において、上記の例で述べた以外の材料も用いることができることに留意されたい。さらに、上記の又は他の材料のために、エピタキシー、ＣＶＤ（化学気相成長法）、スパッタリング、そして、蒸着被膜等の様々な成長技術を用いることもできる。湿式化学エッチングの代わりに、プラズマエッチング等の「乾燥」技術を用いることもでき、この逆も可能である。
【００２４】
さらに、両トランジスタに対し誘電体層は同一又は同じ厚みである必要はないことに留意されたい。
【００２５】
さらに、装置は、例えば、集積回路の形態であってもなくても、さらに（多くの）ダイオード且つ又はトランジスタそして抵抗器且つ又はキャパシタ等の能動且つ受動半導体素子又は電子素子を備えてもよい。この製造は当然これらの素子に効果的に適用される。
【図面の簡単な説明】
【００２６】
【図１】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図２】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図３】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図４】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図５】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図６】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図７】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図８】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図９】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１０】この発明の方法の第一の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１１】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１２】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１３】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１４】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１５】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１６】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１７】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１８】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。
【図１９】この発明の方法の第二の実施形態による製造工程における半導体装置の厚み方向に直角な概略横断面図である。

【特許請求の範囲】
【請求項１】
基板と半導体本体とを有する半導体装置であって、第一のソースと第一のドレインと第一導電型の第一のチャネル領域とそして第一の導体を含み且つ誘電体層により前記チャネル領域から分離された第一のゲート電極とを有する第一の電界効果型トランジスタを備え、そして、第二のソースと第二のドレインと前記第一導電型とは反対の第二導電型の第二のチャネル領域とそして前記第一の導体とは異なる第二の導体を含み且つ誘電体層により前記チャネル領域から分離された第二のゲート電極とを有する第二の電界効果型トランジスタを備え、前記第一及び第二のゲート電極を形成するために、前記誘電体層が備えられた前記半導体本体に第一の導体層が適用され、該導体層は、その後、前記第一のチャネル領域外部で元の状態に除去され、その後、第二の導体層が前記半導体本体に適用され、そして、前記第一の導体層が適用される前に、前記誘電体層上に中間層が設けられる半導体装置の製造方法であって、
前記中間層のための材料として前記誘電体層に対し選択的にエッチング可能な材料が選ばれ、そして、前記第一の導体層が設けられる前に、前記第一のチャネル領域の位置で前記中間層が除去され、そして、前記第一の導体層が設けられ、前記第一のチャネル領域外部で元の状態に除去された後に、そして、前記第二の導体層が設けられる前に、前記第二のチャネル領域の位置で前記中間層が除去されることを特徴とする方法。
【請求項２】
前記中間層は、フォトレジストマスク及びエッチングを用いて局部的に除去されることを特徴とする請求項１に記載の方法。
【請求項３】
前記第一の導体層を適用する前に、前記中間層に、該中間層の材料に対し選択的にエッチング可能な材料のさらなる中間層が設けられることを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記さらなる中間層に対して前記第一の導体が選択的にエッチング可能な金属が前記さらなる中間層の材料として選ばれることを特徴とする請求項３に記載の方法。
【請求項５】
前記さらなる中間層の材料としてアルミニウムが選ばれることを特徴とする請求項４に記載の方法。
【請求項６】
前記誘電体層の材料としてＳｉＯ_２が選ばれ、前記中間層の材料としてＳｉが選ばれることを特徴とする請求項１乃至５いずれかに記載の方法。
【請求項７】
前記誘電体層の材料としてサーマルＳｉＯ_２が選ばれ、前記中間層の材料としてスパッタＳｉＯ_２が選ばれることを特徴とする請求項１乃至５いずれかに記載の方法。
【請求項８】
前記誘電体層の材料として比較的酸素濃度の高いＳｉ_ｘＯ_ｙＮ_ｚが選ばれ、前記中間層の材料としてＳｉ_３Ｎ_４又はＳｉが選ばれることを特徴とする請求項１乃至５いずれかに記載の方法。
【請求項９】
前記誘電体層の材料として比較的酸素濃度の低いＳｉ_ｘＯ_ｙＮ_ｚが選ばれ、前記中間層の材料としてＳｉＯ_２が選ばれることを特徴とする請求項１乃至５いずれかに記載の方法。
【請求項１０】
前記第一導電型としてｎ型が選ばれ、そして、前記第一の導体層の材料がタンタル、タングステン、チタン又はこれらの材料の窒化物から成るグル−プから選ばれ、そして、前記第二の導体層として金属シリサイドが選ばれることを特徴とする請求項１乃至９いずれかに記載の方法。
【請求項１１】
前記第一の導体層の余剰部分並びに前記第二の導体層の余剰部分がエッチングにより除去されることを特徴とする請求項１乃至１０いずれかに記載の方法。
【請求項１２】
請求項１乃至１１いずれかに記載の方法により得られる半導体装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【公表番号】特表２００６−５１８５４７（Ｐ２００６−５１８５４７Ａ）
【公表日】平成１８年８月１０日（２００６．８．１０）
【国際特許分類】
【出願番号】特願２００６−５０２５２５（Ｐ２００６−５０２５２５）
【出願日】平成１６年１月１６日（２００４．１．１６）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５００３０
【国際公開番号】ＷＯ２００４／０７０８３４
【国際公開日】平成１６年８月１９日（２００４．８．１９）
【出願人】（５９００００２４８）コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ (12,071)
【氏名又は名称原語表記】Ｋｏｎｉｎｋｌｉｊｋｅ　Ｐｈｉｌｉｐｓ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｎ．Ｖ．
【住所又は居所原語表記】Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ　１，５６２１　ＢＡ　Ｅｉｎｄｈｏｖｅｎ，　Ｔｈｅ　Ｎｅｔｈｅｒｌａｎｄｓ
【出願人】（５０５０８１２７２）インテルユニバルシテール、ミクロエレクトロニカ、セントラム、フェーゼットウェー (9)
【氏名又は名称原語表記】ＩＮＴＥＲＵＮＩＶＥＲＳＩＴＡＩＲ　ＭＩＣＲＯＥＬＥＫＴＲＯＮＩＣＡ　ＣＥＮＴＲＵＭ　ＶＺＷ
【Ｆターム（参考）】