【課題】 小型であるとともに、配線の信頼性が高い半導体装置を提供する。
【解決手段】 半導体装置１０は、半導体基板１２と電極パッド２０ｂを備えている。その電極パッド２０ｂは、その半導体基板１２の表面に形成されている。その半導体基板１２の表面に臨む領域に複数個の半導体素子領域３０、５０が形成されている。その半導体基板１２の表面において隣接する半導体素子領域３０、５０を分離している範囲にトレンチ１００が形成されている。そのトレンチ１００の壁面が絶縁膜１０２で被覆されている。壁面が絶縁膜１０２で被覆されているトレンチ１００の内部に導体１０４が充填されている。前記複数個の半導体素子領域３０、５０のうちの少なくとも１つが、前記導体１０４を介して前記電極パッド２０ｂに接続されている。 （もっと読む）

【課題】半導体装置及び該半導体装置の製造方法を提供する。
【解決手段】基板領域と、基板領域上に位置するアクティブ領域と、アクティブ領域上に位置するゲートパターンと、アクティブ領域の両側エッジに沿ってそれぞれ形成される第１不純物ドーピング領域及び第２不純物ドーピング領域を具備する半導体装置である。該第１不純物ドーピング領域及び第２不純物ドーピング領域は、水平長が垂直長より短く、ゲートパターンとオーバーラップされないように、アクティブ領域の両側エッジに沿って狭く形成されている。 （もっと読む）

【課題】集積されたフィン型電界効果トランジスタのピッチ幅が狭く、整合性が良好な半導体装置を提供する。
【解決手段】各々が複数のフィントランジスタで形成された第１および第２のトランジスタを有し、第１および第２のトランジスタのソースを電気的に共有するように接続された半導体装置であって、複数のフィントランジスタは、半導体基板上に突出し、チャネル領域を形成するように一端にソースＳ（Ａ），Ｓ（Ｂ）となるソース層が形成され、他端にドレイン層が形成されたフィン活性層１１を各々有する。各々のフィン活性層１１は、互いが平行に隣接するように配列され、複数のフィントランジスタは、各々の第１および第２のトランジスタにおいて、電流の流れる向きが互いに逆向きとなるようにドレイン層（ＤＬ，ＤＲ）が配置されている。 （もっと読む）

【課題】半導体基板とベース基板の貼り合わせを低温で行う場合であっても、半導体基板とベース基板との接合強度を十分に向上させることを目的の一とする。
【解決手段】半導体基板と、絶縁体でなるベース基板とを用意し、半導体基板上に塩素原子を含有する酸化膜を形成し、酸化膜を介して半導体基板に加速されたイオンを照射することにより、半導体基板の表面から所定の深さの領域に脆化領域を形成し、半導体基板上の酸化膜に対してバイアス電圧を印加してプラズマ処理を行い、単結晶半導体基板の表面とベース基板の表面とを対向させ、酸化膜の表面とベース基板の表面とを接合させ、酸化膜の表面とベース基板の表面とを接合させた後に熱処理を行い、脆化領域を境として分離することにより、ベース基板上に酸化膜を介して半導体膜を形成する。 （もっと読む）

【課題】
界面散乱が増加し、バリスティック伝導が生かせなくなる現象を抑制し、大きなドレイン電流を供給できるバリスティックＭＯＳトランジスタを提供する。
【解決手段】
バリスティックＭＯＳトランジスタは、複数のソース側チャンネル領域と、複数のソース側チャンネル領域に連続し、ソース側チャンネル領域のチャンネル幅の和より大きいチャンネル幅を有する１つのドレイン側チャンネル領域と、複数のソース側チャンネル領域に接続されたソース領域と、ドレイン側チャンネル領域に接続されたドレイン領域と、ソース側チャンネル領域、ドレイン側チャンネル領域の表面上に形成されたゲート絶縁膜とその上のゲート電極とを有するＭＯＳゲート電極構造と、を有し、ソース側チャンネル領域と前記ドレイン側チャンネル領域の和の長さが５０ｎｍ以下であり、バリスティック伝導を生じる。 （もっと読む）

【課題】高い動作性能と高い信頼性とを同時に実現しうる新しい構造の半導体装置を提供する。
【解決手段】結晶性半導体で構成されるソース領域１０１、ドレイン領域１０３に挟まれた活性領域１０２において、局所的にゲルマニウムを添加することでＳｉ_ｘＧｅ_１−ｘ領域１０５を形成する。このＳｉ_ｘＧｅ_１−ｘ領域１０５とゲルマニウムが添加されなかったＳｉ領域１０６とのバンド構造の差を利用して、ドレイン側からソース側に向かって広がる空乏層を効果的に抑止する。 （もっと読む）

【課題】フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を向上させる。
【解決手段】第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とについて、ドレイン電流の値に応じてフィンの数を増加させるが、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、一対のソース・ドレイン領域に接続させるコンタクトを同一の数にする。 （もっと読む）

本発明は、ナノワイヤ、トランジスタおよび他の構造などの半導体素子を始めとする基板素子を形成する方法、ならびにこのような方法によって形成される素子に関する。 （もっと読む）

【課題】熱処理において、基板の反りを抑制し、基板の局部的な温度変化によって生じる品質不良を抑制することを目的の一とする。
【解決手段】処理室と、処理室内に設けられた支持台と、支持台上に設けられ、被処理基板を支持する複数の支持体と、被処理基板を加熱する加熱手段とを設け、支持台に支持体を脱着可能な固定部を複数設け、複数の支持体を複数の固定部に選択的に取り付けることにより、複数の支持体の位置を可変可能とする。 （もっと読む）

【課題】 基板上に形成された上面及び左右両側の側壁を備えた半導体ボディを有する半導体デバイス及びその製造方法を提供する。
【解決手段】 ゲート誘電体層が、半導体ボディの上面上及び半導体ボディの左右両側の側壁上に形成される。ゲート電極は、半導体ボディの上面上のゲート誘電体上に形成されると共に、半導体ボディの左右両側の側壁上のゲート誘電体に隣接して形成される。 （もっと読む）

【課題】ＳＯＩ技術を用いて半導体装置を作製する上で、パンチスルー電流を抑えるだけでなく、貼り合わせに用いるシリコンウエハーの再利用を実現できる構造を有する半導体装置、およびその作製方法を提供する。
【解決手段】シリコンウエハー１０１から分離された基板１０６に貼り合わせた半導体膜１０７に、ソース領域およびドレイン領域とは逆の導電型の不純物１０９、１１２を注入し、その上に単結晶半導体膜１１４を接合して得られる積層の半導体膜を用いてチャネル領域を形成する。 （もっと読む）

【課題】短チャネル効果が抑制され高い電流駆動力を有する細線半導体素子を実現する。
【解決手段】半導体基板上に設けられた絶縁領域と、絶縁領域上に略平行に整列して設けられた第一導電型の複数の線状半導体層と、各線状半導体層に離間して設けられた第二導電型のソース・ドレイン領域と、ソース・ドレイン領域の間に設けられたチャネル領域と、各線状半導体層の上面と側面上に設けられた第一の絶縁膜と、第一の絶縁膜上に設けられ、複数の線状半導体層と交差するように連続的に設けられたゲート電極とを有し、線状半導体層を線方向に流れる電流に垂直、且つ基板表面に平行に測ったチャネル領域の長さが、チャネル領域中の不純物濃度で決まる最大空乏層幅の二倍以下であり、複数の線状半導体層の間隔が、線状半導体層の上面とゲート電極との間隔の二倍以下であり、絶縁領域の表面の少なくとも一部に於ける誘電率が、酸化シリコンの誘電率よりも低い。 （もっと読む）

【課題】トランジスタ特性のばらつき、信頼性、歩留まりを向上する。
【解決手段】本発明の電界効果トランジスタは、基板１０１と、前記基板上に配置されたソース電極１０２およびドレイン電極１０３と、前記ソース電極と前記ドレイン電極とを直接的に接続する半導体ナノワイヤ１０４と、前記半導体ナノワイヤの近傍に配置され、前記ソース電極と前記ドレイン電極との間隔よりも小さい粒子１０５と、前記半導体ナノワイヤに隣接し、ゲート絶縁膜として機能する絶縁膜１０６と、前記絶縁膜を介して前記半導体ナノワイヤの電気伝導を制御することが可能なゲート電極１０７とを有する。 （もっと読む）

【課題】サージ耐圧の高い半導体装置を提供する。
【解決手段】半導体層からなる複数のフィン１５ａ〜１５ｆと、複数のフィン１５ａ〜１５ｆの側面上にゲート絶縁膜１６を介して設けられたゲートＧ１〜Ｇ６が、互いに電気的に接続されたゲート電極１７と、ゲート電極１７を挟むように、複数のフィン１５ａ〜１５ｆ内に設けられたソースＳ１〜Ｓ６およびドレインＤ１〜Ｄ６と、複数のソースＳ１〜Ｓ６を電気的に接続するソース電極１９と、複数のドレインＤ１〜Ｄ６を電気的に接続するドレイン電極１８と、ゲート電極１７に外部から電気を供給するためのゲートコンタクト２０と、を備え、複数のフィン１５ａ〜１５ｆのうち、ゲートコンタクト２０との距離が小さい方にあるフィン１５ａ、１５ｂの幅Ｗ１、Ｗ２が、ゲートコンタクト２０との距離が大きい方にあるフィン１５ｃ〜１５ｆの幅Ｗ３〜Ｗ６よりも大きい。 （もっと読む）

【課題】フィン内部のチャネル部に垂直応力を与える事が可能なフィン型トランジスタを提供する。
【解決手段】基板と、前記基板上に形成される複数の半導体フィンと、前記半導体フィン内のチャネル領域を覆い金属または導電性を持つ化合物や、ポリシリコンで形成されるゲート電極と、前記ゲート電極の内部に含まれその両側に存在する前記半導体フィンに対し応力源となるよう格子定数の異なる材料や密度の異なるアモルファスシリコン、または線膨張係数の異なる材料で形成される埋め込み部材とを備える。 （もっと読む）

【課題】大型の絶縁基板上に、大面積を有する単結晶半導体層を形成することを課題とする。
【解決手段】単結晶半導体インゴットの側面に第１の多孔層及び第２の多孔層を形成し、第２の多孔層上の一部に、溝と単結晶半導体層を形成し、大型絶縁基板上に、単結晶半導体インゴットを貼り合わせ、第１の多孔層と第２の多孔層の界面に、ウォータージェットを当て、単結晶半導体層を大型絶縁基板に貼り合わせる単結晶半導体層の形成方法、あるいは、結晶性半導体インゴットに水素イオンを照射し、結晶性半導体インゴット中に水素イオン照射領域を形成し、結晶性半導体インゴットを加熱しながら大型絶縁基板上で回転させ、水素イオン照射領域から結晶性半導体層を分離し、大型絶縁基板上に貼り合わせる結晶性半導体層の形成方法に関する。 （もっと読む）

【課題】ゲート容量とゲート抵抗の両方を小さく抑えることのできるフィン構造を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成され、コンタクト領域を介して連続的に接続され、閉ループ構造を構成する複数のフィンと、前記半導体基板上の、前記閉ループ構造を構成する複数のフィンに囲まれた位置に配置されたゲートコンタクト領域と、前記複数のフィンのそれぞれの両側面をゲート絶縁膜を介して挟むように形成され、それぞれが前記ゲートコンタクト領域に接続された複数のゲート電極と、前記複数のフィンの前記ゲート電極に挟まれた領域の両側の領域および前記コンタクト領域に含まれるソース・ドレイン領域と、を有する。 （もっと読む）

【課題】ＦｉｎＦＥＴにおいて、従来のＦｉｎＦＥＴの構造に比してさらにチャネルに応力を印加することができる半導体装置を提供すること。
【解決手段】Ｓｉ基板１と、フィン１１、フィン１１の延在方向に平行な面上にゲート絶縁膜１３を介して形成される所定の幅のゲート電極１４、およびフィン１１の延在方向に平行な面上のゲート電極１４の両側に形成されるソース／ドレイン領域を含むＦｉｎＦＥＴ１０ｎ，１０ｐと、を備え、ゲート電極１４上に形成され、応力印加層３１，３２の形成温度と室温での線膨張係数の差が、フィン１１の形成温度と室温での線膨張係数の差と異なる導電性材料によって形成される応力印加層３１，３２と、応力印加層３１，３２上に形成され、フィン１１よりもヤング率の大きい導電性材料からなるプラグ層３３，３４と、を備える。 （もっと読む）

【課題】駆動部の出力バッファの能力を確保しつつ、パネルの狭額縁化を図る。
【解決手段】 表示装置は、一枚の基板０の中央領域に配された画素アレイ部１と、同じ基板０の周辺領域に配された駆動部とからなる。駆動部はスキャナ４，５等を含み走査線ＷＳ及び信号線ＳＬを通じて各画素２の薄膜トランジスタを動作させ、発光素子ＥＬを駆動して画素アレイ部１に画像を表示する。駆動部は薄膜トランジスタで構成された出力バッファ４Ｂ，５Ｂを介して画素アレイ部１に接続している。出力バッファ４Ｂ，５Ｂの薄膜トランジスタは、チャネル領域となる半導体薄膜と、絶縁膜を介してチャネル領域の表側に重なる表ゲート電極と、別の絶縁膜を介してチャネル領域の裏側に重なる裏ゲート電極とからなるサンドイッチ構造を有し、デバイス面積を縮小しつつバッファ能力を確保する。 （もっと読む）

【課題】チャネルのサイズおよび形状の揺らぎを可及的に抑制するとともに、チャネルの幅が可及的に小さい電界効果トランジスタを提供することを可能にする。
【解決手段】Ｓｉを含む半導体層を上面に備えた半導体基板４上に、絶縁膜のマスク９を形成する工程と、マスクを用いてエッチングを行うことにより半導体層を半導体基板の上面に平行な一方向に延在するメサ状に加工する工程と、水素雰囲気中での熱処理を行うことにより、半導体層の一方向に延在しかつ対向する一対の側面間の距離を狭くするとともに側面を平坦化する工程と、側面が平坦化された半導体層を覆うゲート絶縁膜１２を形成する工程と、ゲート絶縁膜を覆うゲート電極１３を形成する工程と、ゲート電極の両側の半導体層にソース／ドレイン領域を形成する工程と、を備えている。 （もっと読む）