【課題】ＦＢＣ型メモリセルを有する半導体記憶装置をシリコン基板を用いて実現する。
【解決手段】メモリセルＭＣでは、半導体基板１上に、プレート電極としてのＰ型シリコン膜１１が選択的に設けられる。Ｐ型シリコン膜１１の両側面には耐酸化性絶縁膜８が設けられる。Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしての半導体基板突起部７が半導体基板１上に酸化膜１０を介して設けられる。半導体基板１上及び半導体基板突起部７の側面には、ゲート絶縁膜ＧＤが設けられる。ゲート絶縁膜ＧＤ、耐酸化性絶縁膜６、及び耐酸化性絶縁膜１２上には、ワード線ＷＬ及びゲート電極としてのＮ^＋多結晶シリコン膜１６が形成される。 （もっと読む）

【課題】新しいダブルゲートトランジスタ構造の提供。
【解決手段】支持体と、少なくとも一つのマルチブランチチャネルを形成し、多数の分離した平行な半導体ロッドを含むのに適し、支持体の主平面に対し直交する平面に位置し、ロッドが、トランジスタのソース領域を形成するのに適した第一のブロックと、トランジスタのドレイン領域を形成するのに適した第二のブロックとを連結する構造と、前記半導体ロッドの側面に対向する前記構造の一方側に位置する第一のゲート電極１５２と、第一のゲートから分離し、ロッドの反対側面に対向する構造の他方側に位置する第二のゲート電極１５４と、を含み、半導体ロッドおよび半導体ロッド間に位置する一つまたは複数の分離ロッドが第一のゲート電極と第二のゲート電極とを分離する、ダブルゲートトランジスタマイクロ電子デバイス。 （もっと読む）

【課題】完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流が得られる縦型ＳＧＴ構造を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、完全空乏化が可能な太さに形成された複数の半導体の基柱５と、複数の基柱５の各々の外周面に設けられたゲート絶縁膜１０と、複数の基柱５の隙間を埋めて複数の基柱５の各々の外周面を覆うゲート電極１１と、を備えていることを特徴とする。 （もっと読む）

集積回路にワイヤー部（１０_１、１０_２）を形成する方法は、シード材質の層部分（１_１、１_２）の側面上にワイヤー部をエピタキシャル成長する段階を備える。ワイヤー部の断面寸法はシード材質の層部分の厚さ及び成長段階の継続時間に対応する。その後、シード材質の層部分が選択的に除去され、ワイヤー部が回路上に固定的に保持される。その後、回路を加熱することで、ワイヤー部の断面を丸くすることができる。得られたワイヤー部の直径は、約１０ｎｍとすることができる。この方法は、ショットチャネル効果がないＭＯＳトランジスタのチャネルを形成するのに用いられ得る。
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【課題】複数ゲート電界効果トランジスタ構造のトランジスタチャネルをその中に形成するためのフィン状構造を持ち、フィン状構造がＳＯＩ型構造の少なくとも１つの活性半導体層から、ＳＯＩ型構造の埋込み絶縁体上に形成されてなる理想的な複数ゲート電界効果トランジスタ構造と、その製造方法を提供すること。
【解決手段】該方法は、少なくとも１つの活性半導体層、埋込み絶縁体、およびキャリア基板を含むＳＯＩ型基板を用意するステップと、複数ゲート電界効果トランジスタ構造のトランジスタチャネルのための領域を形成するフィン状構造を、半導体層から前記絶縁体層上に形成するステップとを含む。前記目的は、絶縁体が酸化シリコンより高い誘電率を有する材料の少なくとも１つの高ｋ層を含むことを特徴とする前記方法によって達成される。 （もっと読む）

【課題】 ソース電極およびドレイン電極を遮光性金属によって形成しても、光電変換半導体薄膜のチャネル領域への光入射量を多くする。
【解決手段】 少なくともチャネル保護膜４２下には光電変換半導体薄膜が設けられている。チャネル保護膜４２の上面には線状のソース電極Ｓおよびドレイン電極Ｄが互いに平行するように設けられている。そして、チャネル保護膜４２下に設けられた光電変換半導体薄膜のうち、ソース電極Ｓとドレイン電極Ｄとの間における部分がチャネル領域となり、このチャネル領域はソース電極Ｓおよびドレイン電極Ｄによって覆われていない。したがって、ソース電極Ｓおよびドレイン電極Ｄを遮光性金属によって形成しても、光電変換半導体薄膜のチャネル領域への光入射量を多くすることができる。 （もっと読む）

【課題】キャリア移動度を向上させるために最適なチャネル方向を有し、かつ好ましいレイアウトで形成することのできるｎ型とｐ型のＦｉｎＦＥＴを形成可能な半導体基板、それらのＦｉｎＦＥＴを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体基板は、第１の半導体領域と、前記第１の半導体領域上に前記第１の半導体領域と略等しい結晶から形成され、表面に垂直な方向を軸にして所定の角度だけ前記第１の半導体領域と単位格子の結晶軸の方向がずれている第２の半導体領域と、を有する。 （もっと読む）

【課題】歩留まりの低下を抑制しつつ、且つ製造コストの増加を抑え、加えて、電気特性が高く、オフ電流の低減を図ることができる薄膜トランジスタを具備する液晶表示装置を提案することを課題とする。
【解決手段】基板上に設けられたゲート電極と、基板及びゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜を介したゲート電極上に、微結晶半導体膜と、上部に窪みが存在するバッファ層とが順に積層して設けられた第１の島状半導体膜及び第２の島状半導体膜と、導電性半導体膜と、導電性半導体膜上に接して設けられた導電膜と、を有し、導電性半導体膜が、第１の島状半導体膜及び第２の島状半導体膜の間に、ゲート絶縁膜に接して設けられている薄膜トランジスタとする。 （もっと読む）

【課題】半導体装置の高集積化及び微細化に関する問題点を解決することを課題とする。また、上記の問題点を、低コストにて解決することを課題とする。
【解決手段】絶縁表面を有する基板上に第１の単結晶半導体層を形成し、第１の単結晶半導体層上に第２の絶縁層を形成し、第２の絶縁層上の第１の単結晶半導体層の一部と重なる領域に導電層を形成し、第２の絶縁層及び導電層を覆うように第３の絶縁層を形成し、第３の絶縁層の上面を平坦化し、第３の絶縁層上に第４の絶縁層を形成し、第２の損傷領域を有する第２の単結晶半導体基板の表面と、第４の絶縁層とを貼り合わせ、第２の単結晶半導体基板を、第２の損傷領域において分離して、絶縁表面を有する基板上に第２の単結晶半導体層を形成する。 （もっと読む）

【課題】高電位がドレインに印加された状態で二重絶縁ゲート電界効果トランジスタをオフ状態とするときのドレイン漏れ電流の増加を従来手法よりも軽減する素子構造を提供する。
【解決手段】二重絶縁ゲート電界効果トランジスタは、第一導電形の不純物がそれぞれ高濃度に導入されたソース領域およびドレイン領域と、それら領域の間に接して介在させたチャネル領域と、該チャネル領域の前記両領域と接しない対向面の第一の面に第一のゲート絶縁物を介して設けた第一のゲート電極と、前記チャネル領域の前記対向面の第二の面に第二のゲート絶縁物を介して設けた第二のゲート電極とを有し、前記ソース領域およびドレイン領域に、前記不純物の濃度特性が前記ゲート絶縁物と接する面から内方に離れるに従い漸次高くなる領域を形成する。 （もっと読む）

【課題】大型の半導体装置で、高速に動作する半導体装置を提供することを目的する。
【解決手段】単結晶の半導体層を有するトップゲート型のトランジスタと、アモルファスシリコン（またはマイクロクリスタルシリコン）の半導体層を有するボトムゲート型のトランジスタとを同一基板に形成する。そして、各々のトランジスタが有するゲート電極を同じレイヤーで形成し、ソース及びドレイン電極も同じレイヤーで形成する。このようにして、製造工程を削減する。つまり、ボトムゲート型のトランジスタの製造工程に、少しだけ工程を追加するだけで、２つのタイプのトランジスタを製造することが出来る。 （もっと読む）

【課題】接続孔内から無電解めっき層が剥がれて抜け落ちるのを防止できる半導体装置及びその作製方法を提供する。
【解決手段】本発明に係る半導体装置は、半導体層３２上に形成された第１の絶縁層３３，２０３と、前記第１の絶縁層に形成され、前記第１の絶縁層の上面から途中まで異方性エッチングにより形成された第１の接続孔２０３ｃと、前記第１の絶縁層に形成され、前記第１の接続孔に繋げられ、前記第１の接続孔下の前記第１の絶縁層が等方性エッチングにより形成され、前記半導体層上に位置する第２の接続孔２０３ｇと、前記第１の接続孔内の側面及び前記第１の絶縁層上に形成された第２の絶縁層２０３ｄと、前記第２の接続孔の底面の前記半導体層から成長され、前記第２の接続孔内及び前記第１の接続孔内に埋め込まれた無電解めっき層２０４ａと、を具備することを特徴とする。 （もっと読む）

【課題】基板又は絶縁層の無機材料と電極層及び導電層との密着性に優れ、高速応答で、安価に作製できる電子素子とその製造方法、及び表示装置の提供。
【解決手段】基板上に表面が絶縁層で覆われた第一の電極層が形成され、第一の電極層を含む領域に、電極パターンＢを形成すると共に、電極パターンＢは第一の電極層の厚さに起因する段差部分により、第一の電極層頂部に形成された領域（導電層）とその左右に形成された領域（第二の電極層、第三の電極層）に３分割されると共に、段差部分以外の領域においても第二の電極層、導電層、第三の電極層は互いに分離形成された独立領域を構成する電極層であり、段差部分により分離された第二の電極層と導電層、第三の電極層と導電層の分離部位に半導体層が設けられ、第一の電極層、第二の電極層、第三の電極層をゲート、ソース、ドレイン電極とし、無機材料と第二の電極層、及び第三の電極層との界面に接着層を設ける。 （もっと読む）

【課題】本発明の目的は、歩留りが高く、高ドレイン電流化が可能な電界効果トランジスタ及びその製造方法を提供することである。
【解決手段】本発明の電界効果トランジスタは、基板１と、基板１上に設けられた第１の電極２と、第１の電極２表面上に設けられた第１の絶縁層３と、第１の絶縁層３表面上に設けられた第２の絶縁層４と、第１の電極２の上方に位置し、第２の絶縁層４上に設けられた第２の電極５と、第２の電極５と分離されて、前記基板１上に、前記第１の絶縁層３又は第２の絶縁層４を介して、もしくは直接設けられた第３の電極６と、第２の電極５及び第３の電極６と接すると共に第１の電極２とは第１の絶縁層３及び第２の絶縁層４を介して絶縁されるように設けられた有機半導体層８とを備え、第３の電極６の上面は、第１の電極２の上面よりも低い位置に設けられると共に、第２の絶縁層４の膜厚が、第１の絶縁層３の膜厚よりも薄いことを特徴とする。 （もっと読む）

【課題】接合の際に高温の熱処理を行うことなく、密着性のよいＳＯＩ基板を作製する方法を提案する。また、ＳＯＩ基板を用いた半導体装置及びその作製方法を提案する。
【解決手段】イオン注入層が形成された５０μｍ以下の単結晶シリコン基板を作製し、表面に絶縁層を有する基板を作製し、単結晶シリコン基板又は絶縁層の少なくとも一方の表面をプラズマ雰囲気若しくはイオン雰囲気に晒して単結晶シリコン基板又は絶縁層の表面を活性化し、単結晶シリコン基板と基板とを、絶縁層を介して貼り合わせることにより作製されるＳＯＩ基板及び半導体装置。なお、絶縁層として、シラン系ガスを用いて化学気相成長法により成層された酸化珪素層を用いることができる。また、絶縁層として、シラン系ガスを用いて化学気相成長法により成層された酸化珪素層と窒素含有絶縁層との積層膜を用いてもよい。 （もっと読む）

【課題】消費電力の低い半導体装置および表示装置を提供することを目的する。
【解決手段】単結晶半導体基板から、単結晶半導体層を分離し、それを絶縁基板に固定し、絶縁基板上でＴＦＴを形成する。そして、そのＴＦＴを用いて、駆動回路を形成する。そのＴＦＴは、活性層が概ね単結晶状態にあるため、電流特性が良い。その結果、消費電力が低く、薄型で、小型な表示装置を形成することが出来る。また、コントローラとソースドライバ中のシフトレジスタを、同じ電源電圧で動作させる。これにより、消費電力を下げることが出来る。 （もっと読む）

【課題】Ｇｅ原子を含有するチャネル領域を具備するようなマルチゲート構造の電界効果トランジスタに関して、新規な電界効果トランジスタを提案すること。
【解決手段】Ｓｉ原子を含有する半導体基板と、前記半導体基板上に形成され、Ｓｉ原子とＧｅ原子とを含有する突起構造と、前記突起構造内に形成されており、Ｇｅ原子を含有するチャネル領域と、前記チャネル領域の下部に埋め込まれている絶縁膜と、前記突起構造内に形成されており、前記突起構造を通じて前記半導体基板とつながっているソース・ドレイン領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域上に前記ゲート絶縁膜を介して形成されたゲート電極とを具備する電界効果トランジスタ。 （もっと読む）

【課題】ノーマリオフ動作を実現することができるとともに、所望のゲート閾値電圧を実現することができる、窒化物半導体素子（ＨＥＭＴ）を提供すること。
【解決手段】このＨＥＭＴは、真性ＧａＮ層３およびｎ型ＡｌＧａＮ層４が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２は、ストライプ状の線状部１０と、島状の合流部１１とを備えている。複数本の線状部１０は、隣接する線状部１０との間に形成されたストライプ状のトレンチ６によって、互いに分離されている。線状部１０においてトレンチ６内に露出した積層境界７には、ゲート絶縁膜１２を介してゲート電極１３が対向している。また、ｎ型ＡｌＧａＮ層４には、ソース側合流部１１Ｓおよびドレイン側合流部１１Ｄにおいて、ソース電極１４およびドレイン電極１５がそれぞれ接触形成されている。 （もっと読む）

【課題】フィン領域の寸法管理が容易なダブルゲート型ＦｉｎＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板上に直線状に形成された突起状の半導体層からなるフィン領域ＡＡ１−１、ＡＡ１−２と、フィン領域の側面上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、フィン領域ＡＡ１−１、ＡＡ１−２と交差するように配置されたゲート電極ＧＣ１−１と、ゲート電極下のフィン領域の側面に形成されるチャネル領域を挟むように、フィン領域内に形成されたソース領域及びドレイン領域と、フィン領域ＡＡ１−１、ＡＡ１−２上に形成されたコンタクト材とを有する。コンタクト材が接続されたフィン領域上のコンタクト領域Ｃ１−２は、チャネル領域のチャネル長方向に延伸して配置されたフィン領域と、チャネル長方向と異なる方向に曲がって配置されたフィン領域とに跨っている。 （もっと読む）

【課題】改良されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。
【解決手段】１つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 （もっと読む）