【課題】半導体ナノワイヤを用いた新規な電界効果トランジスタ、およびその製造方法を提供する。
【解決手段】本発明の電界効果トランジスタは、ゲート電極膜１４と、ゲート電極膜１４を貫通するように配置された複数の半導体ナノワイヤ１１と、半導体ナノワイヤ１１のそれぞれの一端に接触してそれらを接続するように形成されたソース電極膜１２と、半導体ナノワイヤのそれぞれの他端に接触してそれらを接続するように形成されたドレイン電極膜１３とを含む。ソース電極膜１２およびドレイン電極膜１３は金属からなる。ゲート電極膜１４と半導体ナノワイヤ１１との間には、絶縁層１５が配置されている。半導体ナノワイヤ１１の一端および他端の半導体のタイプがともにＰ型またはＮ型のいずれかである。それら一端および他端に挟まれた中央部の半導体のタイプは、それら一端および他端の半導体のタイプとは異なる。 （もっと読む）

【課題】本発明の課題は、ゲート電極からの漏れ電流を抑制するとともに、電流駆動力が大きく、かつソース・ドレイン間の漏れ電流の少ない可動ゲート電極を有する電界効果トランジスタを提供することである。
【解決手段】絶縁性基板と、該絶縁性基板上に形成され表面にゲート絶縁膜を有し横方向チャネルを構成する三角断面形状の半導体層と、該半導体層の両側に隣接し該半導体層と平行に配置され表面に絶縁膜を有する固定電極と、該半導体層の端部に形成されたソース・ドレインと、該半導体層及び該固定電極の上方に間隙を置いて形成された可動ゲート電極とを備えた電界効果トランジスタである。 （もっと読む）

【課題】複数のフィンと、これらフィン側面の半導体層を有しつつ、隣接する他の素子への接触を防止しうる半導体装置を提供する。
【解決手段】本発明の実施の形態による半導体装置１は、半導体基板２と、半導体基板２上に所定の間隔を置いて互いに略平行に配置された複数のフィン３ａ、３ｂ、３ｃと、複数のフィン３ａ、３ｂ、３ｃの各々の両側面をゲート絶縁膜７を介して挟むように形成されたゲート電極４と、複数のフィン３ａ、３ｂ、３ｃの少なくとも一部の側面上に形成される半導体層としてのエピタキシャル層９と、を有し、エピタキシャル層９は、複数のフィン３ａ、３ｂ、３ｃのうちの両端に位置する２つのフィン３ａ、３ｃの外側側面上に位置する領域における厚さが、前記外側側面の反対側の側面上に位置する領域における厚さよりも小さい。 （もっと読む）

【課題】チャネル領域を縦方向に設けた電界効果トランジスタにおいて、チャネル領域の長さをさらに短くすることができ、ドレイン電流を増加させることができる電界効果トランジスタ及びその製造方法を得る。
【解決手段】絶縁性の基板１と、基板１上に設けられる凸部形状を有する第１の電極２と、第１の電極２の上面２ｃ及び側面２ａ，２ｂを覆う絶縁層３と、絶縁層３を介して少なくとも第１の電極２の上面上に設けられる第２の電極６と、第１の電極２の側面２ａ，２ｂ上の絶縁層３に沿う領域が、第２の電極６との間で形成するチャネル領域となるように、基板上に設けられる第３の電極４，５と、第２の電極６と第３の電極５，６の間を覆い、チャネル領域を形成するように設けられる半導体層７とを備える電界効果トランジスタであって、第３の電極４，５が、第１の電極２の側面２ａ，２ｂ上の絶縁層３上まで延長して形成されていることを特徴としている。 （もっと読む）

【課題】本発明は、ゲート電極を形成する以前に半導体基板の活性領域の形態を変化させて多数のチャネルを有するようにする。
【解決手段】本発明は、素子分離膜が形成された半導体基板、半導体基板の活性領域内に形成された多数のトレンチ及びそれぞれのトレンチ領域内の対向する側壁を連結し、表面がチャネル領域として用いられるチャネル活性領域を含む多重チャネルを有する半導体素子からなる。 （もっと読む）

【課題】 薄層構造に起因するソース・ドレイン領域の寄生抵抗を可及的に小さくすることができるＭＩＳ型電界効果トランジスタ及び半導体装置を提供する。
【解決手段】 基板１上に備えさせた埋め込み絶縁部２上に配置され、高さＨが幅Ｗよりも大きな半導体領域を活性領域として備え、活性領域の一部に、半導体と金属の化合物からなる層９を備えたＭＩＳ型電界効果トランジスタにおいて、化合物層９の下端に、活性領域を構成する半導体層１０内に埋設された埋設部を備え、その埋設部の下端面９ｍが半導体層１０の下端面よりも上方に位置する状態で埋設部を構成し、化合物層９が、活性領域の幅寸法よりも小さな幅を有する上端から下端までほぼ同一幅で延びる縦長状に構成され、活性領域の高さＨと該化合物層の上端面から下端面までの高さＨｓとの関係が、０．６６＜（Ｈｓ／Ｈ）＜１．０を満たすものである。 （もっと読む）

【課題】カーボンナノチューブ電界効果トランジスタのチャネル作製の歩留まりを向上させること。
【解決手段】基板のソース電極およびドレイン電極の形成予定部位に、ゾルゲル状態のアミノアルキルアルコキシシランの層を形成する。基板上にカーボンナノチューブの分散液を提供して、カーボンナノチューブを基板上に形成されたゾルゲル状態のアミノアルキルアルコキシシランの層に選択的に結合させる。窒素ガスを吹き付けてゾルゲル状態のアミノアルキルアルコキシシランの層を押し流し、ソース電極形成予定部位とドレイン電極形成予定部位との間にカーボンナノチューブを架橋させる。基板のソース電極形成予定部位にソース電極を形成し、基板のドレイン電極形成予定部位にドレイン電極を形成する。 （もっと読む）

【課題】チャネル領域に蓄積されたキャリアの引抜き効果を損なわず、小型化が図れる半導体素子を提供する。
【解決手段】素子分離層７に囲まれた絶縁層上の半導体層と、半導体層上のゲート絶縁膜上に形成され、ゲート幅方向に延在する峰部１２と複数の歯部１３からなる櫛形状のゲート電極１１と、ゲート電極１１に対向する半導体層に、第１導電型不純物を低濃度に拡散させて形成された櫛形状の低濃度拡散層と、ゲート電極の峰部１２の歯部１３側の半導体層に、第２導電型不純物を高濃度に拡散させて形成されたソース層１６と、ゲート電極１１の峰部１２の歯部１３と反対側に、第２導電型不純物を高濃度に拡散させて形成されたドレイン層１８と、ソース層１６と素子分離層７との間の半導体層に、第１導電型不純物を高濃度に拡散させて形成され、ゲート電極の歯部の下方に設けられた低濃度拡散層に接続する引抜き層１７とを形成する。 （もっと読む）

【課題】ソース・ドレイン部の寄生抵抗を安定的に低減できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体からなる支持基板と、前記支持基板の上に設けられ、開口を有する絶縁層と、前記絶縁層の上に立設されたチャネル部と、前記チャネル部を挟んでその両側において前記支持基板から前記開口に設けられた埋め込み領域と、前記埋め込み領域の上に設けられ前記チャネル部に接続されたソース・ドレイン部と、を有する半導体フィンと、前記チャネル部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル部の前記側面に対向して設けられたゲート電極と、を備えたことを特徴とする半導体装置を提供する。 （もっと読む）

【課題】本発明の課題は、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにおいて、トレンチに沿って深く形成するｎ型ソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られ、その結果、オン抵抗を低減できる横型ＭＯＳＦＥＴおよびその製造方法を提供することである。
【解決手段】本発明の横型ＭＯＳＦＥＴ１００は、開口部に向かって広がる断面形状がＴ字状のトレンチ１０６を備え、トレンチ１０６深さとほぼ同じ深さのｎ型ソース層１０４およびｎ型ドレイン層１０５が形成され、基板表面（水平面）および段差面１０６ｃ（水平面）に形成される高濃度層の厚さと、トレンチ１０６側面（垂直面）に形成される高濃度層の厚さとは、ほぼ同じ厚さ（ｔ）に形成されている。 （もっと読む）

【課題】ソース電極やドレイン電極のアニール処理を行っても、ゲート領域の半導体層界面が劣化しないＧａＮ系半導体素子の製造方法を提供する。
【解決手段】 サファイア基板１上にアンドープＧａＮ層２、ｎ型ＡｌＧａＮドレイン層３、ｎ型ＧａＮ層４、ｐ型ＧａＮチャネル層５、ｎ型ＧａＮソース層６が形成されている。ｎ型ＡｌＧａＮドレイン層３〜ｎ型ＧａＮソース層６に至る積層構造を、断面がほぼ矩形となるようにｎ型ＧａＮ層ソース層６からｎ型ＡｌＧａＮドレイン層３が露出する深さまでエッチングして、ドレイン電極８とソース電極７とを作製し、電極アニール処理を行う。その後、ゲートを形成するためのエッチングを行い、ゲート絶縁膜９、ゲート電極１０を形成する。 （もっと読む）

【課題】ｎ型半導体層上のｐウェル領域に形成された横型ＭＯＳＦＥＴにおいて、低オン抵抗（Ｒｏｎ・Ａ）を実現する。
【解決手段】ｎオフセット領域９とｎ⁺ソース領域４との間にｐウェル領域３を分離してｎウェル領域２の表面露出部を設け、ｎオフセット領域９からｎ⁺ソース領域４迄の表面上にゲート電極７を設ける。この場合、ｎオフセット９とｎウェル領域２の両方を電流経路とすることができる。 （もっと読む）

【課題】高耐圧、低リークのＧａＮ系半導体積層構造を有するＧａＮ系半導体素子を提供する。
【解決手段】基板１の上に第３ｎ型ＧａＮ系半導体層３、第１ｎ型ＧａＮ系半導体層４、ｉ型ＧａＮ系半導体層５、ｐ型ＧａＮ系半導体層６、第２ｎ型ＧａＮ系半導体層７が積層された積層構造で表される。ｐ型ＧａＮ系半導体層６の不純物濃度は、１×１０^２０ ｃｍ^−３以下であり、第１ｎ型ＧａＮ系半導体層４の不純物濃度は１×１０^１８ｃｍ^−３以下に構成される。 （もっと読む）

【課題】フィン型ＭＯＳＦＥＴの、ゲート電極を容易に形成する。
【解決手段】各素子領域層１７から露出した絶縁層１５上に、上側表面が各素子領域層の上側表面と同一面位置となるように、埋め込み絶縁膜２５を形成する。そして、ゲート電極形成予定領域内に位置する埋め込み絶縁膜の領域部分を除去することによって、除去された領域部分をゲート形成用開口部とする。このゲート形成用開口部の内側を埋め込むとともに、埋め込み絶縁膜、及び各素子領域層の上側全面を覆うゲート電極材料層を形成する。そして、ゲート電極形成予定領域の外側に存在するゲート電極材料層の領域部分を除去するとともに、残存したゲート電極材料層の領域部分からゲート電極４１を形成する。 （もっと読む）

【課題】予備メモリセルの使用を容易な構成とすることにより、効率的な歩留まり向上が可能なメモリを搭載した半導体装置を提供することを目的とする。
【解決手段】メモリセルと、予備メモリセルとを有するメモリセルアレイと、メモリセル及び予備メモリセルに接続されたデコーダと、デコーダと接続されたデータ保持回路と、データ保持回路に電力を供給するバッテリーとを設け、データ保持回路からの出力に応じて予備メモリセルを動作させる。 （もっと読む）

【課題】性能の低下を抑えつつ微細化に対応可能な半導体装置及びその製造方法を提供する。
【解決手段】共通の支持体上に設けられたトランジスタとキャパシタとを備え、トランジスタは、表層部に選択的に設けられたソース領域とドレイン領域とを有する第１の半導体フィンと、第１の半導体フィンにおけるソース領域とドレイン領域との間の部分の少なくとも側面に対向して設けられたゲート電極と、ゲート電極と第１の半導体フィンとの間に介在された絶縁膜とを有し、キャパシタは、隣り合うものどうしが互いに側面を対向させている複数の第２の半導体フィンと、第２の半導体フィン間に埋め込まれた誘電体膜とを有する。 （もっと読む）

【課題】 本発明は、歪みＳＯＩトランジスタのチャネルにシリコンゲルマニウム層が接することに起因する短チャネル特性の悪化を回避する。更には、歪みＳＯＩトランジスタのダブルゲート化や通常のシリコンないしはＳＯＩトランジスタとの同一ウェハ上への混載を実現する。
【解決手段】 本願発明は、例えば、歪み緩和シリコンゲルマニウム層上に歪みシリコン層を成長させ、しかるのちに部分的にシリコンゲルマニウム層を除去することによって、歪みシリコン層によってチャネル層を構成する。 （もっと読む）

【課題】異なる垂直寸法のフィンを有するトリプル・ゲート・フィンＦＥＴおよびダブル・ゲート・フィン・ＦＥＴを含む半導体構造体と、半導体構造体の製造方法とを提供する。
【解決手段】垂直寸法を小さくすることが望まれる選ばれた半導体フィン１３’の底部部分３３にゲルマニウムを含む注入化学種が注入される。注入化学種を有する選ばれた半導体フィン１３’の底部部分３３は、注入化学種が存在しない半導体材料、すなわちその半導体フィンの上部部分２３と、注入化学種が存在しない他の半導体フィン１３との半導体材料に対して選択的にエッチングされる。従って、結果として、同じ半導体基板上に、完全な垂直寸法フィンを有しオン電流が高いＦｉｎＦＥＴと、垂直寸法が小さくなりオン電流が低いフィンＦＥＴとが得られる。注入化学種の深さを調節することによって、選ばれたフィンＦＥＴの中の半導体フィンの垂直寸法を調節することができる。 （もっと読む）

【課題】半導体デバイスなどにおけるＳｉ／金属界面では接合リークを抑制すべく、Ｓｉ基板と、これに隣接して形成される金属層との界面平坦性を確保した半導体積層膜を提供する。
【解決手段】（１００）Ｓｉ基板と、この（１００）Ｓｉ基板上に形成された、（１１１）配向のＮｉＳｉ多結晶膜とからなる半導体積層膜を構成する。これによって、（１００）Ｓｉ基板と（１１１）配向のＮｉＳｉ多結晶膜との界面平坦性を確保することができる。 （もっと読む）

【課題】単結晶シリコンロッドの製造方法及び単結晶シリコンロッド構造体を提供する。
【解決手段】基板上に絶縁層を形成する工程と、絶縁層にホールを形成する工程と、ホール内にシリコンを選択成長させる工程と、ホール及び絶縁層上にシリコン層を形成する工程と、シリコン層にホールに対して非放射状方向にロッドパターンを形成する工程と、シリコン層を溶融させてホールに対応する位置に結晶核が生成されるように、ロッドパターンが形成されたシリコン層上にレーザビームを照射してシリコン層を結晶化する工程と、を含む単結晶シリコン製造方法である。これにより、欠点のない単結晶シリコンロッドを形成しうる。 （もっと読む）