【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能する第１導電型の半導体層１１、チャネル領域を囲み、半導体層１１に活性領域を定義する素子分離絶縁膜２１、活性領域の一方に設けられた第２導電型の第１主電極領域６２、活性領域の他方に設けられた第２導電型の第２主電極領域６３、活性領域の表面のゲート絶縁膜２２、多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられたゲート電極５４を備える。多結晶シリコン層は、第１主電極領域６２，第２主電極領域６３に接する部分は第２導電型の第１多結晶シリコン領域５４_-2、チャネル領域と素子分離絶縁膜２１との境界領域の上部は第１導電型の第２多結晶シリコン領域５４_-1である。 （もっと読む）

【課題】隣接するトランジスタ間において、各々のゲート電極の電圧変化の影響が相互に及ばないようにする。
【解決手段】基板１００内の素子分離領域２２０で囲まれた活性領域と、活性領域内に形成された埋め込みゲート電極４１０ａ、４１０ｂと、埋め込みゲート電極４１０ａ、４１０ｂの間に設けられ、かつ埋め込みゲート電極４１０ａ、４１０ｂの底部の深さまで形成された拡散層領域３２０を有する。 （もっと読む）

【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】ＭＯＳ集積回路のＰ型ウェーハ基板やバイポーラ集積回路のＮＰＮトランジスタのベース領域など、Ｎ型不純物を添加する以前の下地となるＰ型領域形成時の特に２７０〜１５０℃の範囲の冷却には問題があり、それらの問題を解決し低周波雑音を低減し、平坦性の良い微細化ＰＮ接合界面を提供する。
【解決手段】１つ目は下地となるＰ型領域内の歪エネルギーを最小の状態で固定化することで、２つ目は問題となる素子の近傍に線状欠陥領域を設け、素子の重要な接合部中に発生している格子間シリコンを欠陥のＩＧ能力で吸着せしめる。前者はＭＯＳ集積回路の場合は全ての熱処理工程の最初にＰ型基板を１５０℃１６時間以上、１６０℃８時間以上等の条件でアニールしておく。このようにすることでＰ型基板に直接形成するＮＭＯＳのチャンネル雑音を低減することが出来る。 （もっと読む）

【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。 （もっと読む）

【課題】トランジスタの面積を小さくしてもフリッカノイズを低減できる半導体装置を提供する。
【解決手段】本発明の一態様の半導体装置は、シリコン基板１に形成された第１及び第２のＰ型低濃度不純物層３ａ，３ｂと、シリコン基板１に埋め込まれて形成され、第１及び第２のＰ型低濃度不純物層の相互間に位置する埋め込みチャネル層５と、埋め込みチャネル層の上方に位置するシリコン基板の表面上にゲート絶縁膜６を介して形成され、Ｎ型不純物が導入されたポリシリコン膜からなるゲート電極と、第１のＰ型低濃度不純物層３ａ内における深さが浅い領域に形成されたソース領域及びドレイン領域の一方のＰ型層１３ａと、第２のＰ型低濃度不純物層３ｂ内における深さが浅い領域に形成されたソース領域及びドレイン領域の他方のＰ型層１３ｂと、を具備することを特徴とする。 （もっと読む）

【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。
【解決手段】シリコン酸化膜６で覆われたゲート電極４にポリシリコン膜８ａとタングステンシリサイド膜８ｂの積層膜からなり、弗素を含んだ弗素含有膜８を形成する。この場合、先ず、シリコン酸化膜６で覆われたゲート電極４上にポリシリコン膜８ａを形成し、ポリシリコン膜８ａ上にＷＦ_６とＳｉＨ_４を原料ガスとしてＬＰＣＶＤ法によりタングステンシリサイド膜８ｂを形成する。この場合、ＷＦ_６中の弗素はＳｉＨ_４中の水素と反応し、大半は弗化水素（ＨＦ）ガスとして排気され、タングステンシリサイド膜８ｂを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜８ｂの中に取り込まれる。その後、タングステンシリサイド膜８ｂの弗素をゲート酸化膜３中に熱拡散させるための熱処理が施される。 （もっと読む）

【課題】チャネル領域の特性向上及び、１／ｆノイズの改善を図ったＭＯＳトランジスタを提供する。また、そのＭＯＳトランジスタを用いた固体撮像装置を提供する。
【解決手段】ゲート電極３１と、ゲート電極３１に対して、チャネル領域３４が素子分離領域３２により複数に分割されたソース・ドレイン領域３３から構成されるＭＯＳトランジスタとする。 （もっと読む）

【課題】体格を大きくせずに、スイッチング損失の増大を抑制しつつ、ラジオノイズの発生を抑制することのできる半導体装置を提供する。
【解決手段】半導体基板の表面上に対をなして設けられた第１電極及び第２電極と、第１制御電極とを有し、第１制御電極と第１電極との間に入力される制御信号によって、第１電極と第２電極との間を流れる電流が制御されるトランジスタ素子を備えた半導体装置であって、第１制御電極には、制御信号が入力される部位と、半導体基板におけるチャネル形成領域と対向する領域であって第１電極側の端部との間に第１電位障壁が設けられている。制御信号に応じて、第１制御電極と第１電極との間の容量部の少なくとも一部が、第１電位障壁を介して充放電される。 （もっと読む）

【課題】動作時の出力低下が少なく、熱雑音の影響が少なく、高周波動作が安定で、かつ信頼性に優れた高周波電力増幅器および携帯型無線端末を提供することを可能にする。
【解決手段】半導体基板上に並列に配置され、それぞれがソース電極、ゲート電極、およびドレイン電極を有する複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタのうち隣接するＭＯＳトランジスタ間に設けられた短絡した導体からなる閉ループと、を備え、前記複数のＭＯＳトランジスタのソース電極、ゲート電極、およびドレイン電極はそれぞれ並列に接続されている。 （もっと読む）

【課題】同一基板上に複数の半導体素子を有する半導体装置を少ない工程で簡単に製造する。
【解決手段】アナログ回路素子領域２５におけるシリコン酸化膜２６の表面への窒素導入と、デジタル回路素子領域２４におけるシリコン窒化膜２７の形成とを、プラズマ窒化法によって同一の工程で行う。そのため、デジタル回路素子領域２４のゲート電極パターンとアナログ回路素子領域２５のゲート電極パターンとを、同一のフォトリソグラフィ工程によって形成することが可能になる。したがって、互いに異なる組成を有する２つのゲート絶縁膜上の夫々にゲート電極パターンを形成して成る２つのＭＯＳ半導体素子を、少ない工程で簡単に形成することができる。また、工程が少ない分だけ加工精度を高めることができる。 （もっと読む）

【課題】ＭＯＳ固体撮像装置における画素のノイズを低減する。白点の発生、１／ｆノイズの低減を図る。さらに読出し特性の改善を図る。
【解決手段】ＭＯＳ固体撮像装置における所要の画素トランジスタにおいて、ゲート電極に所要導電型のサイドウォールを形成する。読み出しトランジスタでは、例えばゲート電極６３の光電変換素子４３側を第１導電型領域６３Ｐとし、フローティングディフージョン部４６側を第２導電型領域６３Ｎとして構成とする。好ましくは、ゲート電極６３の光電変換素子４３側に絶縁膜５６を介して第１導電型の半導体材料部６４Ｐを形成する。例えば増幅トランジスタでは、ゲート電極下に埋め込みチャネルを形成し、第１導電型または第２導電型の半導体材料部を形成する。リセットトランジスタでは、ゲート電極のフローティングディフージョン部と電気的に接続される領域側に、所要導電型の半導体材料部を形成する。 （もっと読む）

【課題】 シリコン・オン・インシュレータ（ＳＯＩ）デバイスを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおける浮遊体効果を減少させる方法及び構造体を提供すること。
【解決手段】 電界効果トランジスタ（ＦＥＴ）デバイスは、バルク基板と、バルク基板の上に形成されたゲート絶縁層と、バルク基板に関連する活性デバイス領域内に形成されたソース及びドレイン領域であって、各々が活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース及びドレイン領域と、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成された導電性プラグとを含み、ここで導電性プラグはボディ領域とソース領域の間の放電経路を促進する。 （もっと読む）

【課題】半導体基板の表層部にＬＤＭＯＳが形成されてなる半導体装置であって、微細化が進んでもＬＤＭＯＳの１／ｆノイズを十分に低減できる半導体装置を提供する。
【解決手段】第１半導体層３の表層部に形成された第２導電型のソース領域４と、第１半導体層３の表層部にイオン注入により形成され、基板１０面内でソース領域４から離間するように配置された第２導電型の第１ドレイン領域５と、第１ドレイン領域５の表層部に形成された、第２導電型で第１ドレイン領域５より高濃度の第２ドレイン領域６とを備え、基板１０面内のソース領域４と第２ドレイン領域６を結ぶ最短直線方向において、ゲート電極Ｇのドレイン側の端面からイオン注入時の第１ドレイン領域５の端面までの距離Ｗｎが、２μｍ以上に設定されてなる半導体装置１００とする。 （もっと読む）

【課題】ディープウェルを形成する際に半導体基板の浅い領域にイオンが注入された場合でも、そのイオンによるＭＯＳＦＥＴへの影響を排除でき、チップ面積の増大を防止することができる。
【解決手段】半導体装置の製造方法において、半導体基板上に露光波長に応じた膜厚のフォトレジストが形成され（Ｓ１）、露光波長の光での露光により、第１ウェルの形成領域を開口したフォトレジストパターンが形成され（Ｓ２）、形成したフォトレジストパターンをマスクにして、イオン注入により第１ウェルが形成され（Ｓ３）、フォトレジストパターンの除去後、半導体基板上にエピタキシャル成長層が形成される（Ｓ４）ので、ディープウェルの深さが実質的にイオン注入時よりもエピタキシャル成長層分押し下げられる。 （もっと読む）

【課題】オンからオフへの切換時における電圧の跳ね上がりを抑制することができる半導体装置および半導体基板の製造方法を提供する。
【解決手段】シリコン層２において縦方向に延びるＮ型不純物領域４と縦方向に延びるＰ型不純物領域５とが横方向に隣接して交互に配置され、オン時に領域４と領域５からなるコラム対における領域４がドリフト層となって電流が流れるとともにオフ時に領域４と領域５との界面から空乏層が広がる。半導体装置のアクティブ領域における、各領域４の幅Ｗ４を等しくするとともに各領域５の幅Ｗ５を等しくし、さらに、領域４の不純物濃度および領域５の不純物濃度を横方向において場所により異ならせることによってＰＮコラム対の横方向での不純物面密度を場所により不均一化している。 （もっと読む）

【課題】膜質が向上したゲート絶縁層を有するＭＩＳトランジスタを含む、半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、半導体層１０と、半導体層の上方に設けられたゲート絶縁層２０と、ゲート絶縁層の上方に設けられたゲート電極２２と、半導体層に設けられたソース領域およびドレイン領域２６と、を含み、ゲート絶縁層は、シリコンと、窒素と、重水素とを含有する第１の層２０ａを含む。 （もっと読む）

【課題】半導体ナノワイヤ等の線状構造体を配置するときに、その位置やや数量をコントロールする。
【解決手段】基板上にゲート電極と絶縁層が形成された基体を用意し、その上にソース電極１１とドレイン電極１２を形成する。ソース電極の端部付近に凹凸形成部分２４−１とドレイン電極の端部付近に凹凸形成部分２４−２を形成し、次にＳｉナノワイヤ２５を分散させた分散液２３を、チャネルの中心部分に滴下させる。そして、凹凸形成部分の凹部に分散液中のＳｉナノワイヤ２５を挿入させる。そして、凹部に整列配向したＳｉナノワイヤ２５を、両電極に接合させる。 （もっと読む）