ＭＯＳトランジスタ、固体撮像装置、電子機器、及びそれらの製造方法
【課題】チャネル領域の特性向上及び、１／ｆノイズの改善を図ったＭＯＳトランジスタを提供する。また、そのＭＯＳトランジスタを用いた固体撮像装置を提供する。
【解決手段】ゲート電極３１と、ゲート電極３１に対して、チャネル領域３４が素子分離領域３２により複数に分割されたソース・ドレイン領域３３から構成されるＭＯＳトランジスタとする。
【解決手段】ゲート電極３１と、ゲート電極３１に対して、チャネル領域３４が素子分離領域３２により複数に分割されたソース・ドレイン領域３３から構成されるＭＯＳトランジスタとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に、ソースフォロア回路に用いて好適なＭＯＳトランジスタ、そして、そのＭＯＳトランジスタを用いた固体撮像装置に関する。また、その固体撮像装置を用いた電子機器、及びそれらの製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタの特性向上手段として、歪技術を用いることが知られている。
【０００３】
下記特許文献１には、ＭＯＳトランジスタのチャネル中を通る電子やホールの移動度を向上させる手法として、ゲート電極を被覆するように、ストレスライナー膜を形成する方法が記載されている。ストレスライナー膜を設けることにより、チャネル領域に応力（ストレス）がかかり、電子やホールの移動度が向上されている。ストレスライナー膜を設けることにより移動度を向上させるためには、ゲート電極のゲート幅を小さく形成しなければならない要請がある。
【０００４】
また、下記特許文献２には、ＭＯＳトランジスタの素子分離領域に、ＳＴＩ（Shallow Trench Isolation）構造を採用した場合に発生する歪みを利用して、ＭＯＳ型トランジスタに生じる特性変動を使い分ける技術が記載されている。ＳＴＩ構造による歪みは、溝内部に埋め込まれる酸化シリコン膜（ＳｉＯ２）と、基板との熱膨張係数の差に起因して発生するとされており、歪みが発生することにより、チャネル領域での電子とホールの移動度が変化する。特許文献２では、複数のＭＯＳトランジスタを、ゲート長方向の素子分離領域の間の距離を変化させてレイアウトすることにより、所望の特性を有する半導体集積回路が記載されている。
【０００５】
ところで、特許文献２に記載されているような、ＳＴＩ構造を用いたＭＯＳトランジスタにおいても、有効に歪効果が得られるゲート幅は、１μｍ以下といわれている。
【０００６】
一方で、ＭＯＳトランジスタにおける１／ｆノイズは、一般的に、以下の式で表される。
Ｖｎ２＝Ｋ／（Ｃｏｘ・Ｗ・Ｌ・ｆ）
Ｖｎ：ノイズ電圧密度［Ｖ／√Ｈｚ］
Ｋ：定数
Ｃｏｘ：ゲート絶縁膜容量［Ｆ／μｍ２］
Ｗ：ゲート幅［μｍ］
Ｌ：ゲート長［μｍ］
ｆ：周波数［Ｈｚ］
【０００７】
そうすると、１／ｆノイズは、ゲート面積（Ｗ・Ｌ）に反比例するため、ゲート幅Ｗの縮小により特性向上を進めると、１／ｆノイズが悪化することになる。図１２Ａ，Ｂに、ソース領域５１Ｓ、及びドレイン領域５１Ｄ間の、チャネル領域上に、ゲート絶縁膜を介してゲート電極５０を形成し、ゲート幅をそれぞれ、Ｗ１（図１２Ａ）、Ｗ２（図１２Ｂ）としたときのＭＯＳトランジスタの概略構成を示す。図１２Ａ，Ｂにおいて、Ｗ１＞Ｗ２とし、Ｗ２のゲート幅は、１μｍ以下であるとする。そうすると、図１２Ａのゲート幅Ｗ１の場合には、１／ｆノイズ悪化を抑えることができるが、チャネル領域での移動度の向上は図られない。一方、図１２Ｂのゲート幅Ｗ２の場合には、チャネル領域での移動度の向上は図られるものの、１／ｆノイズが悪化してしまう。
【０００８】
ＭＯＳトランジスタをスイッチとして使用する場合には、１／ｆノイズは問題にならないため、ゲート幅の縮小は大きな問題とならない。しかしながら、ＣＣＤイメージセンサの出力部のように、アナログ増幅器として使う場合には、１／ｆノイズの悪化は、大きな問題となる。
【０００９】
従来、図１２Ａ，Ｂを用いて説明したように、ＭＯＳトランジスタにおいて、チャネル領域での電子、又はホールの移動度の特性向上と、１／ｆノイズの改善とは、相反の関係にあり、移動度と１／ｆノイズをどちらも向上させるのは困難であった。
【００１０】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００６−１９０７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の点に鑑み、本発明は、チャネル領域の特性向上及び、１／ｆノイズの改善を図ったＭＯＳトランジスタを提供するものである。また、そのＭＯＳトランジスタを用いた固体撮像装置、電子機器、及びそれらの製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
上記課題を解決し、本発明の目的を達成するため、本発明のＭＯＳトランジスタは、ゲート電極と、そのゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される。
【００１３】
また、本発明のＭＯＳトランジスタの製造方法は、基板に、素子活性領域を形成する工程、素子活性領域に素子分離領域を形成し、素子活性領域を複数に分割して、複数のチャネル領域を形成する工程、複数に分割されたチャネル領域上に、ゲート電極を形成する工程を有する。
【００１４】
本発明のＭＯＳトランジスタ、及びその製造方法では、チャネル領域が複数に分割されるので、１つ１つのチャネル領域に対応するゲート幅が小さくでき、かつ、合計のゲート幅を広く維持することができる。
【００１５】
また、本発明の固体撮像装置は、複数の光電変換素子と、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路を有する。そして、その複数段のソースフォロア回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極下の、チ素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される出力回路とから構成される。
【００１６】
また、本発明の固体撮像装置の製造方法は、基板に、複数の光電変換素子を形成する工程、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程を有する。また、フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極に対して、チャネル領域が素子分離領域により複数に分割されたソース・ドレイン領域とを有するように、出力回路を形成する工程とを有する。
【００１７】
本発明の固体撮像装置、及びその製造方法では、出力回路において、複数段のソースフォロア回路の少なくとも初段のソースフォロア回路に用いられるＭＯＳトランジスタのチャネル領域が、複数に分割されている。このため、初段のソースフォロア回路において、分割されたチャネル領域に対応するゲート幅が小さくされるので、歪効果等が効果的に働き、チャネル領域の電子、又はホールの移動度を向上させることができる。また、分割されたチャネル領域のゲート幅の合計は、従来通り維持されるので、１／ｆノイズが悪化されない。
【００１８】
また、本発明の電子機器は、その構成要素である固体撮像装置が、複数の光電変換素子と、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、前記フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される。そしてその固体撮像装置の出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される。本発明の電子機器では、光学レンズを介して固体撮像装置に光が入射され、固体撮像装置の光電変換素子により変換された信号電荷が、出力回路により読み出され、信号処理回路で処理される。
【００１９】
また、本発明の電子機器の製造方法は、光学レンズを準備する工程、基板に、複数の光電変換素子を形成する工程、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程を有する。そして、フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、ゲート電極下の、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域とを有するように、出力回路を形成する工程とを有する。また、固体撮像装置からの信号を処理する信号処理回路を準備する工程を有する。
【００２０】
本発明の電子機器、及びその製造方法では、電子機器を構成する固体撮像装置の出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタのチャネル領域が、素子分離領域により分割されている。これにより、１つ１つのチャネル領域に対応するゲート幅が小さくなり、移動度が向上する。また、全体のゲート幅の合計を維持することができるので、１／ｆノイズが悪化されない。
【発明の効果】
【００２１】
本発明によれば、１／ｆノイズが悪化することなく、チャネル領域の特性が向上されたＭＯＳトランジスタを構成することができる。また、そのＭＯＳトランジスタを用い、特性向上された固体撮像装置、及び電子機器を構成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図１〜図１１を参照して本発明の実施の形態を説明する。
【００２３】
図１Ａに、本発明の第１の実施形態におけるＭＯＳトランジスタの概略構成を示す。また、図１Ｂは、図１ＡのＡ−Ａ線上に沿う断面構成である。本実施形態例のＭＯＳトランジスタ３０は、ゲート電極３１と、そのゲート電極３１に対するチャネル領域３４が、素子分離領域３２により複数に分割されるように形成された、ソース領域３３Ｓ、ドレイン領域３３Ｄからなるソース・ドレイン領域３３から構成される。
【００２４】
素子分離領域３２は、ＳＴＩ（Shallow Trench Isolation）構造とされ、図１Ｂに示すように、シリコン基板３６表面にドライエッチングで形成されたトレンチ部３７に、例えば酸化シリコン（ＳｉＯ２）３８を埋め込むことにより構成されている。この素子分離領域３２は、ソース・ドレイン領域３３となる素子活性領域を囲む領域と、ゲート幅Ｗが例えば１μｍ以下となるように、ゲート電極３１下のチャネル領域３４を分割する領域とに形成されている。本実施形態例では、１つのゲート電極３１下のチャネル領域３４が、素子分離領域３２により、３つに分割され、それぞれのゲート幅Ｗは、１μｍ以下、本実施形態例では約１μｍとされている。
図１Ａに示す本実施形態例のＭＯＳトランジスタ３０では、チャネル領域３４を分割する素子分離領域３２は、ゲート電極３１の下部よりも、ソース領域３３Ｓ、ドレイン領域３３Ｄ側に延長されて形成されているが、ゲート電極３１の下部の領域にのみ、形成する例としてもよい。
【００２５】
ソース・ドレイン領域３３を構成する素子活性領域は、例えば、第１導電型の半導体基体からなるシリコン基板３６に、第２導電型の半導体領域を埋め込むことにより形成され、例えばイオン注入により形成される。第１導電型半導体をｎ型半導体とし、第２導電型半導体をｐ型半導体としてもよく、その逆の構成でもよい。ソース・ドレイン領域３３をｎ型半導体で形成した場合には、ｎチャネルＭＯＳトランジスタとなり、ｐ型半導体で形成した場合には、ｐチャネルＭＯＳトランジスタとなる。
【００２６】
また、ソース領域３３Ｓ、ドレイン領域３３Ｄのそれぞれの端部は、チャネル領域３４を分割する素子分離領域３２には分割されず、繋げられた構成とされている。
【００２７】
ゲート電極３１は、分割されたチャネル領域３４となるシリコン基板３６上に、ゲート絶縁膜３５を介して形成される。本実施形態例において、ゲート長Ｌは、例えば０．５μｍに構成される。
【００２８】
以上の構成を有するＭＯＳトランジスタ３０では、チャネル領域３４が、トレンチ部３７に酸化シリコン３８が埋め込まれた素子分離領域３２で分割されることにより、ゲート幅Ｗが１μｍ以下、本実施形態例では１μｍに小さく形成されている。このため、ゲート面積が縮小され、素子分離領域３２からの歪効果を得ることができる。トレンチ部３７を用いた素子分離領域３２による歪効果は、トレンチ部３７に埋め込まれた酸化シリコン３８と、シリコン基板３６との熱膨張係数の違いにより起こる。すなわち、トレンチ部３７に埋め込まれた酸化シリコン３８と、シリコン基板３６との熱膨張係数が異なるため、トレンチ部３７の角部に応力がかかり、チャネル領域３４に歪みが生じる。これにより、チャネル領域３４において、電子、又はホールの移動度が変化する。
【００２９】
ところで、本実施形態例の素子分離領域３２において、トレンチ部３７に埋め込まれた酸化シリコン３８は、シリコン基板３６に対して、引張り応力を発生する。これに対して、図２に示すように、トレンチ部３７に、絶縁膜３９を介して、ポリシリコン４０(Ｐｏｌｙ−Ｓｉ)を埋め込む構成としてもよい。トレンチ部３７にポリシリコン４０を埋め込むことにより、シリコン基板３６に対して圧縮応力を発生させることができる。
【００３０】
すなわち、ＳＴＩ構造を用いて素子分離領域３２を構成する場合では、トレンチ部３７に埋め込む材料を選んで、素子分離領域３２を形成することで、チャネル領域３４における、電子、又はホールの移動度を変化させることができる。
【００３１】
本実施形態例においては、分割されたチャネル領域３４に対応するゲート幅Ｗを、１μｍとしたが、１μｍ以下であればよく、ＭＯＳトランジスタの閾値電圧Ｖｔｈがばらつかない程度の範囲であればよい。１μｍより大きい場合は、チャネル領域３４に、有効な歪効果が発生しない。
【００３２】
以下に、電子、又はホールの移動度μｘｘ／μ０と、チャネル領域３４分に印加される圧力Ｓｘｘ，Ｓｙｙ，Ｓｚｚの関係を表す式を示す。ゲート長Ｌ方向を、ｘ軸方向、ゲート幅Ｗ方向をｚ軸方向、ｘ軸方向とｚ軸方向に垂直な方向をｙ軸方向とする。ｘ軸方向においては、ソース領域３３Ｓからドレイン領域３３Ｄに向う方向を正とし、ｙ軸方向においては、シリコン基板３６表面から、シリコン基板３６奥に向う方向を正とする。z軸方向においては、トランジスタの外方に向かう方向を正とする。
シリコン基板３６が、（１１０）面基板であり、＜１１０＞方向にチャネル領域３４が形成される場合、電子の移動度（μｘｘ／μ０）Ｅは、
（μｘｘ／μ０）Ｅ＝１＋０．３１６Ｓｘｘ−０．５３４Ｓｙｙ＋０．１７６Ｓｚｚ
で示される。一方ホールの移動度（μｘｘ／μ０）Ｈは、
（μｘｘ／μ０）Ｈ＝１−０．７１８Ｓｘｘ＋０．０１１Ｓｙｙ＋０．６６３Ｓｚｚ
と示される。
また、シリコン基板３６が、（１００）面基板であり、＜１００＞方向にチャネル領域３４が形成される場合、電子の移動度（μｘｘ／μ０）Ｅは、
（μｘｘ／μ０）Ｅ＝１＋１．０２Ｓｘｘ−０．５３４Ｓｙｙ−０．５３４Ｓｚｚ
で示される。一方ホールの移動度（μｘｘ／μ０）Ｈは、
（μｘｘ／μ０）Ｈ＝１−０．０６Ｓｘｘ＋０．０１１Ｓｙｙ＋０．０１１Ｓｚｚ
と示される。上記の式における係数は、基板をシリコン基板３６とした場合の係数である。
【００３３】
本実施形態例のＭＯＳトランジスタ３０では、トレンチ部３７に埋め込む材料を、好適に選択して素子分離領域３２を形成することで、チャネル領域３４に印加される圧力Ｓｘｘ，Ｓｙｙ，Ｓｚｚを上述の式にしたがって調整し、電子、又はホールの移動度を向上させることができる。すなわち、埋め込み材を変更することで、発生する応力を、圧縮、引張りと変えることができるため、チャネル方向に応じて適切な応力を発生することができる。
【００３４】
本実施形態例では、素子分離領域３２により、ゲート幅Ｗが１μｍ程度となるように、チャネル領域３４を分割し、かつ、素子分離領域３２を、トレンチ部３７にシリコン基板３６の熱膨張係数の異なる材料を埋め込むことにより形成する。これにより、チャネル領域３４に圧縮応力や引張り応力をかけることができる。このため、チャネル領域３４における電子及びホールの移動度を調整することができる。
さらに、シリコン基板３６の面指数や、チャネル方向、及びトレンチ部３７に埋め込まれる材料を選択することにより、より好適な移動度に調整できる。
【００３５】
さらに、本実施形態例のＭＯＳトランジスタ３０では、分割されたゲート幅Ｗは約１μｍであるが、有効な全ゲート幅Ｗは低減されない。すなわち、本実施形態例において、１つ１つのゲート幅Ｗは、１μｍであるが、３つのゲート幅Ｗの合計は、３μｍとなり、従来のゲート幅を維持することができる。これにより、１／ｆノイズを悪化させることがない。すなわち、実効的なゲート面積を変えずに、また、寄生容量もほとんど変えることなく、ＭＯＳトランジスタの特性改善が可能となる。
【００３６】
上述した本実施形態例は、素子分離領域３２をＳＴＩにより形成されたトレンチ部３７に絶縁埋め込み材料を埋め込んで構成する例を示したが、次に、素子分離領域３２をＬＯＣＯＳ（選択酸化）により形成された酸化膜により構成する例を示す。
【００３７】
図３Ａに、本発明の第２の実施形態におけるＭＯＳトランジスタの概略構成を示し、図３Ｂには、図３ＡのＢ−Ｂ線上における断面構成を示す。図３において、図１と対応する部分には同一符号を付し、重複説明を省略する。
【００３８】
本実施形態例のＭＯＳトランジスタ４１の素子分離領域３２は、ＬＯＣＯＳにより形成されるシリコン酸化膜４２（ＳｉＯ２膜）により構成される。この素子分離領域３２は、第１の実施形態における素子分離領域３２と同様の位置に形成されるものである。すなわち、このＬＯＣＯＳ形成された素子分離領域３２は、ソース・ドレイン領域３３となる素子活性領域を囲む領域と、ゲート幅Ｗが１μｍ以下となるように、ゲート電極３１に対向するチャネル領域３４を分割する領域とに形成される。
本実施形態例では、１つのゲート電極３１の下部に対応するチャネル領域３４が、素子分離領域３２により、３つに分割され、それぞれのゲート幅Ｗは、約１μｍとされている。
【００３９】
本実施形態例においても、ゲート電極３１は、ＬＯＣＯＳ形成による素子分離領域３２が形成されたシリコン基板３６上に、ゲート絶縁膜３５を介して形成される。
【００４０】
そして、本実施形態例のＭＯＳトランジスタ４１では、ゲート電極３１を被覆して、ストレスライナー膜４３が形成される。このストレスライナー膜４３は、チャネル領域３４に圧縮応力、又は引張り応力を付与するものである。このストレスライナー膜４３により、チャネル領域３４の電子、又はホールの移動度が向上される。例えば、ｎＭＯＳトランジスタの場合には、引張り応力を有するストレスライナー膜４３を形成することにより、電子の移動度が向上される。また、ｐＭＯＳトランジスタの場合には、圧縮応力を有するストレスライナー膜４３を形成することにより、ホールの移動度が向上される。
【００４１】
ストレスライナー膜４３は、窒化シリコン膜を、プラズマＣＶＤ法により、ゲート電極３１を被覆するように、シリコン基板３６全面に成膜することにより形成されるものである。
ｐＭＯＳトランジスタの場合のプラズマＣＶＤ法の条件は、例えば、温度４５０℃、圧力＝２６６Ｐａ（２Ｔｏｒｒ）、ＳｉＨ４＝１００ｓｃｃｍ、ＮＨ３＝１００ｓｃｃｍ、ＨＦ ＲＦパワー＝５０Ｗ、ＬＦ ＲＦパワー＝１００Ｗ、Ｓｐａｃｉｎｇ＝３００ｍｉｌｓである。これにより、圧縮応力をもつストレスライナー膜４３が形成される。
ｎＭＯＳトランジスタの場合のプラズマＣＶＤ法の条件は、例えば、温度４５０℃、圧力＝１３３３Ｐａ（１０Ｔｏｒｒ）、ＳｉＨ４＝３０ｓｃｃｍ、Ｎ２＝１００ｓｃｃｍ、ＮＨ３＝９０ｓｃｃｍ、ＨＦ ＲＦパワー＝２０Ｗ、ＬＦ ＲＦパワー＝１０Ｗ、Ｓｐａｃｉｎｇ＝３００ｍｉｌｓである。これにより、引張り応力をもつストレスライナー膜４３が形成される。
【００４２】
本実施形態例では、ゲート幅Ｗが１μｍ以下となるように、チャネル領域３４が素子分離領域３２により複数に分割されているので、ストレスライナー膜４３の効果をチャネル領域３４に有効に付与することができる。
また、有効な全ゲート幅は、３つのそれぞれのゲート幅Ｗの合計であるから、本実施形態例は、従来と同じ３μｍ程度に維持され、ゲート幅縮小による１／ｆノイズの悪化を防ぐことができる。
【００４３】
次に、図４Ａに、本発明の第３の実施形態におけるＭＯＳトランジスタの概略構成を示す。また、図４Ｂには、図４ＡにおけるＣ−Ｃ線上に沿う断面構成を示す。本実施形態例のＭＯＳトランジスタ４６の素子分離領域３２は、ソース・ドレイン領域３３を形成する半導体層とは逆の性質を有する半導体層により構成された例である。図４において、図１に対応する部分には、同一符号を付し重複説明を省略する。
【００４４】
本実施形態例では、シリコン基板３６上に、３つのソース・ドレイン領域３３が形成されている。そして、その３つのソース・ドレイン領域３３は、ソース・ドレイン領域３３を構成する導電型の半導体層とは逆の性質を有する半導体層で構成された素子分離領域３２、すなわち、チャネルストップ領域４５により分離されている。例えば、ソース・ドレイン領域３３が、ｎ型半導体で形成されている場合は、チャネルストップ領域４５である素子分離領域３２は、ｐ型半導体で形成される。反対に、ソース・ドレイン領域３３が、ｐ型半導体で形成されている場合は、チャネルストップ領域４５である素子分離領域３２は、ｎ型半導体で形成される。
【００４５】
そして、この１つ１つのソース・ドレイン領域３３は、チャネル領域３４に対応するゲート幅Ｗが、１μｍ以下となるように、素子分離領域３２により分割されている。
【００４６】
３対のそれぞれのソース・ドレイン領域３３間のチャネル領域３４には、ゲート絶縁膜３５を介して、１つのゲート電極３１が構成される。すなわち、このゲート電極３１は、３つのチャネル領域３４全てに架かるように構成されている。本実施形態例においては、ゲート電極３１のゲート長Ｌは、０．５μｍとされている。また、チャンネル領域３４が、素子分離領域３２により分割され、それぞれの対のソース・ドレイン領域３３間のチャネル領域３４に対応するゲート幅Ｗは、約１μｍとされている。
【００４７】
そして、本実施形態例においては、それぞれのソース領域３３Ｓに、ソース配線４４Ｓが接続されており、それぞれのドレイン領域３３Ｄに、ドレイン配線４４Ｄが接続されている。本実施形態例では、３対のソース・ドレイン領域３３を完全に分離する例としたが、第１の実施形態及び第２の実施形態と同様に、３つのソース領域３３Ｓ、ドレイン領域３３Ｄが、それぞれ接続されるように構成する例としてもよい。
【００４８】
また、本実施形態例のＭＯＳトランジスタ４６においても、第２の実施形態と同様に、ゲート電極３１を被覆して、ストレスライナー膜４３が形成される。このストレスライナー膜４３は、チャネル領域３４に圧縮応力、又は引張り応力を付与するものである。このストレスライナー膜４３により、チャネル領域３４の電子、又はホールの移動度が向上される。例えば、ｎチャネルＭＯＳトランジスタの場合には、引張り応力を有するストレスライナー膜を形成することにより、電子の移動度が向上される。また、ｐチャネルＭＯＳトランジスタの場合には、圧縮応力を有するストレスライナー膜４３を形成することにより、ホールの移動度が向上される。
【００４９】
ストレスライナー膜４３の成膜過程は、第２の実施形態と同様であるから、重複説明を省略する。
【００５０】
本実施形態例においても、第２の実施形態と同様、ゲート幅Ｗが１μｍ以下となるように、チャネル領域３４が素子分離領域３２により複数に分割されているので、ストレスライナー膜４３の効果をチャネル領域３４に有効にかけることができる。
また、有効な全ゲート幅は、３つのゲート幅Ｗの合計であるから、従来のゲート幅である３μｍ程度を維持することができ、ゲート幅縮小による１／ｆノイズの悪化を防ぐことができる。
【００５１】
以上のように、第１〜第３の実施形態におけるＭＯＳトランジスタでは、チャネル領域３４の電子又はホールの移動度を向上させながらも、１／ｆノイズの悪化を防ぐことが可能となり、ＭＯＳトランジスタの特性が向上される。
【００５２】
上述した第１〜第３の実施形態におけるＭＯＳトランジスタは、チャネル領域を、ゲート幅が１μｍとなるように、３つに分割する例としたが、ゲート幅は、１μｍ以下、好ましくは、１μｍ以下であればよく、また、３つ以上の複数に分割する例としてもよい。
【００５３】
すなわち、分割したチャネル領域におけるゲート幅が、１μｍ以下であればよく、また、分割されたチャネル領域に対応するゲート幅の合計、すなわち、有効な全ゲート幅が、１／ｆノイズを悪化させない幅を維持できればよい。
【００５４】
本発明のＭＯＳトランジスタは、例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ等の固体撮像装置のアンプトランジスタに用いることができる。
以下に、第１〜第３の実施形態におけるＭＯＳトランジスタを用いたＣＣＤイメージセンサの、一実施形態について説明する。
【００５５】
まず、図５に、ＣＣＤイメージセンサの概略構成を示す。ＣＣＤイメージセンサ１は、半導体基板６に形成された複数の受光部２、すなわち光電変換素子であるフォトダイオードと、各光電変換素子列に対応したＣＣＤ構造の垂直転送レジスタ３と、ＣＣＤ構造の水平転送レジスタ４と、出力回路５とを有して構成される。このＣＣＤ固体撮像装置では、受光部２のフォトダイオードで光電変換されて生成された信号電荷が垂直転送レジスタ３に読み出されて、垂直方向に転送される。垂直転送された信号電荷は、一水平ライン毎に水平転送レジスタ４に転送され、水平転送レジスタ４内を水平方向に転送され、フローティングディフュージョンＦＤで電荷電圧変換され、出力回路５から画素信号として出力される。
【００５６】
図６に水平転送レジスタ４及び出力回路５の概略構成を示す。第１導電型の例えばｎ型の半導体基板１１には、ｐ型半導体ウェル領域１２が形成され、このｐ型半導体ウェル領域１２に水平転送用のｎ型の埋め込みチャネル１３が形成される。この埋め込み水平チャネル１３上にゲート絶縁膜１４を介して、例えば２相駆動パルスφＨ１、φＨ２が印加される複数の水平転送電極１５が形成される。さらに終段にゲート電圧φＨＯＧが印加される水平出力ゲート電極１６が形成される。水平出力ゲート電極１６に隣接してｎ型のフローティングディフージョン領域ＦＤが形成される。フローティングディフージョン領域ＦＤとｎ型のリセットドレイン領域１８との間にゲート絶縁膜を介してリセットゲート電極１９が形成され、ここにリセットトランジスタＴｒＲＳＥが構成される。そして、フローティングディフージョン領域ＦＤが出力回路５に接続される。
【００５７】
出力回路５は、例えば２段のソースフォロア回路２１，２２で構成される。１段目のソースフォロア回路２１は、駆動ＭＯＳトランジスタＱ１と負荷ＭＯＳトランジスタＱ２とからなり、２段目のソースフォロア回路２２は、駆動ＭＯＳトランジスタＱ３と負荷ＭＯＳトランジスタＱ４とから構成される。駆動ＭＯＳトランジスタＱ１及びＱ３のドレインが電源ＶＤＤに接続され、負荷ＭＯＳトランジスタＱ２及びＱ４のソースが接地される。負荷ＭＯＳトランジスタＱ２及びＱ４のゲートは所要の電圧ＶＧＧが印加される。
【００５８】
そして、出力回路６の入力端ｉｎとなる１段目のソースフォロア回路２１における駆動ＭＯＳトランジスタＱ１のゲートにフローティングディフージョン領域ＦＤの電位が入力される。１段目のソースフォロア回路２１の出力は、２段目のソースフォロア回路２２の駆動ＭＯＳトランジスタＱ３のゲートに入力される。２段目のソースフォロア回路２２における駆動ＭＯＳトランジスタＱ３と負荷ＭＯＳトランジスタＱ４との接続中点より出力端ｏｕｔが導出される。従って、フローティングディフージョン領域ＦＤに信号電荷が転送されると、そのフローティングディフージョン領域ＦＤの電位が１段目及び２段目のソースフォロア回路２１及び２２で増幅されて出力端ｏｕｔより画素信号として出力される。１画素の信号電荷が読み出され後は、リセットゲート電極１９にリセットパルスが印加され、フローティングディフージョン領域ＦＤの電荷がリセットドレイン領域１８に排出され、フローティングディフージョン領域ＦＤの電位がリセットされる。
【００５９】
以上の構成を有するＣＣＤイメージセンサ１において、本実施形態では、出力回路５の１段目のソースフォロア回路２１の駆動ＭＯＳトランジスタＱ１に、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。出力回路５の１段目のソースフォロア回路２１におけるＭＯＳトランジスタの１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路２１の駆動ＭＯＳトランジスタＱ１に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＣＤイメージセンサ１の特性を向上させることができる。
【００６０】
本実施形態例においては、ＣＣＤイメージセンサ１の出力回路５の１段目のソースフォロア回路２１に、本発明のＭＯＳトランジスタを用いる例としたが、２段目のソースフォロアにも、同様に用いることも可能である。これにより、さらに、ＣＣＤイメージセンサの特性が向上される。
【００６１】
また、本実施形態例においては、ＣＣＤイメージセンサに用いる例としたが、ＣＭＯＳイメージセンサにも適用することが可能である。
以下に、第１〜第３の実施形態におけるＭＯＳトランジスタを用いたＣＭＯＳイメージセンサの、一実施形態について説明する。
【００６２】
図７に、ＣＭＯＳイメージセンサの概略構成を示す。本実施形態例に係る固体撮像装置２０１は、複数の画素２０２が、規則性をもって２次元配列された撮像部（いわゆる画素部）２０３と、撮像部２０３の周辺に配置された周辺回路とを有する。周辺回路は、垂直駆動部２０４、水平転送部２０５、及び出力部２０６を有して構成される。
【００６３】
画素２は、１つの光電変換素子であるフォトダイオードＰＤと、複数段のソースフォロア回路となる、画素トランジスタ（ＭＯＳトランジスタ）とにより構成される。
【００６４】
画素２０２において、フォトダイオードＰＤは、光入射で光電変換され、その光電変換で生成された信号電荷を蓄積する領域を有して成る。複数の画素トランジスタは、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び、選択トランジスタＴｒ４の４つのＭＯＳトランジスタを有している。転送トランジスタＴｒ１は、フォトダイオードＰＤに蓄積された信号電荷をフローティングディフュージョン領域ＦＤに読み出すトランジスタである。リセットトランジスタＴｒ２は、フローティングディフュージョン領域ＦＤの電位を規定の値に設定するためのトランジスタである。増幅トランジスタＴｒ３は、フローティングディフュージョン領域ＦＤに読み出された信号電荷を電気的に増幅するためのトランジスタである。選択トランジスタＴｒ４は、画素１行を選択して画素信号を垂直信号線８に読み出すためのトランジスタである。
なお、図示しないが、選択トランジスタＴｒ４を省略した３つのトランジスタとフォトダイオードＰＤで画素を構成することも可能である。
【００６５】
画素２０２の回路構成では、転送トランジスタＴｒ１のソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタＴｒ２のソースに接続される。転送トランジスタＴｒ１とリセットトランジスタＴｒ２間の電荷−電圧変換手段となるフローティングディフュージョン領域ＦＤ（転送トランジスタのドレイン領域、リセットトランジスタのソース領域に相当する）が増幅トランジスタＴｒ３のゲートに接続される。増幅トランジスタＴｒ３のソースは選択トランジスタＴｒ４のドレインに接続される。リセットトランジスタＴｒ２のドレイン及び増幅トランジスタＴｒ３のドレインは、電源電圧供給部に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線２０８に接続される。
【００６６】
垂直駆動部２０４は、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ４のそれぞれのゲートに接続される転送信号線、リセット信号線、選択信号線に、所望のパルス信号を入力するための駆動回路を有する。すなわち、垂直駆動部４から、リセット信号線を介し、１行に配列された画素２のリセットトランジスタＴｒ２のゲートに、共通に印加される行リセット信号φＲＳＴが供給される。同じく、垂直駆動部２０４から、転送信号線を介して、１行の画素の転送トランジスタＴｒ１のゲートに、共通に印加される行転送信号φＴＲＦが供給される。さらに、同じく、垂直駆動部２０４から、選択信号線を介して、１行の選択トランジスタＴｒ４のゲートに、共通に印加される行選択信号φＳＥＬが供給される。
【００６７】
水平転送部２０５は、各列の垂直信号線２０８に接続された、アナログ／デジタル変換器２０９と、行選択回路（スイッチ手段）ＳＷと、水平転送線２１０とを有して構成される。出力部２０６は、増幅器又は、アナログ／デジタル変換器及び／又は信号処理回路から構成されるものであるが、本例では、水平転送線２１０からの出力を処理する信号処理回路２１１と、出力バッファ２１２とを有して構成される。また、水平転送線２１０は、例えばデータビット線と同数の信号線で構成されたバス信号線で構成される。
【００６８】
このＣＭＯＳイメージセンサ２０１では、各行の画素２０２の信号が各アナログ／デジタル変換器２０９にてアナログ／デジタル変換され、順次選択される行選択回路ＳＷを通じて水平転送線２１０に読み出され、順次に水平転送される。水平転送線２１０に読み出された画像データは、信号処理回路２１１を通じて出力バッファ２１２より出力される。
【００６９】
そして、このＣＭＯＳイメージセンサ２０１においては、複数段のソースフォロア回路を構成する画素トランジスタのうち、初段のソースフォロア回路となる選択トランジスタＴｒに、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。１段目のソースフォロア回路となる選択トランジスタＴｒ４の１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路である選択トランジスタＴｒ４に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＭＯＳイメージセンサ２０１の特性を向上させることができる。
【００７０】
また、図８に、本発明が適用できるＣＭＯＳイメージセンサの他の例を示す。
ＣＭＯＳイメージセンサ５５０は、複数の画素、本例では、４つの画素に、転送トランジスタを除く他の画素トランジスタを共有した例であり、以下、画素トランジスタを共有する画素群を共有画素という。すなわち、共有画素においては、光電変換素子であるフォトダイオードが４つ構成されている。図８において、図７と同一部分には、同一符号を付し重複説明を省略する。
【００７１】
本実施形態例の固体撮像装置５５０は、複数の共有画素５０２が、規則性を持って２次元配列された撮像部５５３（いわゆる画素部）と、撮像部５５３の周辺に配置された周辺回路とを有して構成される。周辺回路は、垂直駆動部２０４、水平転送部２０５、及び出力部２０６から構成される。共有画素５０２は、複数、本実施形態例では、４つの光電変換素子であるフォトダイオードＰＤ１〜ＰＤ４と、４つの転送トランジスタＴｒ１１〜Ｔｒ１４と、各１つのリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４とから構成される。
【００７２】
共有画素５０２の回路構成では、図８に示すように、４つの各フォトダイオードＰＤ［ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４］が、それぞれ対応する４つの転送トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４のソースに接続される。そして、各転送トランジスタＴｒ１１〜Ｔｒ１４のドレインが１つのリセットトランジスタＴｒ２のソースに接続される。各転送トランジスタＴｒ１１〜Ｔｒ１４とリセットトランジスタＴｒ２間の電荷−電圧変換手段となる共通のフローティングディフュージョン領域ＦＤは１つの増幅トランジスタＴｒ３のゲートに接続される。増幅トランジスタＴｒ３のソースは、１つの選択トランジスタＴｒ４のドレインに接続される。リセットトランジスタＴｒ２のドレイン及び、増幅トランジスタＴｒ３のドレインは、電源電圧供給部に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線２０８に接続される。
【００７３】
各転送トランジスタＴｒ１１〜Ｔｒ１４のゲートには、それぞれ行転送信号φＴＲＦ１〜φＴＲＦ４が印加される。リセットトランジスタＴｒ２のゲートには行リセット信号φＲＳＴが印加される。そして、選択トランジスタＴｒ４のゲートには、行選択信号φＳＥＬが印加される。
【００７４】
垂直駆動部２０４、水平転送部２０５、出力部２０６その他の構成は、図７と同様であるから、重複説明を省略する。
【００７５】
このように、４つの画素が、転送トランジスタ以外の画素トランジスタを共有する共有画素を構成する場合の、共有画素５０２内における４つのフォトダイオードＰＤ１〜ＰＤ４及び、転送トランジスタＴｒ１１〜Ｔｒ１４を有するＣＭＯＳイメージセンサの配置レイアウトの一例を以下に示す。
【００７６】
図９は、図８に示したＣＭＯＳイメージセンサ５５０の要部の配置レイアウトである。
【００７７】
このＣＭＯＳイメージセンサ５５０では、２次元アレイ状に配列されたフォトダイオードＰＤ１〜ＰＤ４のうちの、斜めに隣り合うフォトダイオードＰＤ１、及びＰＤ２が１つのフローティングディフュージョン領域ＦＤを共有する。そして、フォトダイオードＰＤ１の列方向に、一つおきに隣り合うフォトダイオードＰＤ３と、フォトダイオードＰＤ２の列方向に、一つおきに隣り合うフォトダイオードＰＤ４とが、１つのフローティングディフュージョン領域ＦＤを共有する。そして、このように、斜めに隣り合うフォトダイオードＰＤ１〜ＰＤ４により、１つの共有画素６０が構成される。
【００７８】
この例において、各フォトトランジスタＰＤ１〜ＰＤ４と、フローティングディフュージョン領域ＦＤとの境界部には、それぞれの転送トランジスタＴｒ１１〜Ｔｒ１４の転送ゲート５９ａ，５９ｂ，５９ｃ，５９ｄが構成される。
【００７９】
そして、各転送ゲート５９ａ，５９ｂ，５９ｃ，５９ｄに接続されるように、図示しない転送信号線が構成される。
【００８０】
このようなＣＭＯＳイメージセンサ５５０においても、複数段のソースフォロア回路を構成する画素トランジスタのうち、初段のソースフォロア回路となる選択トランジスタＴｒ４に、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。１段目のソースフォロア回路となる選択トランジスタＴｒ４の１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路である選択トランジスタＴｒ４に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＭＯＳイメージセンサ５５０の特性を向上させることができる。
【００８１】
さらに、図１０に、本発明が適用できるＣＭＯＳイメージセンサの他の例を示す。
このＣＭＯＳイメージセンサ６００は、上下２つの画素でトランジスタを共有する例である。単位セル２３０は、実線で囲まれた部分であり、この単位セル２３０は、２つの画素２３１、２３２から構成されている。画素２３１，２３２は、それぞれ、フォトダイオード２３３，２３４と、複数段のソースフォロア回路を構成する画素トランジスタとから構成される。複数の画素トランジスタは、フォトダイオード２３３及び２３４のそれぞれに接続される２つの転送トランジスタＴｒ２３５，Ｔｒ２３６と、２つの画素２３１，２３２に共通のリセットトランジスタＴｒ２３７、増幅トランジスタＴｒ２３８とから構成される。転送トランジスタＴｒ２３５,Ｔｒ２３６のソースは、それぞれ、フォトダイオード２３３，２３４に接続されており、そのドレインがリセットトランジスタＴｒ２３７のソースに接続される。転送トランジスタＴｒ２３５，Ｔｒ２３６とリセットトランジスタＴｒ２３７間の電荷−電圧変換手段となるフローティングディフュージョン領域ＦＤ（転送トランジスタのドレイン領域、リセットトランジスタのソース領域に相当する）が増幅トランジスタＴｒ２３８のゲートに接続される。増幅トランジスタＴｒ２３８、及びリセットトランジスタＴｒ２３７のドレインは、電源電圧を供給する全面選択信号線２３９に接続される。
そして、増幅トランジスタＴｒ２３８のソースは、垂直信号線２４８に接続される。
【００８２】
そして、転送トランジスタＴｒ２３５，Ｔｒ２３６のゲートには、行転送信号φＴＲＦを供給する転送信号線２４２,２４３が接続されており、リセットトランジスタＴｒ２３７のゲートには、行リセット信号φＲＳＴを供給するリセット信号線２４１が接続されている。
【００８３】
このようなＣＭＯＳイメージセンサ６００においても、複数段のソースフォロア回路を構成する画素トランジスタのうち、初段のソースフォロア回路となる増幅トランジスタＴｒ２３８に、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。１段目のソースフォロア回路となる増幅トランジスタＴｒ２３８の１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路である増幅トランジスタＴｒ２３８に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＭＯＳイメージセンサ６００の特性を向上させることができる。
【００８４】
また、本実施形態例では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるイメージセンサに適用した場合を例に挙げて説明したが、本発明はイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム回路を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。
【００８５】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００８６】
また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【００８７】
以下に、上述した本発明の一実施形態におけるＣＣＤイメージセンサ、またはＣＭＯＳイメージセンサ等の固体撮像装置を電子機器に用いた場合の実施形態を示す。以下の説明では、一例として、カメラに、ＣＣＤイメージセンサ１を用いる例を説明する。
【００８８】
図１１に、本発明の一実施形態に係るカメラの概略断面構成を示す。本実施形態に係るカメラは、静止画撮影又は動画撮影可能なビデオカメラを例としたものである。
本実施形態に係るカメラは、ＣＣＤイメージセンサ１と、光学系１１０と、シャッタ装置１１１と、駆動回路１１２と、信号処理回路１１３とを有する。本実施形態例では、ＣＣＤイメージセンサ１として、上述した第１〜第３の実施形態におけるＭＯＳトランジスタを用いたＣＣＤイメージセンサが用いられる。
【００８９】
光学系１１０は、被写体からの像光（入射光）をＣＣＤイメージセンサ１の撮像面上に結像させる。これによりＣＣＤイメージセンサ１内に一定期間当該信号電荷が蓄積される。
シャッタ装置１１１は、ＣＣＤイメージセンサ１への光照射期間および遮光期間を制御する。
駆動回路１１２は、ＣＣＤイメージセンサ１の転送動作およびシャッタ装置１１１のシャッタ動作を制御する駆動信号を供給する。駆動回路１１２から供給される駆動信号（タイミング信号）により、ＣＣＤイメージセンサ１の信号転送を行なう。信号処理回路１１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。
【００９０】
本実施形態例では、ＣＣＤイメージセンサ１に、先述した実施形態に係るＭＯＳトランジスタの構成を用いることで、ＣＣＤイメージセンサイメージセンサ１では、その特性が向上されている。そのため、本実施形態例のカメラでは、より良質な画像を得ることができる。
【００９１】
このように、ＣＣＤイメージセンサ１を適用できる電子機器としては、カメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置に適用可能である。それらの撮像装置において、固体撮像装置として先述した実施形態に係るＣＣＤイメージセンサ１を用いることで、当該ＣＣＤイメージセンサ１では、簡単な構成で、良質な画像を得ることができる。
【００９２】
本実施形態例においては、ＣＣＤイメージセンサ１をカメラに用いる構成としたが、前述した図７〜図１０に示したＣＭＯＳイメージセンサを用いることもできる。
【図面の簡単な説明】
【００９３】
【図１】Ａ，Ｂ 本発明の第１の実施形態に係るＭＯＳトランジスタの概略構成図と、図１Ａに示すＭＯＳトランジスタのＡ−Ａ線上に沿う概略断面構成である。
【図２】図１Ａに示すＭＯＳトランジスタのＡ−Ａ線上に沿う概略断面構成の他の例である。
【図３】Ａ，Ｂ 本発明の第２の実施形態に係るＭＯＳトランジスタの概略構成図と、図３Ａに示すＭＯＳトランジスタのＢ−Ｂ線上に沿う概略断面構成である。
【図４】Ａ，Ｂ 本発明の第３の実施形態に係るＭＯＳトランジスタの概略構成図と、図４Ａに示すＭＯＳトランジスタのＣ−Ｃ線上に沿う概略断面構成である。
【図５】本発明の一実施形態における固体撮像装置（ＣＣＤイメージセンサ）の概略平面構成である。
【図６】本発明の一実施形態におけるＣＣＤイメージセンサの要部の断面構成及び回路図である。
【図７】本発明の一実施形態における固体撮像装置（ＣＭＯＳイメージセンサ）の概略平面構成図である。
【図８】本発明の一実施形態における固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図（その２）である。
【図９】本発明のＣＭＯＳイメージセンサの要部の配置レイアウトを示す図である。
【図１０】本発明の一実施形態における固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図（その３）である。
【図１１】本発明の一実施形態における電子機器の概略構成図である。
【図１２】Ａ，Ｂ ＭＯＳトランジスタにおけるゲート幅を変化させたときの概略構成図である。
【符号の説明】
【００９４】
１・・ＣＣＤイメージセンサ、２・・受光部、３・・垂直転送レジスタ、４・・水平転送レジスタ、５・・出力回路、６・・半導体基板、２１，２２・・ソースフォロア回路、３０，４１，４６・・ＭＯＳトランジスタ、３１・・ゲート電極、３２・・素子分離領域、３３・・ソース・ドレイン領域、３４・・チャネル領域、３５・・ゲート絶縁膜、３６・・シリコン基板、３７・・トレンチ部、３８・・酸化シリコン、３９・・絶縁膜、４０・・ポリシリコン、４２・・シリコン酸化膜、４３・・ストレスライナー膜、４４Ｓ・・ソース配線、４４Ｄ・・ドレイン配線
【技術分野】
【０００１】
本発明は、主に、ソースフォロア回路に用いて好適なＭＯＳトランジスタ、そして、そのＭＯＳトランジスタを用いた固体撮像装置に関する。また、その固体撮像装置を用いた電子機器、及びそれらの製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタの特性向上手段として、歪技術を用いることが知られている。
【０００３】
下記特許文献１には、ＭＯＳトランジスタのチャネル中を通る電子やホールの移動度を向上させる手法として、ゲート電極を被覆するように、ストレスライナー膜を形成する方法が記載されている。ストレスライナー膜を設けることにより、チャネル領域に応力（ストレス）がかかり、電子やホールの移動度が向上されている。ストレスライナー膜を設けることにより移動度を向上させるためには、ゲート電極のゲート幅を小さく形成しなければならない要請がある。
【０００４】
また、下記特許文献２には、ＭＯＳトランジスタの素子分離領域に、ＳＴＩ（Shallow Trench Isolation）構造を採用した場合に発生する歪みを利用して、ＭＯＳ型トランジスタに生じる特性変動を使い分ける技術が記載されている。ＳＴＩ構造による歪みは、溝内部に埋め込まれる酸化シリコン膜（ＳｉＯ２）と、基板との熱膨張係数の差に起因して発生するとされており、歪みが発生することにより、チャネル領域での電子とホールの移動度が変化する。特許文献２では、複数のＭＯＳトランジスタを、ゲート長方向の素子分離領域の間の距離を変化させてレイアウトすることにより、所望の特性を有する半導体集積回路が記載されている。
【０００５】
ところで、特許文献２に記載されているような、ＳＴＩ構造を用いたＭＯＳトランジスタにおいても、有効に歪効果が得られるゲート幅は、１μｍ以下といわれている。
【０００６】
一方で、ＭＯＳトランジスタにおける１／ｆノイズは、一般的に、以下の式で表される。
Ｖｎ２＝Ｋ／（Ｃｏｘ・Ｗ・Ｌ・ｆ）
Ｖｎ：ノイズ電圧密度［Ｖ／√Ｈｚ］
Ｋ：定数
Ｃｏｘ：ゲート絶縁膜容量［Ｆ／μｍ２］
Ｗ：ゲート幅［μｍ］
Ｌ：ゲート長［μｍ］
ｆ：周波数［Ｈｚ］
【０００７】
そうすると、１／ｆノイズは、ゲート面積（Ｗ・Ｌ）に反比例するため、ゲート幅Ｗの縮小により特性向上を進めると、１／ｆノイズが悪化することになる。図１２Ａ，Ｂに、ソース領域５１Ｓ、及びドレイン領域５１Ｄ間の、チャネル領域上に、ゲート絶縁膜を介してゲート電極５０を形成し、ゲート幅をそれぞれ、Ｗ１（図１２Ａ）、Ｗ２（図１２Ｂ）としたときのＭＯＳトランジスタの概略構成を示す。図１２Ａ，Ｂにおいて、Ｗ１＞Ｗ２とし、Ｗ２のゲート幅は、１μｍ以下であるとする。そうすると、図１２Ａのゲート幅Ｗ１の場合には、１／ｆノイズ悪化を抑えることができるが、チャネル領域での移動度の向上は図られない。一方、図１２Ｂのゲート幅Ｗ２の場合には、チャネル領域での移動度の向上は図られるものの、１／ｆノイズが悪化してしまう。
【０００８】
ＭＯＳトランジスタをスイッチとして使用する場合には、１／ｆノイズは問題にならないため、ゲート幅の縮小は大きな問題とならない。しかしながら、ＣＣＤイメージセンサの出力部のように、アナログ増幅器として使う場合には、１／ｆノイズの悪化は、大きな問題となる。
【０００９】
従来、図１２Ａ，Ｂを用いて説明したように、ＭＯＳトランジスタにおいて、チャネル領域での電子、又はホールの移動度の特性向上と、１／ｆノイズの改善とは、相反の関係にあり、移動度と１／ｆノイズをどちらも向上させるのは困難であった。
【００１０】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００６−１９０７２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の点に鑑み、本発明は、チャネル領域の特性向上及び、１／ｆノイズの改善を図ったＭＯＳトランジスタを提供するものである。また、そのＭＯＳトランジスタを用いた固体撮像装置、電子機器、及びそれらの製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
上記課題を解決し、本発明の目的を達成するため、本発明のＭＯＳトランジスタは、ゲート電極と、そのゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される。
【００１３】
また、本発明のＭＯＳトランジスタの製造方法は、基板に、素子活性領域を形成する工程、素子活性領域に素子分離領域を形成し、素子活性領域を複数に分割して、複数のチャネル領域を形成する工程、複数に分割されたチャネル領域上に、ゲート電極を形成する工程を有する。
【００１４】
本発明のＭＯＳトランジスタ、及びその製造方法では、チャネル領域が複数に分割されるので、１つ１つのチャネル領域に対応するゲート幅が小さくでき、かつ、合計のゲート幅を広く維持することができる。
【００１５】
また、本発明の固体撮像装置は、複数の光電変換素子と、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路を有する。そして、その複数段のソースフォロア回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極下の、チ素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される出力回路とから構成される。
【００１６】
また、本発明の固体撮像装置の製造方法は、基板に、複数の光電変換素子を形成する工程、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程を有する。また、フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極に対して、チャネル領域が素子分離領域により複数に分割されたソース・ドレイン領域とを有するように、出力回路を形成する工程とを有する。
【００１７】
本発明の固体撮像装置、及びその製造方法では、出力回路において、複数段のソースフォロア回路の少なくとも初段のソースフォロア回路に用いられるＭＯＳトランジスタのチャネル領域が、複数に分割されている。このため、初段のソースフォロア回路において、分割されたチャネル領域に対応するゲート幅が小さくされるので、歪効果等が効果的に働き、チャネル領域の電子、又はホールの移動度を向上させることができる。また、分割されたチャネル領域のゲート幅の合計は、従来通り維持されるので、１／ｆノイズが悪化されない。
【００１８】
また、本発明の電子機器は、その構成要素である固体撮像装置が、複数の光電変換素子と、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、前記フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される。そしてその固体撮像装置の出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される。本発明の電子機器では、光学レンズを介して固体撮像装置に光が入射され、固体撮像装置の光電変換素子により変換された信号電荷が、出力回路により読み出され、信号処理回路で処理される。
【００１９】
また、本発明の電子機器の製造方法は、光学レンズを準備する工程、基板に、複数の光電変換素子を形成する工程、光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程を有する。そして、フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、ゲート電極下の、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域とを有するように、出力回路を形成する工程とを有する。また、固体撮像装置からの信号を処理する信号処理回路を準備する工程を有する。
【００２０】
本発明の電子機器、及びその製造方法では、電子機器を構成する固体撮像装置の出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタのチャネル領域が、素子分離領域により分割されている。これにより、１つ１つのチャネル領域に対応するゲート幅が小さくなり、移動度が向上する。また、全体のゲート幅の合計を維持することができるので、１／ｆノイズが悪化されない。
【発明の効果】
【００２１】
本発明によれば、１／ｆノイズが悪化することなく、チャネル領域の特性が向上されたＭＯＳトランジスタを構成することができる。また、そのＭＯＳトランジスタを用い、特性向上された固体撮像装置、及び電子機器を構成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図１〜図１１を参照して本発明の実施の形態を説明する。
【００２３】
図１Ａに、本発明の第１の実施形態におけるＭＯＳトランジスタの概略構成を示す。また、図１Ｂは、図１ＡのＡ−Ａ線上に沿う断面構成である。本実施形態例のＭＯＳトランジスタ３０は、ゲート電極３１と、そのゲート電極３１に対するチャネル領域３４が、素子分離領域３２により複数に分割されるように形成された、ソース領域３３Ｓ、ドレイン領域３３Ｄからなるソース・ドレイン領域３３から構成される。
【００２４】
素子分離領域３２は、ＳＴＩ（Shallow Trench Isolation）構造とされ、図１Ｂに示すように、シリコン基板３６表面にドライエッチングで形成されたトレンチ部３７に、例えば酸化シリコン（ＳｉＯ２）３８を埋め込むことにより構成されている。この素子分離領域３２は、ソース・ドレイン領域３３となる素子活性領域を囲む領域と、ゲート幅Ｗが例えば１μｍ以下となるように、ゲート電極３１下のチャネル領域３４を分割する領域とに形成されている。本実施形態例では、１つのゲート電極３１下のチャネル領域３４が、素子分離領域３２により、３つに分割され、それぞれのゲート幅Ｗは、１μｍ以下、本実施形態例では約１μｍとされている。
図１Ａに示す本実施形態例のＭＯＳトランジスタ３０では、チャネル領域３４を分割する素子分離領域３２は、ゲート電極３１の下部よりも、ソース領域３３Ｓ、ドレイン領域３３Ｄ側に延長されて形成されているが、ゲート電極３１の下部の領域にのみ、形成する例としてもよい。
【００２５】
ソース・ドレイン領域３３を構成する素子活性領域は、例えば、第１導電型の半導体基体からなるシリコン基板３６に、第２導電型の半導体領域を埋め込むことにより形成され、例えばイオン注入により形成される。第１導電型半導体をｎ型半導体とし、第２導電型半導体をｐ型半導体としてもよく、その逆の構成でもよい。ソース・ドレイン領域３３をｎ型半導体で形成した場合には、ｎチャネルＭＯＳトランジスタとなり、ｐ型半導体で形成した場合には、ｐチャネルＭＯＳトランジスタとなる。
【００２６】
また、ソース領域３３Ｓ、ドレイン領域３３Ｄのそれぞれの端部は、チャネル領域３４を分割する素子分離領域３２には分割されず、繋げられた構成とされている。
【００２７】
ゲート電極３１は、分割されたチャネル領域３４となるシリコン基板３６上に、ゲート絶縁膜３５を介して形成される。本実施形態例において、ゲート長Ｌは、例えば０．５μｍに構成される。
【００２８】
以上の構成を有するＭＯＳトランジスタ３０では、チャネル領域３４が、トレンチ部３７に酸化シリコン３８が埋め込まれた素子分離領域３２で分割されることにより、ゲート幅Ｗが１μｍ以下、本実施形態例では１μｍに小さく形成されている。このため、ゲート面積が縮小され、素子分離領域３２からの歪効果を得ることができる。トレンチ部３７を用いた素子分離領域３２による歪効果は、トレンチ部３７に埋め込まれた酸化シリコン３８と、シリコン基板３６との熱膨張係数の違いにより起こる。すなわち、トレンチ部３７に埋め込まれた酸化シリコン３８と、シリコン基板３６との熱膨張係数が異なるため、トレンチ部３７の角部に応力がかかり、チャネル領域３４に歪みが生じる。これにより、チャネル領域３４において、電子、又はホールの移動度が変化する。
【００２９】
ところで、本実施形態例の素子分離領域３２において、トレンチ部３７に埋め込まれた酸化シリコン３８は、シリコン基板３６に対して、引張り応力を発生する。これに対して、図２に示すように、トレンチ部３７に、絶縁膜３９を介して、ポリシリコン４０(Ｐｏｌｙ−Ｓｉ)を埋め込む構成としてもよい。トレンチ部３７にポリシリコン４０を埋め込むことにより、シリコン基板３６に対して圧縮応力を発生させることができる。
【００３０】
すなわち、ＳＴＩ構造を用いて素子分離領域３２を構成する場合では、トレンチ部３７に埋め込む材料を選んで、素子分離領域３２を形成することで、チャネル領域３４における、電子、又はホールの移動度を変化させることができる。
【００３１】
本実施形態例においては、分割されたチャネル領域３４に対応するゲート幅Ｗを、１μｍとしたが、１μｍ以下であればよく、ＭＯＳトランジスタの閾値電圧Ｖｔｈがばらつかない程度の範囲であればよい。１μｍより大きい場合は、チャネル領域３４に、有効な歪効果が発生しない。
【００３２】
以下に、電子、又はホールの移動度μｘｘ／μ０と、チャネル領域３４分に印加される圧力Ｓｘｘ，Ｓｙｙ，Ｓｚｚの関係を表す式を示す。ゲート長Ｌ方向を、ｘ軸方向、ゲート幅Ｗ方向をｚ軸方向、ｘ軸方向とｚ軸方向に垂直な方向をｙ軸方向とする。ｘ軸方向においては、ソース領域３３Ｓからドレイン領域３３Ｄに向う方向を正とし、ｙ軸方向においては、シリコン基板３６表面から、シリコン基板３６奥に向う方向を正とする。z軸方向においては、トランジスタの外方に向かう方向を正とする。
シリコン基板３６が、（１１０）面基板であり、＜１１０＞方向にチャネル領域３４が形成される場合、電子の移動度（μｘｘ／μ０）Ｅは、
（μｘｘ／μ０）Ｅ＝１＋０．３１６Ｓｘｘ−０．５３４Ｓｙｙ＋０．１７６Ｓｚｚ
で示される。一方ホールの移動度（μｘｘ／μ０）Ｈは、
（μｘｘ／μ０）Ｈ＝１−０．７１８Ｓｘｘ＋０．０１１Ｓｙｙ＋０．６６３Ｓｚｚ
と示される。
また、シリコン基板３６が、（１００）面基板であり、＜１００＞方向にチャネル領域３４が形成される場合、電子の移動度（μｘｘ／μ０）Ｅは、
（μｘｘ／μ０）Ｅ＝１＋１．０２Ｓｘｘ−０．５３４Ｓｙｙ−０．５３４Ｓｚｚ
で示される。一方ホールの移動度（μｘｘ／μ０）Ｈは、
（μｘｘ／μ０）Ｈ＝１−０．０６Ｓｘｘ＋０．０１１Ｓｙｙ＋０．０１１Ｓｚｚ
と示される。上記の式における係数は、基板をシリコン基板３６とした場合の係数である。
【００３３】
本実施形態例のＭＯＳトランジスタ３０では、トレンチ部３７に埋め込む材料を、好適に選択して素子分離領域３２を形成することで、チャネル領域３４に印加される圧力Ｓｘｘ，Ｓｙｙ，Ｓｚｚを上述の式にしたがって調整し、電子、又はホールの移動度を向上させることができる。すなわち、埋め込み材を変更することで、発生する応力を、圧縮、引張りと変えることができるため、チャネル方向に応じて適切な応力を発生することができる。
【００３４】
本実施形態例では、素子分離領域３２により、ゲート幅Ｗが１μｍ程度となるように、チャネル領域３４を分割し、かつ、素子分離領域３２を、トレンチ部３７にシリコン基板３６の熱膨張係数の異なる材料を埋め込むことにより形成する。これにより、チャネル領域３４に圧縮応力や引張り応力をかけることができる。このため、チャネル領域３４における電子及びホールの移動度を調整することができる。
さらに、シリコン基板３６の面指数や、チャネル方向、及びトレンチ部３７に埋め込まれる材料を選択することにより、より好適な移動度に調整できる。
【００３５】
さらに、本実施形態例のＭＯＳトランジスタ３０では、分割されたゲート幅Ｗは約１μｍであるが、有効な全ゲート幅Ｗは低減されない。すなわち、本実施形態例において、１つ１つのゲート幅Ｗは、１μｍであるが、３つのゲート幅Ｗの合計は、３μｍとなり、従来のゲート幅を維持することができる。これにより、１／ｆノイズを悪化させることがない。すなわち、実効的なゲート面積を変えずに、また、寄生容量もほとんど変えることなく、ＭＯＳトランジスタの特性改善が可能となる。
【００３６】
上述した本実施形態例は、素子分離領域３２をＳＴＩにより形成されたトレンチ部３７に絶縁埋め込み材料を埋め込んで構成する例を示したが、次に、素子分離領域３２をＬＯＣＯＳ（選択酸化）により形成された酸化膜により構成する例を示す。
【００３７】
図３Ａに、本発明の第２の実施形態におけるＭＯＳトランジスタの概略構成を示し、図３Ｂには、図３ＡのＢ−Ｂ線上における断面構成を示す。図３において、図１と対応する部分には同一符号を付し、重複説明を省略する。
【００３８】
本実施形態例のＭＯＳトランジスタ４１の素子分離領域３２は、ＬＯＣＯＳにより形成されるシリコン酸化膜４２（ＳｉＯ２膜）により構成される。この素子分離領域３２は、第１の実施形態における素子分離領域３２と同様の位置に形成されるものである。すなわち、このＬＯＣＯＳ形成された素子分離領域３２は、ソース・ドレイン領域３３となる素子活性領域を囲む領域と、ゲート幅Ｗが１μｍ以下となるように、ゲート電極３１に対向するチャネル領域３４を分割する領域とに形成される。
本実施形態例では、１つのゲート電極３１の下部に対応するチャネル領域３４が、素子分離領域３２により、３つに分割され、それぞれのゲート幅Ｗは、約１μｍとされている。
【００３９】
本実施形態例においても、ゲート電極３１は、ＬＯＣＯＳ形成による素子分離領域３２が形成されたシリコン基板３６上に、ゲート絶縁膜３５を介して形成される。
【００４０】
そして、本実施形態例のＭＯＳトランジスタ４１では、ゲート電極３１を被覆して、ストレスライナー膜４３が形成される。このストレスライナー膜４３は、チャネル領域３４に圧縮応力、又は引張り応力を付与するものである。このストレスライナー膜４３により、チャネル領域３４の電子、又はホールの移動度が向上される。例えば、ｎＭＯＳトランジスタの場合には、引張り応力を有するストレスライナー膜４３を形成することにより、電子の移動度が向上される。また、ｐＭＯＳトランジスタの場合には、圧縮応力を有するストレスライナー膜４３を形成することにより、ホールの移動度が向上される。
【００４１】
ストレスライナー膜４３は、窒化シリコン膜を、プラズマＣＶＤ法により、ゲート電極３１を被覆するように、シリコン基板３６全面に成膜することにより形成されるものである。
ｐＭＯＳトランジスタの場合のプラズマＣＶＤ法の条件は、例えば、温度４５０℃、圧力＝２６６Ｐａ（２Ｔｏｒｒ）、ＳｉＨ４＝１００ｓｃｃｍ、ＮＨ３＝１００ｓｃｃｍ、ＨＦ ＲＦパワー＝５０Ｗ、ＬＦ ＲＦパワー＝１００Ｗ、Ｓｐａｃｉｎｇ＝３００ｍｉｌｓである。これにより、圧縮応力をもつストレスライナー膜４３が形成される。
ｎＭＯＳトランジスタの場合のプラズマＣＶＤ法の条件は、例えば、温度４５０℃、圧力＝１３３３Ｐａ（１０Ｔｏｒｒ）、ＳｉＨ４＝３０ｓｃｃｍ、Ｎ２＝１００ｓｃｃｍ、ＮＨ３＝９０ｓｃｃｍ、ＨＦ ＲＦパワー＝２０Ｗ、ＬＦ ＲＦパワー＝１０Ｗ、Ｓｐａｃｉｎｇ＝３００ｍｉｌｓである。これにより、引張り応力をもつストレスライナー膜４３が形成される。
【００４２】
本実施形態例では、ゲート幅Ｗが１μｍ以下となるように、チャネル領域３４が素子分離領域３２により複数に分割されているので、ストレスライナー膜４３の効果をチャネル領域３４に有効に付与することができる。
また、有効な全ゲート幅は、３つのそれぞれのゲート幅Ｗの合計であるから、本実施形態例は、従来と同じ３μｍ程度に維持され、ゲート幅縮小による１／ｆノイズの悪化を防ぐことができる。
【００４３】
次に、図４Ａに、本発明の第３の実施形態におけるＭＯＳトランジスタの概略構成を示す。また、図４Ｂには、図４ＡにおけるＣ−Ｃ線上に沿う断面構成を示す。本実施形態例のＭＯＳトランジスタ４６の素子分離領域３２は、ソース・ドレイン領域３３を形成する半導体層とは逆の性質を有する半導体層により構成された例である。図４において、図１に対応する部分には、同一符号を付し重複説明を省略する。
【００４４】
本実施形態例では、シリコン基板３６上に、３つのソース・ドレイン領域３３が形成されている。そして、その３つのソース・ドレイン領域３３は、ソース・ドレイン領域３３を構成する導電型の半導体層とは逆の性質を有する半導体層で構成された素子分離領域３２、すなわち、チャネルストップ領域４５により分離されている。例えば、ソース・ドレイン領域３３が、ｎ型半導体で形成されている場合は、チャネルストップ領域４５である素子分離領域３２は、ｐ型半導体で形成される。反対に、ソース・ドレイン領域３３が、ｐ型半導体で形成されている場合は、チャネルストップ領域４５である素子分離領域３２は、ｎ型半導体で形成される。
【００４５】
そして、この１つ１つのソース・ドレイン領域３３は、チャネル領域３４に対応するゲート幅Ｗが、１μｍ以下となるように、素子分離領域３２により分割されている。
【００４６】
３対のそれぞれのソース・ドレイン領域３３間のチャネル領域３４には、ゲート絶縁膜３５を介して、１つのゲート電極３１が構成される。すなわち、このゲート電極３１は、３つのチャネル領域３４全てに架かるように構成されている。本実施形態例においては、ゲート電極３１のゲート長Ｌは、０．５μｍとされている。また、チャンネル領域３４が、素子分離領域３２により分割され、それぞれの対のソース・ドレイン領域３３間のチャネル領域３４に対応するゲート幅Ｗは、約１μｍとされている。
【００４７】
そして、本実施形態例においては、それぞれのソース領域３３Ｓに、ソース配線４４Ｓが接続されており、それぞれのドレイン領域３３Ｄに、ドレイン配線４４Ｄが接続されている。本実施形態例では、３対のソース・ドレイン領域３３を完全に分離する例としたが、第１の実施形態及び第２の実施形態と同様に、３つのソース領域３３Ｓ、ドレイン領域３３Ｄが、それぞれ接続されるように構成する例としてもよい。
【００４８】
また、本実施形態例のＭＯＳトランジスタ４６においても、第２の実施形態と同様に、ゲート電極３１を被覆して、ストレスライナー膜４３が形成される。このストレスライナー膜４３は、チャネル領域３４に圧縮応力、又は引張り応力を付与するものである。このストレスライナー膜４３により、チャネル領域３４の電子、又はホールの移動度が向上される。例えば、ｎチャネルＭＯＳトランジスタの場合には、引張り応力を有するストレスライナー膜を形成することにより、電子の移動度が向上される。また、ｐチャネルＭＯＳトランジスタの場合には、圧縮応力を有するストレスライナー膜４３を形成することにより、ホールの移動度が向上される。
【００４９】
ストレスライナー膜４３の成膜過程は、第２の実施形態と同様であるから、重複説明を省略する。
【００５０】
本実施形態例においても、第２の実施形態と同様、ゲート幅Ｗが１μｍ以下となるように、チャネル領域３４が素子分離領域３２により複数に分割されているので、ストレスライナー膜４３の効果をチャネル領域３４に有効にかけることができる。
また、有効な全ゲート幅は、３つのゲート幅Ｗの合計であるから、従来のゲート幅である３μｍ程度を維持することができ、ゲート幅縮小による１／ｆノイズの悪化を防ぐことができる。
【００５１】
以上のように、第１〜第３の実施形態におけるＭＯＳトランジスタでは、チャネル領域３４の電子又はホールの移動度を向上させながらも、１／ｆノイズの悪化を防ぐことが可能となり、ＭＯＳトランジスタの特性が向上される。
【００５２】
上述した第１〜第３の実施形態におけるＭＯＳトランジスタは、チャネル領域を、ゲート幅が１μｍとなるように、３つに分割する例としたが、ゲート幅は、１μｍ以下、好ましくは、１μｍ以下であればよく、また、３つ以上の複数に分割する例としてもよい。
【００５３】
すなわち、分割したチャネル領域におけるゲート幅が、１μｍ以下であればよく、また、分割されたチャネル領域に対応するゲート幅の合計、すなわち、有効な全ゲート幅が、１／ｆノイズを悪化させない幅を維持できればよい。
【００５４】
本発明のＭＯＳトランジスタは、例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ等の固体撮像装置のアンプトランジスタに用いることができる。
以下に、第１〜第３の実施形態におけるＭＯＳトランジスタを用いたＣＣＤイメージセンサの、一実施形態について説明する。
【００５５】
まず、図５に、ＣＣＤイメージセンサの概略構成を示す。ＣＣＤイメージセンサ１は、半導体基板６に形成された複数の受光部２、すなわち光電変換素子であるフォトダイオードと、各光電変換素子列に対応したＣＣＤ構造の垂直転送レジスタ３と、ＣＣＤ構造の水平転送レジスタ４と、出力回路５とを有して構成される。このＣＣＤ固体撮像装置では、受光部２のフォトダイオードで光電変換されて生成された信号電荷が垂直転送レジスタ３に読み出されて、垂直方向に転送される。垂直転送された信号電荷は、一水平ライン毎に水平転送レジスタ４に転送され、水平転送レジスタ４内を水平方向に転送され、フローティングディフュージョンＦＤで電荷電圧変換され、出力回路５から画素信号として出力される。
【００５６】
図６に水平転送レジスタ４及び出力回路５の概略構成を示す。第１導電型の例えばｎ型の半導体基板１１には、ｐ型半導体ウェル領域１２が形成され、このｐ型半導体ウェル領域１２に水平転送用のｎ型の埋め込みチャネル１３が形成される。この埋め込み水平チャネル１３上にゲート絶縁膜１４を介して、例えば２相駆動パルスφＨ１、φＨ２が印加される複数の水平転送電極１５が形成される。さらに終段にゲート電圧φＨＯＧが印加される水平出力ゲート電極１６が形成される。水平出力ゲート電極１６に隣接してｎ型のフローティングディフージョン領域ＦＤが形成される。フローティングディフージョン領域ＦＤとｎ型のリセットドレイン領域１８との間にゲート絶縁膜を介してリセットゲート電極１９が形成され、ここにリセットトランジスタＴｒＲＳＥが構成される。そして、フローティングディフージョン領域ＦＤが出力回路５に接続される。
【００５７】
出力回路５は、例えば２段のソースフォロア回路２１，２２で構成される。１段目のソースフォロア回路２１は、駆動ＭＯＳトランジスタＱ１と負荷ＭＯＳトランジスタＱ２とからなり、２段目のソースフォロア回路２２は、駆動ＭＯＳトランジスタＱ３と負荷ＭＯＳトランジスタＱ４とから構成される。駆動ＭＯＳトランジスタＱ１及びＱ３のドレインが電源ＶＤＤに接続され、負荷ＭＯＳトランジスタＱ２及びＱ４のソースが接地される。負荷ＭＯＳトランジスタＱ２及びＱ４のゲートは所要の電圧ＶＧＧが印加される。
【００５８】
そして、出力回路６の入力端ｉｎとなる１段目のソースフォロア回路２１における駆動ＭＯＳトランジスタＱ１のゲートにフローティングディフージョン領域ＦＤの電位が入力される。１段目のソースフォロア回路２１の出力は、２段目のソースフォロア回路２２の駆動ＭＯＳトランジスタＱ３のゲートに入力される。２段目のソースフォロア回路２２における駆動ＭＯＳトランジスタＱ３と負荷ＭＯＳトランジスタＱ４との接続中点より出力端ｏｕｔが導出される。従って、フローティングディフージョン領域ＦＤに信号電荷が転送されると、そのフローティングディフージョン領域ＦＤの電位が１段目及び２段目のソースフォロア回路２１及び２２で増幅されて出力端ｏｕｔより画素信号として出力される。１画素の信号電荷が読み出され後は、リセットゲート電極１９にリセットパルスが印加され、フローティングディフージョン領域ＦＤの電荷がリセットドレイン領域１８に排出され、フローティングディフージョン領域ＦＤの電位がリセットされる。
【００５９】
以上の構成を有するＣＣＤイメージセンサ１において、本実施形態では、出力回路５の１段目のソースフォロア回路２１の駆動ＭＯＳトランジスタＱ１に、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。出力回路５の１段目のソースフォロア回路２１におけるＭＯＳトランジスタの１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路２１の駆動ＭＯＳトランジスタＱ１に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＣＤイメージセンサ１の特性を向上させることができる。
【００６０】
本実施形態例においては、ＣＣＤイメージセンサ１の出力回路５の１段目のソースフォロア回路２１に、本発明のＭＯＳトランジスタを用いる例としたが、２段目のソースフォロアにも、同様に用いることも可能である。これにより、さらに、ＣＣＤイメージセンサの特性が向上される。
【００６１】
また、本実施形態例においては、ＣＣＤイメージセンサに用いる例としたが、ＣＭＯＳイメージセンサにも適用することが可能である。
以下に、第１〜第３の実施形態におけるＭＯＳトランジスタを用いたＣＭＯＳイメージセンサの、一実施形態について説明する。
【００６２】
図７に、ＣＭＯＳイメージセンサの概略構成を示す。本実施形態例に係る固体撮像装置２０１は、複数の画素２０２が、規則性をもって２次元配列された撮像部（いわゆる画素部）２０３と、撮像部２０３の周辺に配置された周辺回路とを有する。周辺回路は、垂直駆動部２０４、水平転送部２０５、及び出力部２０６を有して構成される。
【００６３】
画素２は、１つの光電変換素子であるフォトダイオードＰＤと、複数段のソースフォロア回路となる、画素トランジスタ（ＭＯＳトランジスタ）とにより構成される。
【００６４】
画素２０２において、フォトダイオードＰＤは、光入射で光電変換され、その光電変換で生成された信号電荷を蓄積する領域を有して成る。複数の画素トランジスタは、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び、選択トランジスタＴｒ４の４つのＭＯＳトランジスタを有している。転送トランジスタＴｒ１は、フォトダイオードＰＤに蓄積された信号電荷をフローティングディフュージョン領域ＦＤに読み出すトランジスタである。リセットトランジスタＴｒ２は、フローティングディフュージョン領域ＦＤの電位を規定の値に設定するためのトランジスタである。増幅トランジスタＴｒ３は、フローティングディフュージョン領域ＦＤに読み出された信号電荷を電気的に増幅するためのトランジスタである。選択トランジスタＴｒ４は、画素１行を選択して画素信号を垂直信号線８に読み出すためのトランジスタである。
なお、図示しないが、選択トランジスタＴｒ４を省略した３つのトランジスタとフォトダイオードＰＤで画素を構成することも可能である。
【００６５】
画素２０２の回路構成では、転送トランジスタＴｒ１のソースがフォトダイオードＰＤに接続され、そのドレインがリセットトランジスタＴｒ２のソースに接続される。転送トランジスタＴｒ１とリセットトランジスタＴｒ２間の電荷−電圧変換手段となるフローティングディフュージョン領域ＦＤ（転送トランジスタのドレイン領域、リセットトランジスタのソース領域に相当する）が増幅トランジスタＴｒ３のゲートに接続される。増幅トランジスタＴｒ３のソースは選択トランジスタＴｒ４のドレインに接続される。リセットトランジスタＴｒ２のドレイン及び増幅トランジスタＴｒ３のドレインは、電源電圧供給部に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線２０８に接続される。
【００６６】
垂直駆動部２０４は、転送トランジスタＴｒ１、リセットトランジスタＴｒ２、選択トランジスタＴｒ４のそれぞれのゲートに接続される転送信号線、リセット信号線、選択信号線に、所望のパルス信号を入力するための駆動回路を有する。すなわち、垂直駆動部４から、リセット信号線を介し、１行に配列された画素２のリセットトランジスタＴｒ２のゲートに、共通に印加される行リセット信号φＲＳＴが供給される。同じく、垂直駆動部２０４から、転送信号線を介して、１行の画素の転送トランジスタＴｒ１のゲートに、共通に印加される行転送信号φＴＲＦが供給される。さらに、同じく、垂直駆動部２０４から、選択信号線を介して、１行の選択トランジスタＴｒ４のゲートに、共通に印加される行選択信号φＳＥＬが供給される。
【００６７】
水平転送部２０５は、各列の垂直信号線２０８に接続された、アナログ／デジタル変換器２０９と、行選択回路（スイッチ手段）ＳＷと、水平転送線２１０とを有して構成される。出力部２０６は、増幅器又は、アナログ／デジタル変換器及び／又は信号処理回路から構成されるものであるが、本例では、水平転送線２１０からの出力を処理する信号処理回路２１１と、出力バッファ２１２とを有して構成される。また、水平転送線２１０は、例えばデータビット線と同数の信号線で構成されたバス信号線で構成される。
【００６８】
このＣＭＯＳイメージセンサ２０１では、各行の画素２０２の信号が各アナログ／デジタル変換器２０９にてアナログ／デジタル変換され、順次選択される行選択回路ＳＷを通じて水平転送線２１０に読み出され、順次に水平転送される。水平転送線２１０に読み出された画像データは、信号処理回路２１１を通じて出力バッファ２１２より出力される。
【００６９】
そして、このＣＭＯＳイメージセンサ２０１においては、複数段のソースフォロア回路を構成する画素トランジスタのうち、初段のソースフォロア回路となる選択トランジスタＴｒに、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。１段目のソースフォロア回路となる選択トランジスタＴｒ４の１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路である選択トランジスタＴｒ４に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＭＯＳイメージセンサ２０１の特性を向上させることができる。
【００７０】
また、図８に、本発明が適用できるＣＭＯＳイメージセンサの他の例を示す。
ＣＭＯＳイメージセンサ５５０は、複数の画素、本例では、４つの画素に、転送トランジスタを除く他の画素トランジスタを共有した例であり、以下、画素トランジスタを共有する画素群を共有画素という。すなわち、共有画素においては、光電変換素子であるフォトダイオードが４つ構成されている。図８において、図７と同一部分には、同一符号を付し重複説明を省略する。
【００７１】
本実施形態例の固体撮像装置５５０は、複数の共有画素５０２が、規則性を持って２次元配列された撮像部５５３（いわゆる画素部）と、撮像部５５３の周辺に配置された周辺回路とを有して構成される。周辺回路は、垂直駆動部２０４、水平転送部２０５、及び出力部２０６から構成される。共有画素５０２は、複数、本実施形態例では、４つの光電変換素子であるフォトダイオードＰＤ１〜ＰＤ４と、４つの転送トランジスタＴｒ１１〜Ｔｒ１４と、各１つのリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４とから構成される。
【００７２】
共有画素５０２の回路構成では、図８に示すように、４つの各フォトダイオードＰＤ［ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４］が、それぞれ対応する４つの転送トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４のソースに接続される。そして、各転送トランジスタＴｒ１１〜Ｔｒ１４のドレインが１つのリセットトランジスタＴｒ２のソースに接続される。各転送トランジスタＴｒ１１〜Ｔｒ１４とリセットトランジスタＴｒ２間の電荷−電圧変換手段となる共通のフローティングディフュージョン領域ＦＤは１つの増幅トランジスタＴｒ３のゲートに接続される。増幅トランジスタＴｒ３のソースは、１つの選択トランジスタＴｒ４のドレインに接続される。リセットトランジスタＴｒ２のドレイン及び、増幅トランジスタＴｒ３のドレインは、電源電圧供給部に接続される。また、選択トランジスタＴｒ４のソースが垂直信号線２０８に接続される。
【００７３】
各転送トランジスタＴｒ１１〜Ｔｒ１４のゲートには、それぞれ行転送信号φＴＲＦ１〜φＴＲＦ４が印加される。リセットトランジスタＴｒ２のゲートには行リセット信号φＲＳＴが印加される。そして、選択トランジスタＴｒ４のゲートには、行選択信号φＳＥＬが印加される。
【００７４】
垂直駆動部２０４、水平転送部２０５、出力部２０６その他の構成は、図７と同様であるから、重複説明を省略する。
【００７５】
このように、４つの画素が、転送トランジスタ以外の画素トランジスタを共有する共有画素を構成する場合の、共有画素５０２内における４つのフォトダイオードＰＤ１〜ＰＤ４及び、転送トランジスタＴｒ１１〜Ｔｒ１４を有するＣＭＯＳイメージセンサの配置レイアウトの一例を以下に示す。
【００７６】
図９は、図８に示したＣＭＯＳイメージセンサ５５０の要部の配置レイアウトである。
【００７７】
このＣＭＯＳイメージセンサ５５０では、２次元アレイ状に配列されたフォトダイオードＰＤ１〜ＰＤ４のうちの、斜めに隣り合うフォトダイオードＰＤ１、及びＰＤ２が１つのフローティングディフュージョン領域ＦＤを共有する。そして、フォトダイオードＰＤ１の列方向に、一つおきに隣り合うフォトダイオードＰＤ３と、フォトダイオードＰＤ２の列方向に、一つおきに隣り合うフォトダイオードＰＤ４とが、１つのフローティングディフュージョン領域ＦＤを共有する。そして、このように、斜めに隣り合うフォトダイオードＰＤ１〜ＰＤ４により、１つの共有画素６０が構成される。
【００７８】
この例において、各フォトトランジスタＰＤ１〜ＰＤ４と、フローティングディフュージョン領域ＦＤとの境界部には、それぞれの転送トランジスタＴｒ１１〜Ｔｒ１４の転送ゲート５９ａ，５９ｂ，５９ｃ，５９ｄが構成される。
【００７９】
そして、各転送ゲート５９ａ，５９ｂ，５９ｃ，５９ｄに接続されるように、図示しない転送信号線が構成される。
【００８０】
このようなＣＭＯＳイメージセンサ５５０においても、複数段のソースフォロア回路を構成する画素トランジスタのうち、初段のソースフォロア回路となる選択トランジスタＴｒ４に、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。１段目のソースフォロア回路となる選択トランジスタＴｒ４の１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路である選択トランジスタＴｒ４に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＭＯＳイメージセンサ５５０の特性を向上させることができる。
【００８１】
さらに、図１０に、本発明が適用できるＣＭＯＳイメージセンサの他の例を示す。
このＣＭＯＳイメージセンサ６００は、上下２つの画素でトランジスタを共有する例である。単位セル２３０は、実線で囲まれた部分であり、この単位セル２３０は、２つの画素２３１、２３２から構成されている。画素２３１，２３２は、それぞれ、フォトダイオード２３３，２３４と、複数段のソースフォロア回路を構成する画素トランジスタとから構成される。複数の画素トランジスタは、フォトダイオード２３３及び２３４のそれぞれに接続される２つの転送トランジスタＴｒ２３５，Ｔｒ２３６と、２つの画素２３１，２３２に共通のリセットトランジスタＴｒ２３７、増幅トランジスタＴｒ２３８とから構成される。転送トランジスタＴｒ２３５,Ｔｒ２３６のソースは、それぞれ、フォトダイオード２３３，２３４に接続されており、そのドレインがリセットトランジスタＴｒ２３７のソースに接続される。転送トランジスタＴｒ２３５，Ｔｒ２３６とリセットトランジスタＴｒ２３７間の電荷−電圧変換手段となるフローティングディフュージョン領域ＦＤ（転送トランジスタのドレイン領域、リセットトランジスタのソース領域に相当する）が増幅トランジスタＴｒ２３８のゲートに接続される。増幅トランジスタＴｒ２３８、及びリセットトランジスタＴｒ２３７のドレインは、電源電圧を供給する全面選択信号線２３９に接続される。
そして、増幅トランジスタＴｒ２３８のソースは、垂直信号線２４８に接続される。
【００８２】
そして、転送トランジスタＴｒ２３５，Ｔｒ２３６のゲートには、行転送信号φＴＲＦを供給する転送信号線２４２,２４３が接続されており、リセットトランジスタＴｒ２３７のゲートには、行リセット信号φＲＳＴを供給するリセット信号線２４１が接続されている。
【００８３】
このようなＣＭＯＳイメージセンサ６００においても、複数段のソースフォロア回路を構成する画素トランジスタのうち、初段のソースフォロア回路となる増幅トランジスタＴｒ２３８に、第１〜第３の実施形態で示したＭＯＳトランジスタを用いる。１段目のソースフォロア回路となる増幅トランジスタＴｒ２３８の１／ｆノイズは、変換効率に関わり、大きな問題となる。すなわち、第１〜第３の実施形態におけるＭＯＳトランジスタを、１段目のソースフォロア回路である増幅トランジスタＴｒ２３８に用いることにより、ゲート面積を、１／ｆノイズが悪化しないように維持することができる。そして、１／ｆノイズを悪化させないように維持された状態において、さらに、チャネル領域における電子、又はホールの移動度を向上させることができる。これにより、ＣＭＯＳイメージセンサ６００の特性を向上させることができる。
【００８４】
また、本実施形態例では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるイメージセンサに適用した場合を例に挙げて説明したが、本発明はイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム回路を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。
【００８５】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
さらに、本発明は、画素アレイ部の各単位画素を行単位で順に走査して各単位画素から画素信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【００８６】
また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【００８７】
以下に、上述した本発明の一実施形態におけるＣＣＤイメージセンサ、またはＣＭＯＳイメージセンサ等の固体撮像装置を電子機器に用いた場合の実施形態を示す。以下の説明では、一例として、カメラに、ＣＣＤイメージセンサ１を用いる例を説明する。
【００８８】
図１１に、本発明の一実施形態に係るカメラの概略断面構成を示す。本実施形態に係るカメラは、静止画撮影又は動画撮影可能なビデオカメラを例としたものである。
本実施形態に係るカメラは、ＣＣＤイメージセンサ１と、光学系１１０と、シャッタ装置１１１と、駆動回路１１２と、信号処理回路１１３とを有する。本実施形態例では、ＣＣＤイメージセンサ１として、上述した第１〜第３の実施形態におけるＭＯＳトランジスタを用いたＣＣＤイメージセンサが用いられる。
【００８９】
光学系１１０は、被写体からの像光（入射光）をＣＣＤイメージセンサ１の撮像面上に結像させる。これによりＣＣＤイメージセンサ１内に一定期間当該信号電荷が蓄積される。
シャッタ装置１１１は、ＣＣＤイメージセンサ１への光照射期間および遮光期間を制御する。
駆動回路１１２は、ＣＣＤイメージセンサ１の転送動作およびシャッタ装置１１１のシャッタ動作を制御する駆動信号を供給する。駆動回路１１２から供給される駆動信号（タイミング信号）により、ＣＣＤイメージセンサ１の信号転送を行なう。信号処理回路１１３は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいはモニタに出力される。
【００９０】
本実施形態例では、ＣＣＤイメージセンサ１に、先述した実施形態に係るＭＯＳトランジスタの構成を用いることで、ＣＣＤイメージセンサイメージセンサ１では、その特性が向上されている。そのため、本実施形態例のカメラでは、より良質な画像を得ることができる。
【００９１】
このように、ＣＣＤイメージセンサ１を適用できる電子機器としては、カメラに限られるものではなく、デジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置に適用可能である。それらの撮像装置において、固体撮像装置として先述した実施形態に係るＣＣＤイメージセンサ１を用いることで、当該ＣＣＤイメージセンサ１では、簡単な構成で、良質な画像を得ることができる。
【００９２】
本実施形態例においては、ＣＣＤイメージセンサ１をカメラに用いる構成としたが、前述した図７〜図１０に示したＣＭＯＳイメージセンサを用いることもできる。
【図面の簡単な説明】
【００９３】
【図１】Ａ，Ｂ 本発明の第１の実施形態に係るＭＯＳトランジスタの概略構成図と、図１Ａに示すＭＯＳトランジスタのＡ−Ａ線上に沿う概略断面構成である。
【図２】図１Ａに示すＭＯＳトランジスタのＡ−Ａ線上に沿う概略断面構成の他の例である。
【図３】Ａ，Ｂ 本発明の第２の実施形態に係るＭＯＳトランジスタの概略構成図と、図３Ａに示すＭＯＳトランジスタのＢ−Ｂ線上に沿う概略断面構成である。
【図４】Ａ，Ｂ 本発明の第３の実施形態に係るＭＯＳトランジスタの概略構成図と、図４Ａに示すＭＯＳトランジスタのＣ−Ｃ線上に沿う概略断面構成である。
【図５】本発明の一実施形態における固体撮像装置（ＣＣＤイメージセンサ）の概略平面構成である。
【図６】本発明の一実施形態におけるＣＣＤイメージセンサの要部の断面構成及び回路図である。
【図７】本発明の一実施形態における固体撮像装置（ＣＭＯＳイメージセンサ）の概略平面構成図である。
【図８】本発明の一実施形態における固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図（その２）である。
【図９】本発明のＣＭＯＳイメージセンサの要部の配置レイアウトを示す図である。
【図１０】本発明の一実施形態における固体撮像装置（ＣＭＯＳイメージセンサ）の概略構成図（その３）である。
【図１１】本発明の一実施形態における電子機器の概略構成図である。
【図１２】Ａ，Ｂ ＭＯＳトランジスタにおけるゲート幅を変化させたときの概略構成図である。
【符号の説明】
【００９４】
１・・ＣＣＤイメージセンサ、２・・受光部、３・・垂直転送レジスタ、４・・水平転送レジスタ、５・・出力回路、６・・半導体基板、２１，２２・・ソースフォロア回路、３０，４１，４６・・ＭＯＳトランジスタ、３１・・ゲート電極、３２・・素子分離領域、３３・・ソース・ドレイン領域、３４・・チャネル領域、３５・・ゲート絶縁膜、３６・・シリコン基板、３７・・トレンチ部、３８・・酸化シリコン、３９・・絶縁膜、４０・・ポリシリコン、４２・・シリコン酸化膜、４３・・ストレスライナー膜、４４Ｓ・・ソース配線、４４Ｄ・・ドレイン配線
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、
ソース・ドレイン領域と、
から構成されるＭＯＳトランジスタ。
【請求項２】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記素子分離領域は、ＳＴＩ（Shallow Trench Isolation）により構成される
請求項１記載のＭＯＳトランジスタ。
【請求項４】
前記ＳＴＩにより構成される素子分離領域は、トレンチ部に、酸化シリコン、又はポリシリコンが埋め込まれて構成される
請求項３記載のＭＯＳトランジスタ。
【請求項５】
前記素子分離領域は、ＬＯＣＯＳ（Local Oxidation Of Silicon）により形成された酸化膜によって構成され、前記ゲート電極はストレスライナー膜により被覆される
請求項１記載のＭＯＳトランジスタ。
【請求項６】
前記素子分離領域は、ソース・ドレイン領域を形成する導電型とは逆の導電型を有する半導体領域によって形成され、前記ゲート電極は、ストレスライナー膜により被覆される
請求項１記載のＭＯＳトランジスタ。
【請求項７】
複数の光電変換素子と、
前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、
前記フローティングディフュージョンに検出された信号電荷を出力するソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される出力回路と、
から構成される固体撮像装置。
【請求項８】
前記ＭＯＳトランジスタは、複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成する
請求項７記載の固体撮像装置。
【請求項９】
前記ＭＯＳトランジスタの、前記分割されたチャネル領域に対応するゲート幅は、１μｍ以下である
請求項７記載の固体撮像装置。
【請求項１０】
前記ＭＯＳトランジスタの、前記分割されたチャネル領域に対応するゲート幅は、１μｍ以下である
請求項８記載の固体撮像装置。
【請求項１１】
光学レンズと、
複数の光電変換素子と、前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、前記フローティングディフュージョンに検出された信号電荷を出力するソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域とから構成される出力回路と、から構成される固体撮像装置と、
前記固体撮像装置の出力信号を処理する信号処理回路と
を有する電子機器。
【請求項１２】
前記ＭＯＳトランジスタは、複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成する
請求項１１記載の電子機器。
【請求項１３】
基板に、素子活性領域を形成する工程、
前記素子活性領域に素子分離領域を形成することで、前記素子活性領域を複数に分割して、複数のチャネル領域を形成する工程、
前記複数に分割されたチャネル領域上に、ゲート電極を形成する工程
とを含むＭＯＳトランジスタの製造方法。
【請求項１４】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１３記載のＭＯＳトランジスタの製造方法。
【請求項１５】
基板に、複数の光電変換素子を形成する工程、
前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程、
前記フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極に対して、チャネル領域が素子分離領域により複数に分割されたソース・ドレイン領域とを有するように、出力回路を形成する工程、
とを有する固体撮像装置の製造方法。
【請求項１６】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１５記載の固体撮像装置の製造方法。
【請求項１７】
光学レンズ系を準備する工程、
基板に、複数の光電変換素子を形成する工程、前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程、前記フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極に対して、チャネル領域が素子分離領域により複数に分割されたソース・ドレイン領域とを有するように、出力回路を形成する工程とを有する固体撮像装置を準備する工程、
前記固体撮像装置からの信号を処理する信号処理回路を準備する工程、
とを有する電子機器の製造方法。
【請求項１８】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１７記載の電子機器の製造方法。
【請求項１】
ゲート電極と、
前記ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、
ソース・ドレイン領域と、
から構成されるＭＯＳトランジスタ。
【請求項２】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記素子分離領域は、ＳＴＩ（Shallow Trench Isolation）により構成される
請求項１記載のＭＯＳトランジスタ。
【請求項４】
前記ＳＴＩにより構成される素子分離領域は、トレンチ部に、酸化シリコン、又はポリシリコンが埋め込まれて構成される
請求項３記載のＭＯＳトランジスタ。
【請求項５】
前記素子分離領域は、ＬＯＣＯＳ（Local Oxidation Of Silicon）により形成された酸化膜によって構成され、前記ゲート電極はストレスライナー膜により被覆される
請求項１記載のＭＯＳトランジスタ。
【請求項６】
前記素子分離領域は、ソース・ドレイン領域を形成する導電型とは逆の導電型を有する半導体領域によって形成され、前記ゲート電極は、ストレスライナー膜により被覆される
請求項１記載のＭＯＳトランジスタ。
【請求項７】
複数の光電変換素子と、
前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、
前記フローティングディフュージョンに検出された信号電荷を出力するソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域と、から構成される出力回路と、
から構成される固体撮像装置。
【請求項８】
前記ＭＯＳトランジスタは、複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成する
請求項７記載の固体撮像装置。
【請求項９】
前記ＭＯＳトランジスタの、前記分割されたチャネル領域に対応するゲート幅は、１μｍ以下である
請求項７記載の固体撮像装置。
【請求項１０】
前記ＭＯＳトランジスタの、前記分割されたチャネル領域に対応するゲート幅は、１μｍ以下である
請求項８記載の固体撮像装置。
【請求項１１】
光学レンズと、
複数の光電変換素子と、前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンと、前記フローティングディフュージョンに検出された信号電荷を出力するソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極下において、素子分離領域により複数に分割されたチャネル領域と、ソース・ドレイン領域とから構成される出力回路と、から構成される固体撮像装置と、
前記固体撮像装置の出力信号を処理する信号処理回路と
を有する電子機器。
【請求項１２】
前記ＭＯＳトランジスタは、複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成する
請求項１１記載の電子機器。
【請求項１３】
基板に、素子活性領域を形成する工程、
前記素子活性領域に素子分離領域を形成することで、前記素子活性領域を複数に分割して、複数のチャネル領域を形成する工程、
前記複数に分割されたチャネル領域上に、ゲート電極を形成する工程
とを含むＭＯＳトランジスタの製造方法。
【請求項１４】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１３記載のＭＯＳトランジスタの製造方法。
【請求項１５】
基板に、複数の光電変換素子を形成する工程、
前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程、
前記フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極に対して、チャネル領域が素子分離領域により複数に分割されたソース・ドレイン領域とを有するように、出力回路を形成する工程、
とを有する固体撮像装置の製造方法。
【請求項１６】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１５記載の固体撮像装置の製造方法。
【請求項１７】
光学レンズ系を準備する工程、
基板に、複数の光電変換素子を形成する工程、前記光電変換素子により変換された信号電荷を検出するフローティングディフュージョンを形成する工程、前記フローティングディフュージョンに検出された信号電荷を出力する複数段のソースフォロア回路から構成される出力回路のうち、少なくとも初段のソースフォロア回路を構成するＭＯＳトランジスタが、ゲート電極と、前記ゲート電極に対して、チャネル領域が素子分離領域により複数に分割されたソース・ドレイン領域とを有するように、出力回路を形成する工程とを有する固体撮像装置を準備する工程、
前記固体撮像装置からの信号を処理する信号処理回路を準備する工程、
とを有する電子機器の製造方法。
【請求項１８】
前記分割されたそれぞれのチャネル領域に対応するゲート幅は、１μｍ以下である
請求項１７記載の電子機器の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−２９５８９０（Ｐ２００９−２９５８９０Ａ）
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願番号】特願２００８−１４９９５７（Ｐ２００８−１４９９５７）
【出願日】平成２０年６月６日（２００８．６．６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年１２月１７日（２００９．１２．１７）
【国際特許分類】
【出願日】平成２０年６月６日（２００８．６．６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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