絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路
【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能する第１導電型の半導体層１１、チャネル領域を囲み、半導体層１１に活性領域を定義する素子分離絶縁膜２１、活性領域の一方に設けられた第２導電型の第１主電極領域６２、活性領域の他方に設けられた第２導電型の第２主電極領域６３、活性領域の表面のゲート絶縁膜２２、多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられたゲート電極５４を備える。多結晶シリコン層は、第１主電極領域６２，第２主電極領域６３に接する部分は第２導電型の第１多結晶シリコン領域５４-2、チャネル領域と素子分離絶縁膜２１との境界領域の上部は第１導電型の第２多結晶シリコン領域５４-1である。
【解決手段】チャネル領域として機能する第１導電型の半導体層１１、チャネル領域を囲み、半導体層１１に活性領域を定義する素子分離絶縁膜２１、活性領域の一方に設けられた第２導電型の第１主電極領域６２、活性領域の他方に設けられた第２導電型の第２主電極領域６３、活性領域の表面のゲート絶縁膜２２、多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられたゲート電極５４を備える。多結晶シリコン層は、第１主電極領域６２，第２主電極領域６３に接する部分は第２導電型の第１多結晶シリコン領域５４-2、チャネル領域と素子分離絶縁膜２１との境界領域の上部は第１導電型の第２多結晶シリコン領域５４-1である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子の導通時に問題となるランダムテレグラフシグナルノイズ（以下において「ＲＴＳノイズ」」という。）を低減することが可能な絶縁ゲート型半導体素子の構造、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路の構造に関する。
【背景技術】
【０００２】
近年、増幅型固体撮像装置の一例としては、画素部が周辺の駆動回路及び信号処理回路と一体化するのに有利なＣＭＯＳにより構成されたＣＭＯＳイメージセンサが知られている。中でも最近では、増幅回路を各画素に備え、高画質が得られる４トランジスタ型のＣＭＯＳイメージセンサが主流となりつつあるが、集積度が向上するに従い、画素サイズを縮小するには、増幅回路を構成する各ＭＯＳＦＥＴのサイズを小さくする必要がある。
しかしながら、ＭＯＳＦＥＴのサイズを縮小すると、ＭＯＳＦＥＴの特性として、ＲＴＳノイズの発生が避けられないという課題があった。即ち、画素で発生するノイズの分布を取ると、図１６に示すように、ＭＯＳＦＥＴのサイズが小さくなるほど、ノイズレベルの大きな画素の割合が増大する（非特許文献１参照。）。
【０００３】
最近、この課題を詳細に解析した報告がなされた（非特許文献２参照。）。その内容を図１７及び図１８を用いて、ｎ型のＭＯＳＦＥＴの場合について議論する。ＭＯＳＦＥＴは、ｐ型半導体層１１の上にシリコン酸化膜からなるゲート絶縁膜２２を介してゲート電極３４が形成され、シリコン酸化膜（ＳｉＯ2膜）等の素子分離絶縁膜２１で周辺を囲まれた内側にドレイン領域６２、ソース領域６３が形成されて、ゲート電極３４の直下のチャネル領域をドレイン領域６２からソース領域６３に向かい電流Ｉが流れる。図１７(a)に示すように、ＲＴＳノイズの内、レベルの大きい領域Ｌはゲート幅方向の両端、即ち素子分離絶縁膜２１の近傍部分に集中し、レベルのやや大きい領域Ｍはゲートのドレイン端から少し離れた領域に集中している。
【０００４】
更に図１８では、ＭＯＳＦＥＴを動作させる直前にゲート電極に−１Ｖ程度の負バイアスを印加（これを「プレパルス有」と称す）した場合には、プレパルスがない場合に比べＲＴＳノイズが大幅に低減する結果が示される。ここで、横軸はドレイン電流値であり、分布が広がっているほどＲＴＳノイズが大であることを表す。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ａ．ラハブ（Lahav）他、「ピニングされたＣＭＯＳ画素におけるランダムテレグラフシグナルノイズの最適化（Optimization ofRandom Telegraph Noise Non Uniformity in a CMOS Pixel with a pinned-photodiode)」、２００７年国際イメージセンサワークショップ(InternationalImage Sensor Workshop)、ｐ．２３０−２３３、２００７年６月
【非特許文献２】Ｙ．東(Higashi)他、「物理学的基礎に基づくシミュレーションによるランダムテレグラフノイズの包括的理解(ComprehensiveUnderstanding of Random telegraph Noise with Physics Based Simulation)」、２０１１年ＶＬＳＩ技術シンポジウム技術報告要録(Symposiumon VLSI Technology Digest of Technical Papers）、 ｐ．２００−２０１、２０１１年６月
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１８に示したプレパルス印加法をＣＭＯＳイメージセンサの画素内の回路構成に適用しようとすると、以下に述べる重大な課題に直面する。
【０００７】
図１９に示すように、従来の４トランジスタ型ＣＭＯＳイメージセンサの構成では、受光部Ｄphは通常埋め込みフォトダイオードで構成され、受光部Ｄphから電荷検出部ＦＤへは転送トランジスタＴＴijにより信号電荷が転送される。電荷検出部ＦＤは受光部から信号電荷が転送される前に、リセットトランジスタＴＲijにより電源電圧供給配線ＶDDの電圧にリセットされる。次いで、転送トランジスタＴＴijがオンとなり信号電荷が転送される。リセット後及び信号電荷転送後の電荷検出部ＦＤ部の電位は、増幅トランジスタＴＡijにより増幅され、選択トランジスタＴＳijを介して読み出し垂直信号線Ｂjへ読み出される。
【０００８】
垂直信号線Ｂjには負荷トランジスタＴＬjが接続され、選択トランジスタＴＳijがオンのとき、増幅トランジスタＴＡijと負荷トランジスタＴＬjがソースフォロワを構成し、出力ＯＵＴを画素信号として得る。ここで、ＲＴＳノイズの主要発生源は増幅トランジスタＴＡijである。なぜなら、ＲＴＳノイズはゲート電圧のゆらぎとして表されるが、選択トランジスタＴＳijは十分オン状態（導通状態）でのリニア領域の動作でありゲート電圧の変動の影響は小さい。又、負荷トランジスタＴＬjは画素領域外なのでサイズを大きくでき、ＲＴＳノイズは十分に小さくできる。しかし増幅トランジスタＴＡijのゲートサイズは、電荷検出部ＦＤでの電荷電圧変換ゲインを高めるためにも小さいのが望ましく、ＲＴＳノイズが大きくなる。
【０００９】
図２０に示すように、図１９に示した従来の４トランジスタ型ＣＭＯＳイメージセンサの構成にプレパルス印加法を適用した構成では、プレパルス印加の対象となるのは増幅トランジスタＴＡijであり、その電荷検出部ＦＤにスイッチ素子ＴＩijのドレイン電極側を接続し、ソース電極側は−１Ｖ程度の負電圧源ＮＧＶを接続する。ＲＴＳノイズ低減のためには、増幅トランジスタＴＡijがオンする直前までスイッチ素子ＴＩijをオンし、電荷検出部ＦＤに負電圧を印加する必要がある。しかし電荷検出部ＦＤはｐ型半導体層１１をアノード領域とする電荷蓄積ダイオードＤACCのカソード領域を構成している。
【００１０】
したがって、電荷検出部ＦＤに−１Ｖ程度の負バイアスを印加すると電荷蓄積ダイオードＤACCのｐｎ接合に順方向電流が流れ、ｐ型半導体層１１に少数キャリアである電子が大量に注入される。ｐ型半導体層１１に注入された電子は拡散で周辺に広がり、間近にあるフォトダイオードＤphへ流入し、大きな暗電流となる。即ち、使用不能状態となる。
【００１１】
上記事情を鑑み、本発明は、ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の態様は、(a)少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方に設けられた第２導電型の第１主電極領域と、(d)活性領域の他方に設けられた第２導電型の第２主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜に接する多結晶シリコン層を含んで、ゲート絶縁膜の上に設けられ、第１主電極領域と第２主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを備える絶縁ゲート型半導体素子であることを要旨とする。
【００１３】
ここで「第１主電極領域」とは、ＭＯＳＦＥＴやＭＩＳＦＥＴ等の絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、「第２主電極領域」とは、絶縁ゲート型半導体素子の第１主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域であり、「第１主電極領域」がドレイン領域であれば、「第２主電極領域」はソース領域である。又、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。即ち、「第１導電型」がｐ型であれば、「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば、「第２導電型」はｐ型である。
【００１４】
この第１の態様に係る絶縁ゲート型半導体素子においては、多結晶シリコン層が、平面パターン上、第１主電極領域及び第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、チャネル領域と素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする。この第１の態様に係る絶縁ゲート型半導体の構造によればゲート電極の直下のチャネル領域のポテンシャルが、第１主電極領域及び第２主電極領域に接する領域と、チャネル領域と素子分離絶縁膜との境界領域とで、異なる値を取ることができる。
【００１５】
即ち、本発明の第１の態様に係る絶縁ゲート型半導体素子によれば、ゲート電極の直下のチャネル領域のポテンシャルが、第１主電極領域及び第２主電極領域に接する領域で深く、チャネル領域と素子分離絶縁膜との境界領域で浅くできる。したがって、第１の態様に係る絶縁ゲート型半導体素子を遮断状態とするときに、ゲート電極を半導体層と同じ電位にすることにより、少なくともチャネル領域と素子分離絶縁膜との境界領域を負バイアス印加と同じ状態にすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【００１６】
本発明の第２の態様は、(a)少なくとも一部がチャネル領域として機能する第１導電型の半導体層、チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜、活性領域の一方に設けられた第２導電型の第１主電極領域、活性領域の他方に設けられた第２導電型の第２主電極領域、活性領域の表面に設けられたゲート絶縁膜、ゲート絶縁膜に接する多結晶シリコン層を含んで、ゲート絶縁膜の上に設けられ、第１主電極領域と第２主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを有する第１の絶縁ゲート型半導体素子と、(b)この第１の絶縁ゲート型半導体素子が遮断時に、ゲート電極を半導体層と同じ電位に固定する第２の絶縁ゲート型半導体素子とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【００１７】
この第２の態様に係る絶縁ゲート型半導体集積回路においては、第１の態様に係る絶縁ゲート型半導体素子と同様に、多結晶シリコン層が、平面パターン上、第１主電極領域及び第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、チャネル領域と素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする。
【００１８】
本発明の第２の態様に係る絶縁ゲート型半導体集積回路によれば、ゲート電極の直下のチャネル領域のポテンシャルが、第１主電極領域及び第２主電極領域に接する領域で深く、チャネル領域と素子分離絶縁膜との境界領域で浅くできる。したがって、第１の絶縁ゲート型半導体素子を遮断状態とするときに、第２の絶縁ゲート型半導体素子を介して第１の絶縁ゲート型半導体素子のゲート電極を半導体層と同じ電位にすることにより、少なくとも第１の絶縁ゲート型半導体素子のチャネル領域と素子分離絶縁膜との境界領域を負バイアス印加と同じ状態にすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【発明の効果】
【００１９】
本発明によれば、ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１（ａ）は、本発明の第1の実施形態に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図で、図１（ｂ）は図１（ａ）のＡ−Ａ方向から見た断面図で、図１（ｃ）は図１（ｂ）に対応する電位（ポテンシャル）分布図である。
【図２】本発明の第1及び第2の実施形態等に係る絶縁ゲート型半導体素子のゲート電極の最下層に含まれる多結晶シリコン層がｎ型かｐ型かで、絶縁ゲート構造を構成するゲート電極の直下の半導体層に対する仕事関数が大きく異なることを説明する電位（ポテンシャル）分布図である。
【図３】本発明の第1及び第2の実施形態等に係る絶縁ゲート型半導体素子において、ｐ型の多結晶シリコン層の効果を説明する電位（ポテンシャル）分布図である。
【図４】本発明の第１の実施形態に係る絶縁ゲート型半導体素子をＣＭＯＳイメージセンサの画素回路の増幅トランジスタに適用した場合の回路構成を素子シンボルで表現した回路図である。
【図５】図４に素子シンボルで示した回路構成を、具体的に半導体基板上に半導体集積回路として実現する際の実体配線の物理的な構成の一例を、第1配線層のレベルまで示す回路配置図（平面パターン）である。
【図６】図４に素子シンボルで示した回路構成を、具体的に半導体基板上に半導体集積回路として実現する際の実体配線の物理的な構成の一例を、第1配線層の上の第２配線層及び第３配線層レベルまで示す回路配置図（平面パターン）である。
【図７】図４〜図６に示した回路構成における各素子の動作を説明するタイミング図である。
【図８】第1の実施形態に係る絶縁ゲート型半導体素子の電極構造の他の例を説明する模式的な断面図である。
【図９】第1の実施形態に係る絶縁ゲート型半導体素子の電極構造の更に他の例を説明する模式的な断面図である。
【図１０】図８における電位分布を示す図である。
【図１１】図４〜図６に示した回路構成における各素子の動作を説明するタイミング図の他の例である。
【図１２】本発明の第1の実施形態の変形例に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図である。
【図１３】図１３（ａ）は、本発明の第２の実施形態に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図で、図１３（ｂ）は図１３（ａ）のＢ−Ｂ方向から見た断面図で、図１３（ｃ）は図１３（ｂ）に対応する電位（ポテンシャル）分布図である。
【図１４】第２の実施形態に係る絶縁ゲート型半導体素子の電極構造の他の例を説明する模式的な断面図である。
【図１５】本発明の第２の実施形態の変形例に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図である。
【図１６】ＭＯＳＦＥＴのサイズ（ゲート面積）を縮小した場合の、従来の絶縁ゲート型半導体素子におけるＲＴＳノイズのゲートサイズ依存性を示す図である。
【図１７】図１７（ａ）は、従来の絶縁ゲート型半導体素子におけるＲＴＳノイズの発生源の位置の分布を示す平面図で、図１７（ｂ）は図１７（ａ）に対応する断面図である。
【図１８】非特許文献２に記載された、従来のプレパルス印加によるゲート駆動方法によるＲＴＳノイズ低減効果を示す図である。
【図１９】従来のＣＭＯＳイメージセンサの画素回路を素子シンボルで示す回路図である。
【図２０】プレパルス印加による従来のゲート駆動方法を、図１９に示した従来のＣＭＯＳイメージセンサの画素内の回路構成に適用した場合における、画素内に発生する課題を回路図によって説明する模式図である。
【発明を実施するための形態】
【００２１】
次に、図面を参照して、本発明の第１及び第２の実施形態並びにその変形例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２２】
又、以下に示す第１及び第２の実施形態並びにその変形例は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００２３】
（第１の実施形態）
本発明の第１の実施形態に係る絶縁ゲート型半導体素子は、図1（ａ）及び（ｂ）に示すように、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層（ポリシリコン層）を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５４とを備える。
【００２４】
「第１導電型の半導体層１１」は図１（ａ）では半導体基板として示しているが、例示に過ぎず、「少なくとも一部がチャネル領域として機能する半導体層１１」は、第１導電型若しくは第２導電型の半導体基板の上に設けられた第１導電型のエピタキシャル成長層でもよく、ＳＯＩ構造に於けるＳＯＩ酸化膜の上に設けられた第１導電型の半導体層でもよい。更には、半導体集積回路等の場合は、半導体基板の上部の一部、若しくはエピタキシャル成長層の上部の一部に選択的に設けられた第１導電型のウェル領域等の占有面積（占有容積）を限定された個別の領域を「第１導電型の半導体層１１」としてもよい。
【００２５】
既に説明したとおり、「第１主電極領域６２」とは、第１の実施形態に係る絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、「第２主電極領域６３」とは、絶縁ゲート型半導体素子の第１主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。即ち、「第１主電極領域６２」がソース領域であれば、「第２主電極領域６３」はドレイン領域であり、「第１主電極領域６２」がドレイン領域であれば、「第２主電極領域６３」はソース領域である。
【００２６】
いずれを「第１主電極領域６２」とし、いずれを「第２主電極領域６３」とするかは、単なる選択の問題であり、図1に示すような対称性を有するトポロジーの場合は、回路仕様やバイアスの選択により、任意にソース領域とドレイン領域とを互換することが可能である。又、集積回路を構成する場合は、回路のトポロジーにより、同一の半導体領域が一方の絶縁ゲート型半導体素子のソース領域として機能し、他方の絶縁ゲート型半導体素子のドレイン領域として機能するソース・ドレイン共通領域となる場合もあり得る。
【００２７】
又、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。即ち、「第１導電型」がｐ型であれば、「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば、「第２導電型」はｐ型であるが、第１の実施形態に係る絶縁ゲート型半導体素子では、第１導電型がｐ型、第２導電型がｎ型のｎＭＯＳＦＥＴの場合について説明するが、第１導電型をｎ型、第２導電型をｐ型とするｐＭＯＳＦＥＴの場合にも、以下の説明における極性を逆にすることで、同様に適用可能であるので図１等に示した構造に限定される必要はない。
【００２８】
第１の実施形態に係る絶縁ゲート型半導体素子は、図1（ａ）及び（ｂ）に示すように、多結晶シリコン層（ポリシリコン層）が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型（ｎ型）の第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型（ｐ型）の第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1である。そして、図1（ａ）から明らかなように、チャネル領域の中央の上部に第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1が設けられるように、第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1が、ゲート絶縁膜２２のゲート幅方向（図１（ａ）において上下方向）に沿って、チャネル領域と素子分離絶縁膜２１との一方の境界領域の上部から他方の境界領域の上部まで連続している。
【００２９】
そして、第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2と第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1との間の遷移領域となる第３多結晶シリコン領域５４-3が、ゲート幅方向（図１（ａ）において上下方向）に沿って存在している。第３多結晶シリコン領域５４-3は、第３多結晶シリコン領域５４-3の部分で第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが重なっていても良いし、第３多結晶シリコン領域５４-3を隔てて第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れていても良い。第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが重なっている場合はｎ型の不純物元素とｐ型の不純物元素が互いに補償する（打ち消し合う）ことで高比抵抗の領域となる。第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れている場合は、第１多結晶シリコン領域５４-2及び第２多結晶シリコン領域５４-1を形成するために意図的に導入した高濃度のｎ型とｐ型の不純物元素が存在しないことで、不純物密度が低い領域となる。このように、第３多結晶シリコン領域５４-3の部分は、フォトリソグラフィーにおけるアライメントマージンとして発生する領域であるので、以下に述べる効果に対しては無効領域となる。したがって、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との重畳、又は離間のいずれの場合においても、第３多結晶シリコン領域５４-3の部分の寸法は小さいほど望ましい。
【００３０】
即ち、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れている場合における第３多結晶シリコン領域５４-3は、アライメントマージン領域として第１多結晶シリコン領域５４-2及び第２多結晶シリコン領域５４-1を形成する前のゲート電極形成用の多結晶シリコン層が残留した領域であるため、プロセスの履歴に依存して、ノンド−プのポリシリコンや高比抵抗のポリシリコン領域等となる。いわゆるノンド−プのポリシリコン膜として、第１多結晶シリコン領域５４-2及び第２多結晶シリコン領域５４-1を形成するためのイオン注入や熱拡散、若しくは成膜中に於ける気相からの不純物導入等の種々の不純物導入プロセスにより、意図的に
燐（Ｐ），ヒ素（Ａs）、ホウ素（Ｂ）等の不純物元素を多結晶シリコンに導入されなくても、原料ガスや成長容器からの汚染等の製造プロセスに起因した少量の残留不純物の第３多結晶シリコン領域５４-3の存在は許容されるし、その前の段階のプロセスにおいて意図的に導入した比較的低濃度の不純物元素が第３多結晶シリコン領域５４-3が存在する等の種々の状況が許容される。図１（ａ）の平面図に示すように、第１の実施形態に係る絶縁ゲート型半導体素子では、ゲート電極５４を構成する多結晶シリコン層への不純物添加が単一ではない。
【００３１】
図1（ａ）に示す例では、第３多結晶シリコン領域５４-3が、角部がほぼ直角なＵ字型（若しくは、片かなの「コ」の字型）をなして第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間に設けられている場合を示しているが、第３多結晶シリコン領域５４-3を省略して、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが互いに直接接するような平面構造でも構わない。更に、プロセスに依存するが、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが互いに極く僅かオーバーラップして、オーバーラップした部分で、第１導電型（ｐ型）の不純物と第２導電型の不純物（ｎ型）が同時に添加された多結晶シリコンの領域からなる第３多結晶シリコン領域５４-3を形成しても、第３多結晶シリコン領域５４-3の幅が、無視できる程度に狭ければ構わない。
【００３２】
即ち、製造プロセスの観点からは、フォトリソグラフィー工程におけるｎ＋型イオン注入領域となるイオン注入用マスクの開口部の部分には、平面パターン上、第１主電極領域６２、第２主電極領域６３と共に第１主電極領域６２及び第２主電極領域６３に接するゲート電極の領域が含まれて露出するので、このイオン注入用マスクの開口部の部分に第１主電極領域６２及び第２主電極領域６３と同じ燐（31Ｐ＋）やヒ素（75Ａs＋）等のｎ型の不純物イオンが注入される。他方、ｐ＋型イオン注入領域となるイオン注入用マスクの開口部の部分には、素子分離絶縁膜
２１（例えば、一般にはＳＴＩ（Shallow Trench Isolation）膜）との境界付近及びチャネル領域中央付近が含まれて露出するので、このイオン注入用マスクの開口部の部分に第１主電極領域６２及び第２主電極領域６３と反対導電型となるホウ素（11B＋）やフッ化ホウ素（49ＢＦ＋）等のｐ型の不純物イオンが注入される。
【００３３】
ｎ＋型イオン注入領域、ｐ＋型イオン注入領域の境界はほぼ接するのが望ましいが、フォトリソグラフィー技術上、マスク合わせ余裕により、ゲートサイズに比べ僅かのギャップないし重なりがあっても効果に影響はない。但し、第１主電極領域６２及び第２主電極領域６３の一部にｐ＋型のイオンのみが注入されるようなマスクパターンのずれが発生すると、第１導電型（ｐ型）の半導体層１１と繋がり、ｎ＋型イオン注入領域との間で電界集中が発生するから、マスクパターンの設計としては、第１主電極領域６２及び第２主電極領域６３にｐ＋型イオン注入領域が単独で重ならないように注意が必要である。
【００３４】
ゲート絶縁膜２２としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜に限定されるものではなく、シリコン酸化膜以外のシリコン窒化膜（Ｓｉ3Ｎ4膜）等の種々の絶縁膜を用いることが可能である。例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜からなるＯＮＯ膜等の多層構造の絶縁膜でもよい。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜が絶縁膜として使用可能である。同様に、素子分離絶縁膜
２１も、シリコン酸化膜等種々の絶縁膜が採用可能である。
【００３５】
ゲート電極５４の最下層に含まれる多結晶シリコン層がｎ型かｐ型かで、絶縁ゲート構造を構成するゲート電極５４の直下の半導体（シリコン）層１１に対する仕事関数は大きく異なる。即ち、図２に示すように、同じフェルミレベルであっても、ｐ＋型はｎ＋型に比べほぼバンドギャップ（約１Ｖ）程度真性半導体の電位が低下する。したがって、図３に示すように、ゲート電圧が半導体層１１と同じ接地電位（０Ｖ）で比較すると、ｐ＋型多結晶シリコン電極（ポリ電極）はｎ＋型多結晶シリコン電極（ポリ電極）の−１Ｖのときの値に相当する。このとき、図３の破線で示すようにチャネル領域はほぼ蓄積（accumulate）状態となる。
【００３６】
したがって、第１の実施形態に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子のチャネル領域の第１主電極領域６２及び第２主電極領域６３間のゲート長方向の電位分布が、図１（ｃ）に示すように、電位障壁の高さが第１主電極領域６２及び第２主電極領域６３側の端部で低く、ゲート長方向に測ったチャネル領域の中央部で高い形状となる。このため、第１の実施形態に係る絶縁ゲート型半導体素子が遮断状態のときに、ゲート電極５４の電位を半導体層１１と同じ接地電位（０Ｖ）にすることにより、少なくとも、ゲート長方向に測ったチャネル領域の中央部の電位障壁の高さを−１Ｖ程度の負バイアスがｎ＋型の多結晶シリコンからなるゲート電極に印加された場合と同じ電位障壁の高さにすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【００３７】
なお、図１（ｃ）と直交する方向の電位分布は示していないが、図１（ｃ）と直交する方向において、第２多結晶シリコン領域５４-1が、チャネル領域と素子分離絶縁膜２１との一方の境界領域の上部から他方の境界領域の上部まで連続しているため、第１の実施形態に係る絶縁ゲート型半導体素子によれば、チャネル領域と素子分離絶縁膜２１との境界領域近傍のチャネル領域を蓄積状態として、負バイアス印加と同じ状態にすることが可能であるので、ＲＴＳノイズを大幅に低減可能となる。
【００３８】
図４は、第１の実施形態に係る絶縁ゲート型半導体素子をＣＭＯＳイメージセンサ上で実現する場合の画素Ｘijの回路構成を回路シンボル（素子シンボル）で表現した回路図である。図４に示すように、第１の実施形態に係るＣＭＯＳイメージセンサの画素Ｘijのフォトダイオードとして機能する受光部Ｄphのカソード領域は、転送トランジスタＴＴijのソース電極に接続され、転送トランジスタＴＴijのドレイン電極は、電荷蓄積ダイオードＤACCのカソード領域である電荷検出部ＦＤに接続されている。電荷検出部ＦＤは、増幅トランジスタＴＡijのゲート電極に接続されている。
【００３９】
ここで、増幅トランジスタＴＡijのゲート電極は、図１に示した導電型の異なる複数の多結晶シリコン領域５４-1．５４-2，５４-3を有するゲート構造を有する。又、増幅トランジスタＴＡijのゲート電極に接続された電荷検出部ＦＤには、スイッチ素子ＴＷijのドレイン電極側を接続し、スイッチ素子ＴＷijのソース電極側は接地電位（０Ｖ）に固定されている。スイッチ素子ＴＷijは、図４の素子シンボルから分かるようにｎＭＯＳＦＥＴで構成可能である。
【００４０】
そして、図４の回路図に示すように、増幅トランジスタＴＡijのゲート電極は、電荷検出部ＦＤを介して、リセットトランジスタＴＲijのソース電極とスイッチ素子ＴＷijのドレイン電極に接続されている。リセットトランジスタＴＲijのドレイン電極及び増幅トランジスタＴＡijのドレイン電極は、それぞれ電源電圧供給配線ＶDDに接続され、増幅トランジスタＴＡijのソース電極は画素選択用の選択トランジスタＴＳijのドレイン電極に接続されている。
【００４１】
図４の素子シンボルから分かるように、転送トランジスタＴＴij、増幅トランジスタＴＡij、リセットトランジスタＴＲij及び選択トランジスタＴＳijも、スイッチ素子ＴＷijと同様にそれぞれｎＭＯＳＦＥＴで構成することが、ＣＭＯＳイメージセンサの場合はプロセス上好適であるが、必ずしもｎＭＯＳＦＥＴに限定して解釈する必要はない。
【００４２】
図４に示した回路図の構成において、リセットトランジスタＴＲijのリセットゲート電極に対し、リセット信号ＲＴｉをハイ（Ｈ）レベル（ＲＴｉ＝“１”）にして、電荷検出部ＦＤに蓄積された電荷をそれぞれ吐き出し、電荷検出部ＦＤをリセットする。更に、画素選択用の選択トランジスタＴＳijのソース電極は、ｊ列の垂直信号線Ｂｊに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号ＳＬｉが、図示を省略したタイミング発生回路に駆動されて垂直シフトレジスタ（垂直走査回路）から与えられる。
【００４３】
垂直信号線Ｂjには負荷トランジスタＴＬjが接続され、選択トランジスタＴＳijがオンのとき、増幅トランジスタＴＡijと負荷トランジスタＴＬjがソースフォロワを構成し、出力ＯＵＴを画素信号として得る等の動作は、。従来のＣＭＯＳイメージセンサの画素Ｘijの回路の動作と同様である。
【００４４】
図４に素子シンボルで示した回路構成を、具体的に半導体基板上に半導体集積回路として実現する際の実体配線の物理的な構成は、断面図の図示を省略しているが、例えば不純物密度が１×１０18ｃｍ-3程度以上の高不純物密度の第１導電型（ｐ＋型）基板上に、不純物密度が１×１０１２〜１×１０１5ｃｍ-3程度の低不純物密度の第１導電型（ｐ− 型）のエピタキシャル成長層を、例えば、厚さを、エピタキシャル成長層の不純物密度のそれぞれに対応して２０〜５μｍ程度となるように形成し、このｐ− 型のエピタキシャル成長層と、エピタキシャル成長層の上部に埋め込んで設けた第２導電型（ｎ型）の表面埋込領域とでフォトダイオードとして機能する受光部Ｄphを構成している。
【００４５】
そして、図４に示すとおり、１画素領域内に１個の転送トランジスタＴＴijと４トランジスタからなる増幅回路をそれぞれ配置して５トランジスタ型の画素Ｘijを構成し、この画素Ｘijをマトリクス状に2次元配列している（ｉ，ｊはそれぞれ２以上の正の整数である。）。これらトランジスタは、図１の半導体層１１上に形成される。第１導電型の半導体層１１の不純物密度は１×１０１７ｃｍ-3程度であるので、エピタキシャル成長層の表面側の受光部Ｄph以外の領域にウェル等で半導体層１１が形成される。
【００４６】
図５の回路配置図（平面パターン）に、一例として示すように、ＣＭＯＳイメージセンサの画素Ｘijを構成する受光部Ｄphは、素子分離絶縁膜２１中に設けられた開口部の内部に設けられている。即ち、図５に例示した平面パターンでは、素子分離絶縁膜２１中に設けられた開口部の内部となる領域において、
ｐ− 型のエピタキシャル成長層の上部に第２導電型（ｎ型）の表面埋込領域が設けられ、フォトダイオードとして機能する受光部Ｄphが配置されている。
【００４７】
又、ＣＭＯＳイメージセンサの画素Ｘijを構成する４トランジスタの半導体集積回路の実体的な平面パターン（回路配置図）の一例を例示すれば、図５に示すように、素子分離絶縁膜２１中に設けられた開口部を活性領域として定義し、この活性領域の内部に、第１主電極領域（ソース領域）６１，第２主電極領域（ソース・ドレイン共通領域）６２，第１主電極領域（ドレイン領域）６３，第２主電極領域（ソース・ドレイン共通領域）６４及び第１主電極領域（ソース領域）６５を配置した平面パターンが例示できる。ここで図示しないが、受光部Ｄph以外の領域には、半導体表面側に不純物密度が１×１０１７ｃｍ-3程度の第１導電型（ｐ型）のウェルが形成されている。
【００４８】
即ち、図５は、第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５は、周囲を素子分離絶縁膜２１に囲まれて配置した平面パターンの一例を示しているが、このようなレイアウトに限定されるものではない。
【００４９】
第２主電極領域６４は、図４に示した回路構成における電荷検出部ＦＤであり、図５に示した平面パターンにおいては、転送トランジスタＴＴijの転送ゲート電極５２を介して、受光部Ｄphから第２主電極領域６４に電荷が転送され、４トランジスタからなる増幅回路で増幅される。
【００５０】
図５において、転送ゲート電極５２の下でチャネルと素子分離絶縁膜２１との境界を点線で示す。チャネル領域には素子分離絶縁膜２１よりも薄いゲート絶縁膜が設けられ、転送ゲート電極５２の下で点線で囲まれた内側に転送トランジスタＴＴijが構成されている。素子分離絶縁膜２１の上にＬ字型に配置された転送ゲート電極５２の部分は、転送トランジスタＴＴijのゲート電極５２に印加する転送信号ＴＸiを供給する配線層として機能している。
【００５１】
図５に示したような平面パターンの例示において、第２導電型の第１主電極領域６３及び第２導電型の第２主電極領域６４と、第１主電極領域６３及び第２主電極領域６４の間のチャネル領域の上部に設けられたゲート電極５５とで、６３をドレインとするリセットトランジスタＴＲijを構成し、第２導電型の第１主電極領域６５及び第２導電型の第２主電極領域６４と、第１主電極領域６５及び第２主電極領域６４の間のチャネル領域の上部に設けられたゲート電極５６とで６４をドレインとする絶縁ゲート型半導体素子としてのスイッチ素子ＴＷijを構成している。
【００５２】
更に、図５に示す平面パターンの例示においては、第２導電型の第２主電極領域６２及び第２導電型の第１主電極領域６３と、第２主電極領域６２及び第１主電極領域６３の間のチャネル領域の上部に設けられたゲート電極５４で第１主電極領域６３をドレインとする増幅トランジスタＴＡijが構成される。ゲート電極５４は、図１に示す構造であり、第１多結晶シリコン領域５４-2、第２多結晶シリコン領域５４-1、および第３多結晶シリコン領域５４-3からなる。（図５に、ｎ＋型不純物元素添加するためのイオン注入用マスクパターンの開口部を領域４１ａ．４１ｂ、ｐ＋型不純物元素添加するためのイオン注入用マスクパターンの開口部を領域４２ａ，４２ｂで表す。）
【００５３】
ここで、第２主電極領域６２は、増幅トランジスタＴＡijのソース領域として機能すると同時に、増幅トランジスタＴＡijに接続された選択トランジスタＴＳijのドレイン領域として機能するソース・ドレイン共通領域である。即ち、第２導電型の第１主電極領域６１及び第２導電型の第２主電極領域６２と、第１主電極領域６１と第２主電極領域６２の間のチャネル領域の上部に設けられたゲート電極５３とで６２をドレインとする選択トランジスタＴＳijが構成される。
【００５４】
既に、図１の説明において、「第１導電型の半導体層１１」は、半導体基板の上部、若しくはエピタキシャル成長層の上部に設けられた第１導電型のウェル領域でもよい、と説明したが、図５に示した第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５は、素子分離絶縁膜２１の下方に設けられた、図示を省略した第１導電型（ｐ型）の増幅回路形成ウェル領域の内部に設けられている。
【００５５】
図５の右上方に位置する矩形の第１導電型（ｐ＋型）の半導体領域は、素子分離絶縁膜２１の開口部に設けられた、増幅回路形成ウェル領域の接地電位コンタクト部６６であり、この接地電位コンタクト部６６は第１導電型の増幅回路形成ウェル領域と電気的に接続され、当該ウェル領域および第１導電型のエピタキシャル層などを介して第１導電型（ｐ＋型）基板にも電気的に接続され、共に接地電位（ＧＮＤ）に固定されている。
【００５６】
第１層配線層となるゲート電極５２，５３，５４，５５及び５６の上には、図示を省略した第１層の層間絶縁膜が設けられ、この層間絶縁膜の上に、図６に示すような第２層配線層７１，７２，７３，７６，７７及び７８、更には、第２層配線層の上の図示を省略した第２層の層間絶縁膜と、第２層の層間絶縁膜の上の第３層配線層７４，７５が設けられている。第１層及び第２層の層間絶縁膜としては、シリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜、或いはこれらの複合膜や多層膜等、種々絶縁膜が採用可能である。
【００５７】
即ち、図６に示すように、第２層配線層７７によって、接地電位コンタクト部６６は、第１層の層間絶縁膜を貫通するコンタクトホールを介して、スイッチ素子ＴＷijの第１主電極領域（ソース領域）６５に電気的に接続されている。なお、図６では、画素内の素子分離絶縁膜２１中の開口部を用いて接地電位コンタクト部６６を形成し、スイッチ素子ＴＷijの第１主電極領域（ソース領域）６５と第２層配線層７７で接続して、これに第３層配線層８１から接地（ＧＮＤ）電位を与えている。接地電位の与え方としては、これ以外に、各画素内の第２層配線層７７は維持しつつ、接地電位の電源配線となる第２ないし第３層配線層を用いて、多数の画素が配列された画素エリア全体の周辺のみで第１導電型（ｐ型）の増幅回路形成ウェル領域に対し、接地（ＧＮＤ）電位を与えることも可能である。
【００５８】
又、第２層配線層７８によって、スイッチ素子ＴＷijとリセットトランジスタＴＲijとの共通の第２主電極領域６４は、第１層の層間絶縁膜を貫通するコンタクトホールを介して、増幅トランジスタＴＡijのゲート電極５４に電気的に接続されている。更に、転送トランジスタＴＴijのゲート電極５２、選択トランジスタＴＳijのゲート電極５３、リセットトランジスタＴＲijのゲート電極５５、スイッチ素子ＴＷijのゲート電極５６は、それぞれ、第１層の層間絶縁膜を貫通するコンタクトホールを介して、転送信号ＴＸi供給用の第２層配線層７６，垂直選択信号ＳＬi供給用の第２層配線層７３，リセット信号ＲＴi供給用の第２層配線層７２，スイッチ駆動信号ＳＷi供給用の第２層配線層７１に電気的に接続されている。
【００５９】
更に、図６に示すように、垂直信号線Ｂｊとなる第３層配線層７４が第１層及び第２層の層間絶縁膜を貫通するコンタクトホールを介して、選択トランジスタＴＳijの第１主電極領域６１に電気的に接続され、電源線となる第３層配線層７５が、第１層及び第２層の層間絶縁膜を貫通するコンタクトホールを介して、リセットトランジスタＴＲijと増幅トランジスタＴＡijの共通の第１主電極領域６３に電気的に接続されている。図６に示した第２層配線層７１，７２，７３，７６，７７及び７８並びに第３層配線層７４，７５としては、不純物を添加した多結晶シリコン膜、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の金属配線が採用可能である。
【００６０】
なお、図６の第２層配線層７１，７２，７３，７６，７７及び７８並びに第３層配線層７４，７５の構成は一例であり、配線層７１，７２，７３，７６，７７及び７８を第３層配線層とし、配線層７４，７５を第２層配線層としてもよい。或いは、配線層７４，７５を第２層の層間絶縁膜を介して、第２層配線層と第２層配線層に直交する第３層配線層の２層で構成してもよい。更に、第２層配線層や第３層配線層だけでなく、増幅回路のレイアウトは種々のトポロジーが可能であり、上記に限定されるものではない。更に、第３層配線層の上に更に他の（上層の）配線層や、シリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜、或いはポリイミド膜等からなるパッシベーション膜等があっても構わない。
【００６１】
図４〜図６に示した回路構成における各素子（トランジスタ）の動作を説明するタイミング図を図７に示す。図７において、スイッチ素子ＴＷijのゲート電極５６に入力されるスイッチ駆動信号ＳＷiの波形は、選択トランジスタＴＳijのゲート電極に入力される垂直選択信号ＳＬiがハイ（Ｈ）レベル（ＲＴｉ＝“１”）となる期間ｔ２〜ｔ６よりやや長いｔ１〜ｔ７の期間だけロウ（Ｌ）レベル（ＳＷi＝“０”）とする。
【００６２】
したがって、増幅トランジスタＴＡijが動作する直前まで、増幅トランジスタＴＡijのゲート電極５４は０Ｖに保持される。増幅トランジスタＴＡijのゲート電極５４が０Ｖに保持されている期間は、図１の第２多結晶シリコン領域５４-1の直下のチャネル領域は蓄積状態となる。即ち、スイッチ素子ＴＷijによるプレパルス印加効果によりＲＴＳノイズ源が不活性化され、その後の増幅トランジスタＴＡijが導通状態となって動作するとき、ＲＴＳノイズは大幅に抑圧される。特に、図１（ａ）の第２多結晶シリコン領域５４-1の占有面積の範囲が示すように、図１７で示したＲＴＳノイズレベルが特に大きい領域Ｌだけでなく、ＲＴＳノイズレベルがやや大きい領域Ｍの上方をも、第２多結晶シリコン領域５４-1がカバーでき、ＲＴＳノイズ抑圧効果が極めて大きくなる。
【００６３】
第１の実施形態に係る絶縁ゲート型半導体素子では、増幅トランジスタＴＡijのゲート電極５４には第１導電型（ｐ型）の半導体層１１と同じ０Ｖまでしか印加しないため、このゲート電極に接続された電荷検出部ＦＤをカソード電極とする電荷蓄積ダイオードＤACCのｐｎ接合に順方向電流が流れることはなく、フォトダイオードＤphに過剰な暗電流を生じることがない。
【００６４】
なお、図１において増幅トランジスタＴＡijのゲート電極５４に電位を与えるコンタクトを第１導電型（ｐ型）の第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1側で取ると、ゲート電極５４の電位変化が高い側へシフトする場合は、ゲート電極５４の内部において、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合の順方向となり、第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側も追随するが、ゲート電極５４の電位変化が低い側へシフトする場合は第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合が逆方向となるので、第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側が、ゲート電極５４の電位変化に追随できない可能性がある。
【００６５】
そのため、図８に示すように、ゲート電極５４を構成する多結晶シリコン層５４-1，５４-2，５４-3の上に、ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２等の高融点金属のシリサイドを含むシリサイド膜２３を形成し、高融点金属のシリサイド膜２３の上にコンタクトを取るようにすれば、増幅トランジスタＴＡijのゲート電極５４の電位変化が低い側へシフトする場合でも、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合の逆方向となるのを防止できるので、第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側がゲート電極５４の電位変化に追随できるようにできる。
【００６６】
図８では、ゲート電極５４を構成する多結晶シリコン層５４-1，５４-2，５４-3の上にシリサイド膜２３を形成する場合を示したが、更に、一般的に行われるセルフアラインドシリサイド（サリサイド）により、図９に示すように、第１主電極領域６２と第２主電極領域６３の上にも同じように、高融点金属のシリサイド膜２４を形成して、もよい。
【００６７】
図８及び図９に示すように、ゲート電極５４を構成する多結晶シリコン層５４-1，５４-2，５４-3の上にシリサイド膜２３ないし２４を形成した場合の深さ方向ポテンシャル分布を図１０に示す。シリサイド膜２３ないし２４のフェルミレベルが多結晶シリコン層５４-1，５４-2，５４-3のフェルミレベルと一致するように形成されるから、多結晶シリコン層５４-1，５４-2，５４-3より下側のチャネル領域のポテンシャルはシリサイド膜２３ないし２４がない場合と同様になり、前述したのと同様に、スイッチ素子ＴＷijによる増幅トランジスタＴＡijのゲート電極５４へのプレパルス印加効果によりＲＴＳノイズ源が不活性化され、増幅トランジスタＴＡijのＲＴＳノイズが大幅に抑圧される効果が維持される。
【００６８】
図９に示すサリサイドの構造を、図５及び図６に示す物理的な回路配置図に適用し、第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５及びゲート電極５２，５３，５４，５５及び５６の上にシリサイド膜２４を設ければ、増幅トランジスタＴＡijのゲート電極５４の電位変化が低い側へシフトする場合でも、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合の逆方向となるのを防止できる。
【００６９】
図９に示すサリサイドの構造を用いることにより第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側がゲート電極５４の電位変化に追随できるようにできる効果と共に、第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５に対する第２層配線層７１，７２，７３，７６，７７，７８、及び第３層配線層７４，７５のコンタクト取り出しのフォトリソグラフィー工程が容易になるので、ＣＭＯＳイメージセンサの画素Ｘijの微細化が可能となる。
【００７０】
図４において、スイッチ素子ＴＷijのゲート電極５６に入力されるスイッチ駆動信号ＳＷiがハイ（Ｈ）レベル（ＳＷi＝“１”）となり電荷検出部ＦＤの電位が０Ｖとなったとき、遮断状態の転送トランジスタＴＴijを介してフォトダイオードＤphへ電荷（電子）が流入しないためには、転送トランジスタＴＴijの閾値を１Ｖ程度の十分高い値に設定するか、以下に述べる別の手法と組み合わせるのが望ましい。
【００７１】
即ち、転送トランジスタＴＴijの閾値が１Ｖ未満の低い値の場合、図１１に示すように、スイッチ素子ＴＷijのゲート電極５６に入力されるスイッチ駆動信号ＳＷiがハイ（Ｈ）レベルの期間をｔ0bからｔ1bまでとし、少なくともその期間を含む期間ｔ0aからｔ1aまで、転送トランジスタＴＴijの転送トランジスタＴＴijのゲート電極５２に印加する転送信号ＴＸiの電圧を、負電圧ＶＬ（ＶＬ＜０Ｖ）にする。なお、時刻ｔ1aからＲＴｉが立ち上がる時刻までは十分に短い値とする。図１１に示すようなタイミング図を用いることで、電荷検出部ＦＤの電位が０Ｖとなっても、転送トランジスタＴＴijを介してフォトダイオードＤphへ電荷が流入することが防止される。
【００７２】
（第１の実施形態の変形例）
第１の実施形態に係る絶縁ゲート型半導体素子においては、ｎ＋型不純物添加領域、ｐ＋型不純物添加領域の平面パターン例として、図１に示す構造の場合について説明したが、これに限定されることはなく、例えば図1を図１２に示す構造のように変形しても同様の効果が得られる。
【００７３】
本発明の第１の実施形態の変形例に係る絶縁ゲート型半導体素子の断面構造は、図１（ｂ）に示したのと同様であり、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５４とを備える。
【００７４】
又、第１の実施形態の変形例に係る絶縁ゲート型半導体素子は、多結晶シリコン層が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型の第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1であり、チャネル領域の中央の上部に第２多結晶シリコン領域５４-1が設けられるように、第２多結晶シリコン領域５４-1が、ゲート電極５４のゲート幅方向に沿って、チャネル領域と素子分離絶縁膜２１との一方の境界領域の上部から他方の境界領域の上部まで連続している点でも、基本的に図１（ａ）と同様である。
【００７５】
しかし、図１２に示すように、遷移領域となる第３多結晶シリコン領域５４-3が、バスタブ型（若しくは「船底型」）をなして第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2と第２多結晶シリコン領域５４-1との間に設けられていることが、図１（ａ）に示したトポロジーとは異なる。他は、図１（ａ）に示した第１の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。
【００７６】
図１２に示すような、第３多結晶シリコン領域５４-3がバスタブ型の形状をなす第１の実施形態の変形例に係る絶縁ゲート型半導体素子においても、絶縁ゲート型半導体素子のチャネル領域の第１主電極領域６２及び第２主電極領域６３間のゲート長方向の電位分布は、既に図１（ｃ）に示したのと同様に、電位障壁の高さが第１主電極領域６２及び第２主電極領域６３側の端部で低く、ゲート長方向に測ったチャネル領域の中央部で高い形状となる。
【００７７】
このため、第１の実施形態の変形例に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子が遮断状態のときに、ゲート電極５４の電位を半導体層１１と同じ接地電位（０Ｖ）にすることにより、少なくとも、ゲート長方向に測ったチャネル領域の中央部の電位障壁の高さを−１Ｖ程度の負バイアスがｎ型の多結晶シリコンからなるゲート電極に印加された場合と同じ電位障壁の高さにすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【００７８】
（第２の実施形態）
本発明の第２の実施形態に係る絶縁ゲート型半導体素子は、図１３に示すように、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５７とを備える。
【００７９】
第１の実施形態に係る絶縁ゲート型半導体素子と同様に、第２の実施形態に係る絶縁ゲート型半導体素子において、「第１主電極領域６２」とは、第１の実施形態に係る絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、「第２主電極領域６３」とは、絶縁ゲート型半導体素子の第１主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。又、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。即ち、第２の実施形態に係る絶縁ゲート型半導体素子では、第１導電型がｐ型、第２導電型がｎ型のｎＭＯＳＦＥＴの場合について説明するが、例示であり、第１導電型をｎ型、第２導電型をｐ型としてｐＭＯＳＦＥＴの場合に適用可能であることは勿論である。
【００８０】
図１３（ａ）に示すように、第２の実施形態に係る絶縁ゲート型半導体素子は、多結晶シリコン層が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型の第１多結晶シリコン領域（ドープドポリシリコン領域）５７-1であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域（ドープドポリシリコン領域）５７-2であるが、第１の実施形態に係る絶縁ゲート型半導体素子とは異なり、チャネル領域の中央の上部に第１多結晶シリコン領域５７-1が設けられるように、第１多結晶シリコン領域５７-1が、ゲート絶縁膜２２のゲート長方向に沿って、第１主電極領域６２から第２主電極領域６３の上部まで連続している。
【００８１】
このため、第２の実施形態に係る絶縁ゲート型半導体素子においては、 図１３（ａ）に示すように、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられる遷移領域となる第３多結晶シリコン領域５７-3が、ゲート長方向に沿って存在する。この第３多結晶シリコン領域５７-3は、この部分で第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが重なっていても良いし、この部分を隔てて第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れていても良い。前者ではｎ型とｐ型が打ち消し合うことで、後者では両者が存在しないことで、不純物濃度が低い領域となる。この部分は以下に述べる効果に対しては無効領域となるので、５４-2と５４-1の重畳ないし離間のいずれの場合においてもこの部分の寸法は小さいほど望ましい。第３多結晶シリコン領域５７-3が、 図１３（ａ）に示すように、Ｕ字型をなして第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられているので、第３多結晶シリコン領域５７-3が、ゲート長方向に沿って、ゲート電極５７を横切るトポロジーで存在する。したがって、遷移領域となる第３多結晶シリコン領域５７-3のゲート幅方向に測った幅が大きいとゲート抵抗が高くなるので好ましくない。
【００８２】
よって、 図１３に示す構造おいて、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間の第３多結晶シリコン領域５７-3を省略して、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2とが互いに直接接するような構造の方が理想的である。しかし、フォトリソグラフィー技術におけるマスク合わせ余裕を考慮すると、マスク合わせ余裕を考慮した最小限の第３多結晶シリコン領域５７-3の幅を、設計上考慮する必要がある。
【００８３】
更に、フォトリソグラフィー技術等のプロセスに依存するが、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2とが互いに極く僅かオーバーラップして、オーバーラップした部分で、第１導電型（ｐ型）の不純物と第２導電型の不純物（ｎ型）が同時に添加された多結晶シリコンの領域からなる第３多結晶シリコン領域５７-3を形成しても、第３多結晶シリコン領域５７-3の幅が、無視できる程度に狭ければ構わない。
【００８４】
即ち、製造プロセスの観点からは、フォトリソグラフィー工程におけるｎ＋型イオン注入領域となるイオン注入用マスクの開口部の部分は、Ｉ字型（若しくはカタカナの「エ」の字型）のマスクパターンとなり、第１主電極領域６２、第２主電極領域６３と共に第１主電極領域６２及び第２主電極領域６３に接するゲート電極の領域、及びチャネル領域中央付近が含まれてゲート長方向に沿って連続するように露出するので、このイオン注入用マスクの開口部の部分に第１主電極領域６２及び第２主電極領域６３と同じ燐（31Ｐ＋）やヒ素（75Ａs＋）等のｎ型の不純物イオンが注入される。
【００８５】
他方、ｐ＋型イオン注入領域となるイオン注入用マスクの開口部の部分は、対向する２つのＴ字型のマスクパターンとなり、チャネル領域の素子分離絶縁膜
（一般にはＳＴＩ膜）２１との境界付近が含まれて露出するので、このイオン注入用マスクの開口部の部分に、第１主電極領域６２及び第２主電極領域６３と反対導電型となるｐ型の不純物イオンが注入される。
【００８６】
この場合、ゲート幅方向、即ち、図１３（ａ）のＢ−Ｂ方向で示した図１３（ｂ）の断面図上、一方（例えば図１３（ｂ）の左側）の素子分離絶縁膜
２１とチャネル領域との境界から他方（図１３（ｂ）の右側）の素子分離絶縁膜 ２１とチャネル領域との境界までの電位分布は図１３(c)に示すように、素子分離絶縁膜
２１とチャネル領域との境界端で浅く、チャネル領域の中央部で深い形状となる。
【００８７】
図１３(c)に示した電位分布より明らかなように、第２の実施形態に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子がオン状態（導通状態）のとき、絶縁ゲート型半導体素子のチャネル領域中を流れる電流は、チャネル領域の中央部のみ流れ、素子分離絶縁膜
２１とチャネル領域との境界部は流れない。したがって、絶縁ゲート型半導体素子がオン状態（導通状態）のときに、チャネル領域中を流れる電流がＲＴＳノイズ発生の最も大きな素子分離絶縁膜
２１とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、ＲＴＳノイズを低減することが可能となる（図１７（ａ）のレベルの大きい領域Ｌ参照。）。
【００８８】
或いは第２の実施形態に係る絶縁ゲート型半導体素子において、図７及び図１１に示したプレパルス印加法を適用することも可能であり、その場合にも、素子分離絶縁膜
２１とチャネル領域との境界部の領域のＲＴＳノイズ源が不活性化され、より一層ＲＴＳノイズ抑圧効果が高められる。
【００８９】
なお、第２の実施形態に係る絶縁ゲート型半導体素子において、ゲート電極５７に電位を与えるコンタクトをｎ＋型不純物添加領域側の第１多結晶シリコン領域５７-1側及びｐ＋型不純物添加領域側と第２多結晶シリコン領域５７-2の両方で取るか、図１４に示したように、ゲート電極５７を構成する多結晶シリコン層５７-1，５７-2，５７-3の上にシリサイド膜２４を形成し、シリサイド膜２４の上にコンタクトを取るのが望ましい。
【００９０】
図示を省略しているが、第２の実施形態に係る絶縁ゲート型半導体素子も、図４〜図６に示したのと同様に、ＣＭＯＳイメージセンサの画素Ｘijを構成する４トランジスタの半導体集積回路、特に増幅トランジスタＴＡijに適用し、マトリクス状に配置されたそれぞれの画素Ｘijにおいて、スイッチ素子ＴＷijにより増幅トランジスタＴＡijのゲート電極５４にプレパルスをそれぞれ印加する効果により、それぞれの増幅トランジスタＴＡijのＲＴＳノイズ源が不活性化され、その後に、それぞれの増幅トランジスタＴＡijが導通状態となって動作するとき、ＲＴＳノイズが大幅に抑圧される。
【００９１】
第２の実施形態に係る絶縁ゲート型半導体素子の場合には、図４においてスイッチ素子ＴＷijを省略した、図１９と同様の回路構成に適用することも可能である。この場合、図７ないし図１１に示したプレパルス印加法は適用できないが、選択トランジスタＴＳｉｊがオンとなり画素から信号読み出し動作を行う際、増幅トランジスタＴＡｉｊに電流が流れるが、増幅トランジスタＴＡｉｊのチャネル領域中を流れる電流がＲＴＳノイズ発生の最も大きな素子分離絶縁膜
２１とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、ＲＴＳノイズを低減することが可能となる。
【００９２】
（第２の実施形態の変形例）
第２の実施形態に係る絶縁ゲート型半導体素子においては、ｎ＋型不純物添加領域、ｐ＋型不純物添加領域の平面パターン例として、図１３に示す構造の場合について説明したが、これに限定されることはなく、例えば、図１３を図１５に示す構造のように変形しても同様の効果が得られる。
【００９３】
本発明の第２の実施形態の変形例に係る絶縁ゲート型半導体素子の断面構造は、図１３（ｂ）に示したのと同様であり、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５７とを備える。
【００９４】
又、第２の実施形態の変形例に係る絶縁ゲート型半導体素子は、図１３（ａ）に示したのと同様に、多結晶シリコン層が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型の第１多結晶シリコン領域（ドープドポリシリコン領域）５７-1であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域（ドープドポリシリコン領域）５７-2である。そして、チャネル領域の中央の上部に第１多結晶シリコン領域５７-1が設けられるように、第１多結晶シリコン領域５７-1が、ゲート絶縁膜２２のゲート長方向に沿って、第１主電極領域６２から第２主電極領域６３の上部まで連続している点でも、基本的に図１３（ａ）と同様である。
【００９５】
しかしながら、図１５に示すように、遷移領域となる第３多結晶シリコン領域５７-3が、バスタブ型をなして第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられていることが、図１３（ａ）に示したトポロジーとは異なる。他は、図１３（ａ）に示した第２の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。
【００９６】
図１５に示すように、第３多結晶シリコン領域５７-3の形状がバスタブ型をなして第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられている場合であっても、図１３(c)に示したのと実質的に同様な電位分布が実現できるので、第２の実施形態の変形例に係る絶縁ゲート型半導体素子によっても、絶縁ゲート型半導体素子がオン状態（導通状態）のとき、絶縁ゲート型半導体素子のチャネル領域中を流れる電流は、チャネル領域の中央部のみ流れ、素子分離絶縁膜
２１とチャネル領域との境界部は流れない。したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体素子がオン状態（導通状態）のときに、チャネル領域中を流れる電流がＲＴＳノイズ発生の最も大きな素子分離絶縁膜
２１とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、ＲＴＳノイズを低減することが可能となる。
【００９７】
（その他の実施の形態）
上記のように、本発明は第１，第2の実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００９８】
ＤACC…電荷蓄積ダイオード
Ｄph…フォトダイオード（受光部）
ＦＤ…電荷検出部
ＴＡij…増幅トランジスタ
ＴＩij，ＴＷij…スイッチ素子
ＴＬj…負荷トランジスタ
ＴＲij…リセットトランジスタ
ＴＳij…選択トランジスタ
ＴＴij…転送トランジスタ
ＶDD…電源電圧供給配線
Ｘij…画素
１１…半導体層
２１…素子分離絶縁膜
２２…ゲート絶縁膜
２３…シリサイド膜
２４…シリサイド膜
３４，５２，５３，５４，５５，５６，５７…ゲート電極
５４-1…第２多結晶シリコン領域
５４-2…第１多結晶シリコン領域
５４-3…第３多結晶シリコン領域
５７-1…第１多結晶シリコン領域
５７-2…第２多結晶シリコン領域
５７-3…第３多結晶シリコン領域
６２…ドレイン領域
６２…第１主電極領域
６３…ソース領域
６３…第２主電極領域
６６…接地電位コンタクト部
７１，７２，７３，７６，７７，７８…第２配線層
７４，７５…第３層配線層
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子の導通時に問題となるランダムテレグラフシグナルノイズ（以下において「ＲＴＳノイズ」」という。）を低減することが可能な絶縁ゲート型半導体素子の構造、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路の構造に関する。
【背景技術】
【０００２】
近年、増幅型固体撮像装置の一例としては、画素部が周辺の駆動回路及び信号処理回路と一体化するのに有利なＣＭＯＳにより構成されたＣＭＯＳイメージセンサが知られている。中でも最近では、増幅回路を各画素に備え、高画質が得られる４トランジスタ型のＣＭＯＳイメージセンサが主流となりつつあるが、集積度が向上するに従い、画素サイズを縮小するには、増幅回路を構成する各ＭＯＳＦＥＴのサイズを小さくする必要がある。
しかしながら、ＭＯＳＦＥＴのサイズを縮小すると、ＭＯＳＦＥＴの特性として、ＲＴＳノイズの発生が避けられないという課題があった。即ち、画素で発生するノイズの分布を取ると、図１６に示すように、ＭＯＳＦＥＴのサイズが小さくなるほど、ノイズレベルの大きな画素の割合が増大する（非特許文献１参照。）。
【０００３】
最近、この課題を詳細に解析した報告がなされた（非特許文献２参照。）。その内容を図１７及び図１８を用いて、ｎ型のＭＯＳＦＥＴの場合について議論する。ＭＯＳＦＥＴは、ｐ型半導体層１１の上にシリコン酸化膜からなるゲート絶縁膜２２を介してゲート電極３４が形成され、シリコン酸化膜（ＳｉＯ2膜）等の素子分離絶縁膜２１で周辺を囲まれた内側にドレイン領域６２、ソース領域６３が形成されて、ゲート電極３４の直下のチャネル領域をドレイン領域６２からソース領域６３に向かい電流Ｉが流れる。図１７(a)に示すように、ＲＴＳノイズの内、レベルの大きい領域Ｌはゲート幅方向の両端、即ち素子分離絶縁膜２１の近傍部分に集中し、レベルのやや大きい領域Ｍはゲートのドレイン端から少し離れた領域に集中している。
【０００４】
更に図１８では、ＭＯＳＦＥＴを動作させる直前にゲート電極に−１Ｖ程度の負バイアスを印加（これを「プレパルス有」と称す）した場合には、プレパルスがない場合に比べＲＴＳノイズが大幅に低減する結果が示される。ここで、横軸はドレイン電流値であり、分布が広がっているほどＲＴＳノイズが大であることを表す。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ａ．ラハブ（Lahav）他、「ピニングされたＣＭＯＳ画素におけるランダムテレグラフシグナルノイズの最適化（Optimization ofRandom Telegraph Noise Non Uniformity in a CMOS Pixel with a pinned-photodiode)」、２００７年国際イメージセンサワークショップ(InternationalImage Sensor Workshop)、ｐ．２３０−２３３、２００７年６月
【非特許文献２】Ｙ．東(Higashi)他、「物理学的基礎に基づくシミュレーションによるランダムテレグラフノイズの包括的理解(ComprehensiveUnderstanding of Random telegraph Noise with Physics Based Simulation)」、２０１１年ＶＬＳＩ技術シンポジウム技術報告要録(Symposiumon VLSI Technology Digest of Technical Papers）、 ｐ．２００−２０１、２０１１年６月
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１８に示したプレパルス印加法をＣＭＯＳイメージセンサの画素内の回路構成に適用しようとすると、以下に述べる重大な課題に直面する。
【０００７】
図１９に示すように、従来の４トランジスタ型ＣＭＯＳイメージセンサの構成では、受光部Ｄphは通常埋め込みフォトダイオードで構成され、受光部Ｄphから電荷検出部ＦＤへは転送トランジスタＴＴijにより信号電荷が転送される。電荷検出部ＦＤは受光部から信号電荷が転送される前に、リセットトランジスタＴＲijにより電源電圧供給配線ＶDDの電圧にリセットされる。次いで、転送トランジスタＴＴijがオンとなり信号電荷が転送される。リセット後及び信号電荷転送後の電荷検出部ＦＤ部の電位は、増幅トランジスタＴＡijにより増幅され、選択トランジスタＴＳijを介して読み出し垂直信号線Ｂjへ読み出される。
【０００８】
垂直信号線Ｂjには負荷トランジスタＴＬjが接続され、選択トランジスタＴＳijがオンのとき、増幅トランジスタＴＡijと負荷トランジスタＴＬjがソースフォロワを構成し、出力ＯＵＴを画素信号として得る。ここで、ＲＴＳノイズの主要発生源は増幅トランジスタＴＡijである。なぜなら、ＲＴＳノイズはゲート電圧のゆらぎとして表されるが、選択トランジスタＴＳijは十分オン状態（導通状態）でのリニア領域の動作でありゲート電圧の変動の影響は小さい。又、負荷トランジスタＴＬjは画素領域外なのでサイズを大きくでき、ＲＴＳノイズは十分に小さくできる。しかし増幅トランジスタＴＡijのゲートサイズは、電荷検出部ＦＤでの電荷電圧変換ゲインを高めるためにも小さいのが望ましく、ＲＴＳノイズが大きくなる。
【０００９】
図２０に示すように、図１９に示した従来の４トランジスタ型ＣＭＯＳイメージセンサの構成にプレパルス印加法を適用した構成では、プレパルス印加の対象となるのは増幅トランジスタＴＡijであり、その電荷検出部ＦＤにスイッチ素子ＴＩijのドレイン電極側を接続し、ソース電極側は−１Ｖ程度の負電圧源ＮＧＶを接続する。ＲＴＳノイズ低減のためには、増幅トランジスタＴＡijがオンする直前までスイッチ素子ＴＩijをオンし、電荷検出部ＦＤに負電圧を印加する必要がある。しかし電荷検出部ＦＤはｐ型半導体層１１をアノード領域とする電荷蓄積ダイオードＤACCのカソード領域を構成している。
【００１０】
したがって、電荷検出部ＦＤに−１Ｖ程度の負バイアスを印加すると電荷蓄積ダイオードＤACCのｐｎ接合に順方向電流が流れ、ｐ型半導体層１１に少数キャリアである電子が大量に注入される。ｐ型半導体層１１に注入された電子は拡散で周辺に広がり、間近にあるフォトダイオードＤphへ流入し、大きな暗電流となる。即ち、使用不能状態となる。
【００１１】
上記事情を鑑み、本発明は、ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の態様は、(a)少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方に設けられた第２導電型の第１主電極領域と、(d)活性領域の他方に設けられた第２導電型の第２主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜に接する多結晶シリコン層を含んで、ゲート絶縁膜の上に設けられ、第１主電極領域と第２主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを備える絶縁ゲート型半導体素子であることを要旨とする。
【００１３】
ここで「第１主電極領域」とは、ＭＯＳＦＥＴやＭＩＳＦＥＴ等の絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、「第２主電極領域」とは、絶縁ゲート型半導体素子の第１主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。即ち、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域であり、「第１主電極領域」がドレイン領域であれば、「第２主電極領域」はソース領域である。又、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。即ち、「第１導電型」がｐ型であれば、「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば、「第２導電型」はｐ型である。
【００１４】
この第１の態様に係る絶縁ゲート型半導体素子においては、多結晶シリコン層が、平面パターン上、第１主電極領域及び第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、チャネル領域と素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする。この第１の態様に係る絶縁ゲート型半導体の構造によればゲート電極の直下のチャネル領域のポテンシャルが、第１主電極領域及び第２主電極領域に接する領域と、チャネル領域と素子分離絶縁膜との境界領域とで、異なる値を取ることができる。
【００１５】
即ち、本発明の第１の態様に係る絶縁ゲート型半導体素子によれば、ゲート電極の直下のチャネル領域のポテンシャルが、第１主電極領域及び第２主電極領域に接する領域で深く、チャネル領域と素子分離絶縁膜との境界領域で浅くできる。したがって、第１の態様に係る絶縁ゲート型半導体素子を遮断状態とするときに、ゲート電極を半導体層と同じ電位にすることにより、少なくともチャネル領域と素子分離絶縁膜との境界領域を負バイアス印加と同じ状態にすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【００１６】
本発明の第２の態様は、(a)少なくとも一部がチャネル領域として機能する第１導電型の半導体層、チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜、活性領域の一方に設けられた第２導電型の第１主電極領域、活性領域の他方に設けられた第２導電型の第２主電極領域、活性領域の表面に設けられたゲート絶縁膜、ゲート絶縁膜に接する多結晶シリコン層を含んで、ゲート絶縁膜の上に設けられ、第１主電極領域と第２主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを有する第１の絶縁ゲート型半導体素子と、(b)この第１の絶縁ゲート型半導体素子が遮断時に、ゲート電極を半導体層と同じ電位に固定する第２の絶縁ゲート型半導体素子とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【００１７】
この第２の態様に係る絶縁ゲート型半導体集積回路においては、第１の態様に係る絶縁ゲート型半導体素子と同様に、多結晶シリコン層が、平面パターン上、第１主電極領域及び第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、チャネル領域と素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする。
【００１８】
本発明の第２の態様に係る絶縁ゲート型半導体集積回路によれば、ゲート電極の直下のチャネル領域のポテンシャルが、第１主電極領域及び第２主電極領域に接する領域で深く、チャネル領域と素子分離絶縁膜との境界領域で浅くできる。したがって、第１の絶縁ゲート型半導体素子を遮断状態とするときに、第２の絶縁ゲート型半導体素子を介して第１の絶縁ゲート型半導体素子のゲート電極を半導体層と同じ電位にすることにより、少なくとも第１の絶縁ゲート型半導体素子のチャネル領域と素子分離絶縁膜との境界領域を負バイアス印加と同じ状態にすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【発明の効果】
【００１９】
本発明によれば、ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】図１（ａ）は、本発明の第1の実施形態に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図で、図１（ｂ）は図１（ａ）のＡ−Ａ方向から見た断面図で、図１（ｃ）は図１（ｂ）に対応する電位（ポテンシャル）分布図である。
【図２】本発明の第1及び第2の実施形態等に係る絶縁ゲート型半導体素子のゲート電極の最下層に含まれる多結晶シリコン層がｎ型かｐ型かで、絶縁ゲート構造を構成するゲート電極の直下の半導体層に対する仕事関数が大きく異なることを説明する電位（ポテンシャル）分布図である。
【図３】本発明の第1及び第2の実施形態等に係る絶縁ゲート型半導体素子において、ｐ型の多結晶シリコン層の効果を説明する電位（ポテンシャル）分布図である。
【図４】本発明の第１の実施形態に係る絶縁ゲート型半導体素子をＣＭＯＳイメージセンサの画素回路の増幅トランジスタに適用した場合の回路構成を素子シンボルで表現した回路図である。
【図５】図４に素子シンボルで示した回路構成を、具体的に半導体基板上に半導体集積回路として実現する際の実体配線の物理的な構成の一例を、第1配線層のレベルまで示す回路配置図（平面パターン）である。
【図６】図４に素子シンボルで示した回路構成を、具体的に半導体基板上に半導体集積回路として実現する際の実体配線の物理的な構成の一例を、第1配線層の上の第２配線層及び第３配線層レベルまで示す回路配置図（平面パターン）である。
【図７】図４〜図６に示した回路構成における各素子の動作を説明するタイミング図である。
【図８】第1の実施形態に係る絶縁ゲート型半導体素子の電極構造の他の例を説明する模式的な断面図である。
【図９】第1の実施形態に係る絶縁ゲート型半導体素子の電極構造の更に他の例を説明する模式的な断面図である。
【図１０】図８における電位分布を示す図である。
【図１１】図４〜図６に示した回路構成における各素子の動作を説明するタイミング図の他の例である。
【図１２】本発明の第1の実施形態の変形例に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図である。
【図１３】図１３（ａ）は、本発明の第２の実施形態に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図で、図１３（ｂ）は図１３（ａ）のＢ−Ｂ方向から見た断面図で、図１３（ｃ）は図１３（ｂ）に対応する電位（ポテンシャル）分布図である。
【図１４】第２の実施形態に係る絶縁ゲート型半導体素子の電極構造の他の例を説明する模式的な断面図である。
【図１５】本発明の第２の実施形態の変形例に係る絶縁ゲート型半導体素子の概略構造を説明する模式的な平面図である。
【図１６】ＭＯＳＦＥＴのサイズ（ゲート面積）を縮小した場合の、従来の絶縁ゲート型半導体素子におけるＲＴＳノイズのゲートサイズ依存性を示す図である。
【図１７】図１７（ａ）は、従来の絶縁ゲート型半導体素子におけるＲＴＳノイズの発生源の位置の分布を示す平面図で、図１７（ｂ）は図１７（ａ）に対応する断面図である。
【図１８】非特許文献２に記載された、従来のプレパルス印加によるゲート駆動方法によるＲＴＳノイズ低減効果を示す図である。
【図１９】従来のＣＭＯＳイメージセンサの画素回路を素子シンボルで示す回路図である。
【図２０】プレパルス印加による従来のゲート駆動方法を、図１９に示した従来のＣＭＯＳイメージセンサの画素内の回路構成に適用した場合における、画素内に発生する課題を回路図によって説明する模式図である。
【発明を実施するための形態】
【００２１】
次に、図面を参照して、本発明の第１及び第２の実施形態並びにその変形例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２２】
又、以下に示す第１及び第２の実施形態並びにその変形例は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００２３】
（第１の実施形態）
本発明の第１の実施形態に係る絶縁ゲート型半導体素子は、図1（ａ）及び（ｂ）に示すように、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層（ポリシリコン層）を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５４とを備える。
【００２４】
「第１導電型の半導体層１１」は図１（ａ）では半導体基板として示しているが、例示に過ぎず、「少なくとも一部がチャネル領域として機能する半導体層１１」は、第１導電型若しくは第２導電型の半導体基板の上に設けられた第１導電型のエピタキシャル成長層でもよく、ＳＯＩ構造に於けるＳＯＩ酸化膜の上に設けられた第１導電型の半導体層でもよい。更には、半導体集積回路等の場合は、半導体基板の上部の一部、若しくはエピタキシャル成長層の上部の一部に選択的に設けられた第１導電型のウェル領域等の占有面積（占有容積）を限定された個別の領域を「第１導電型の半導体層１１」としてもよい。
【００２５】
既に説明したとおり、「第１主電極領域６２」とは、第１の実施形態に係る絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、「第２主電極領域６３」とは、絶縁ゲート型半導体素子の第１主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。即ち、「第１主電極領域６２」がソース領域であれば、「第２主電極領域６３」はドレイン領域であり、「第１主電極領域６２」がドレイン領域であれば、「第２主電極領域６３」はソース領域である。
【００２６】
いずれを「第１主電極領域６２」とし、いずれを「第２主電極領域６３」とするかは、単なる選択の問題であり、図1に示すような対称性を有するトポロジーの場合は、回路仕様やバイアスの選択により、任意にソース領域とドレイン領域とを互換することが可能である。又、集積回路を構成する場合は、回路のトポロジーにより、同一の半導体領域が一方の絶縁ゲート型半導体素子のソース領域として機能し、他方の絶縁ゲート型半導体素子のドレイン領域として機能するソース・ドレイン共通領域となる場合もあり得る。
【００２７】
又、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。即ち、「第１導電型」がｐ型であれば、「第２導電型」はｎ型であり、「第１導電型」がｎ型であれば、「第２導電型」はｐ型であるが、第１の実施形態に係る絶縁ゲート型半導体素子では、第１導電型がｐ型、第２導電型がｎ型のｎＭＯＳＦＥＴの場合について説明するが、第１導電型をｎ型、第２導電型をｐ型とするｐＭＯＳＦＥＴの場合にも、以下の説明における極性を逆にすることで、同様に適用可能であるので図１等に示した構造に限定される必要はない。
【００２８】
第１の実施形態に係る絶縁ゲート型半導体素子は、図1（ａ）及び（ｂ）に示すように、多結晶シリコン層（ポリシリコン層）が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型（ｎ型）の第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型（ｐ型）の第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1である。そして、図1（ａ）から明らかなように、チャネル領域の中央の上部に第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1が設けられるように、第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1が、ゲート絶縁膜２２のゲート幅方向（図１（ａ）において上下方向）に沿って、チャネル領域と素子分離絶縁膜２１との一方の境界領域の上部から他方の境界領域の上部まで連続している。
【００２９】
そして、第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2と第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1との間の遷移領域となる第３多結晶シリコン領域５４-3が、ゲート幅方向（図１（ａ）において上下方向）に沿って存在している。第３多結晶シリコン領域５４-3は、第３多結晶シリコン領域５４-3の部分で第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが重なっていても良いし、第３多結晶シリコン領域５４-3を隔てて第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れていても良い。第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが重なっている場合はｎ型の不純物元素とｐ型の不純物元素が互いに補償する（打ち消し合う）ことで高比抵抗の領域となる。第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れている場合は、第１多結晶シリコン領域５４-2及び第２多結晶シリコン領域５４-1を形成するために意図的に導入した高濃度のｎ型とｐ型の不純物元素が存在しないことで、不純物密度が低い領域となる。このように、第３多結晶シリコン領域５４-3の部分は、フォトリソグラフィーにおけるアライメントマージンとして発生する領域であるので、以下に述べる効果に対しては無効領域となる。したがって、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との重畳、又は離間のいずれの場合においても、第３多結晶シリコン領域５４-3の部分の寸法は小さいほど望ましい。
【００３０】
即ち、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れている場合における第３多結晶シリコン領域５４-3は、アライメントマージン領域として第１多結晶シリコン領域５４-2及び第２多結晶シリコン領域５４-1を形成する前のゲート電極形成用の多結晶シリコン層が残留した領域であるため、プロセスの履歴に依存して、ノンド−プのポリシリコンや高比抵抗のポリシリコン領域等となる。いわゆるノンド−プのポリシリコン膜として、第１多結晶シリコン領域５４-2及び第２多結晶シリコン領域５４-1を形成するためのイオン注入や熱拡散、若しくは成膜中に於ける気相からの不純物導入等の種々の不純物導入プロセスにより、意図的に
燐（Ｐ），ヒ素（Ａs）、ホウ素（Ｂ）等の不純物元素を多結晶シリコンに導入されなくても、原料ガスや成長容器からの汚染等の製造プロセスに起因した少量の残留不純物の第３多結晶シリコン領域５４-3の存在は許容されるし、その前の段階のプロセスにおいて意図的に導入した比較的低濃度の不純物元素が第３多結晶シリコン領域５４-3が存在する等の種々の状況が許容される。図１（ａ）の平面図に示すように、第１の実施形態に係る絶縁ゲート型半導体素子では、ゲート電極５４を構成する多結晶シリコン層への不純物添加が単一ではない。
【００３１】
図1（ａ）に示す例では、第３多結晶シリコン領域５４-3が、角部がほぼ直角なＵ字型（若しくは、片かなの「コ」の字型）をなして第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間に設けられている場合を示しているが、第３多結晶シリコン領域５４-3を省略して、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが互いに直接接するような平面構造でも構わない。更に、プロセスに依存するが、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが互いに極く僅かオーバーラップして、オーバーラップした部分で、第１導電型（ｐ型）の不純物と第２導電型の不純物（ｎ型）が同時に添加された多結晶シリコンの領域からなる第３多結晶シリコン領域５４-3を形成しても、第３多結晶シリコン領域５４-3の幅が、無視できる程度に狭ければ構わない。
【００３２】
即ち、製造プロセスの観点からは、フォトリソグラフィー工程におけるｎ＋型イオン注入領域となるイオン注入用マスクの開口部の部分には、平面パターン上、第１主電極領域６２、第２主電極領域６３と共に第１主電極領域６２及び第２主電極領域６３に接するゲート電極の領域が含まれて露出するので、このイオン注入用マスクの開口部の部分に第１主電極領域６２及び第２主電極領域６３と同じ燐（31Ｐ＋）やヒ素（75Ａs＋）等のｎ型の不純物イオンが注入される。他方、ｐ＋型イオン注入領域となるイオン注入用マスクの開口部の部分には、素子分離絶縁膜
２１（例えば、一般にはＳＴＩ（Shallow Trench Isolation）膜）との境界付近及びチャネル領域中央付近が含まれて露出するので、このイオン注入用マスクの開口部の部分に第１主電極領域６２及び第２主電極領域６３と反対導電型となるホウ素（11B＋）やフッ化ホウ素（49ＢＦ＋）等のｐ型の不純物イオンが注入される。
【００３３】
ｎ＋型イオン注入領域、ｐ＋型イオン注入領域の境界はほぼ接するのが望ましいが、フォトリソグラフィー技術上、マスク合わせ余裕により、ゲートサイズに比べ僅かのギャップないし重なりがあっても効果に影響はない。但し、第１主電極領域６２及び第２主電極領域６３の一部にｐ＋型のイオンのみが注入されるようなマスクパターンのずれが発生すると、第１導電型（ｐ型）の半導体層１１と繋がり、ｎ＋型イオン注入領域との間で電界集中が発生するから、マスクパターンの設計としては、第１主電極領域６２及び第２主電極領域６３にｐ＋型イオン注入領域が単独で重ならないように注意が必要である。
【００３４】
ゲート絶縁膜２２としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜に限定されるものではなく、シリコン酸化膜以外のシリコン窒化膜（Ｓｉ3Ｎ4膜）等の種々の絶縁膜を用いることが可能である。例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層積層膜からなるＯＮＯ膜等の多層構造の絶縁膜でもよい。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等の単層膜若しくは多層膜が絶縁膜として使用可能である。同様に、素子分離絶縁膜
２１も、シリコン酸化膜等種々の絶縁膜が採用可能である。
【００３５】
ゲート電極５４の最下層に含まれる多結晶シリコン層がｎ型かｐ型かで、絶縁ゲート構造を構成するゲート電極５４の直下の半導体（シリコン）層１１に対する仕事関数は大きく異なる。即ち、図２に示すように、同じフェルミレベルであっても、ｐ＋型はｎ＋型に比べほぼバンドギャップ（約１Ｖ）程度真性半導体の電位が低下する。したがって、図３に示すように、ゲート電圧が半導体層１１と同じ接地電位（０Ｖ）で比較すると、ｐ＋型多結晶シリコン電極（ポリ電極）はｎ＋型多結晶シリコン電極（ポリ電極）の−１Ｖのときの値に相当する。このとき、図３の破線で示すようにチャネル領域はほぼ蓄積（accumulate）状態となる。
【００３６】
したがって、第１の実施形態に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子のチャネル領域の第１主電極領域６２及び第２主電極領域６３間のゲート長方向の電位分布が、図１（ｃ）に示すように、電位障壁の高さが第１主電極領域６２及び第２主電極領域６３側の端部で低く、ゲート長方向に測ったチャネル領域の中央部で高い形状となる。このため、第１の実施形態に係る絶縁ゲート型半導体素子が遮断状態のときに、ゲート電極５４の電位を半導体層１１と同じ接地電位（０Ｖ）にすることにより、少なくとも、ゲート長方向に測ったチャネル領域の中央部の電位障壁の高さを−１Ｖ程度の負バイアスがｎ＋型の多結晶シリコンからなるゲート電極に印加された場合と同じ電位障壁の高さにすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【００３７】
なお、図１（ｃ）と直交する方向の電位分布は示していないが、図１（ｃ）と直交する方向において、第２多結晶シリコン領域５４-1が、チャネル領域と素子分離絶縁膜２１との一方の境界領域の上部から他方の境界領域の上部まで連続しているため、第１の実施形態に係る絶縁ゲート型半導体素子によれば、チャネル領域と素子分離絶縁膜２１との境界領域近傍のチャネル領域を蓄積状態として、負バイアス印加と同じ状態にすることが可能であるので、ＲＴＳノイズを大幅に低減可能となる。
【００３８】
図４は、第１の実施形態に係る絶縁ゲート型半導体素子をＣＭＯＳイメージセンサ上で実現する場合の画素Ｘijの回路構成を回路シンボル（素子シンボル）で表現した回路図である。図４に示すように、第１の実施形態に係るＣＭＯＳイメージセンサの画素Ｘijのフォトダイオードとして機能する受光部Ｄphのカソード領域は、転送トランジスタＴＴijのソース電極に接続され、転送トランジスタＴＴijのドレイン電極は、電荷蓄積ダイオードＤACCのカソード領域である電荷検出部ＦＤに接続されている。電荷検出部ＦＤは、増幅トランジスタＴＡijのゲート電極に接続されている。
【００３９】
ここで、増幅トランジスタＴＡijのゲート電極は、図１に示した導電型の異なる複数の多結晶シリコン領域５４-1．５４-2，５４-3を有するゲート構造を有する。又、増幅トランジスタＴＡijのゲート電極に接続された電荷検出部ＦＤには、スイッチ素子ＴＷijのドレイン電極側を接続し、スイッチ素子ＴＷijのソース電極側は接地電位（０Ｖ）に固定されている。スイッチ素子ＴＷijは、図４の素子シンボルから分かるようにｎＭＯＳＦＥＴで構成可能である。
【００４０】
そして、図４の回路図に示すように、増幅トランジスタＴＡijのゲート電極は、電荷検出部ＦＤを介して、リセットトランジスタＴＲijのソース電極とスイッチ素子ＴＷijのドレイン電極に接続されている。リセットトランジスタＴＲijのドレイン電極及び増幅トランジスタＴＡijのドレイン電極は、それぞれ電源電圧供給配線ＶDDに接続され、増幅トランジスタＴＡijのソース電極は画素選択用の選択トランジスタＴＳijのドレイン電極に接続されている。
【００４１】
図４の素子シンボルから分かるように、転送トランジスタＴＴij、増幅トランジスタＴＡij、リセットトランジスタＴＲij及び選択トランジスタＴＳijも、スイッチ素子ＴＷijと同様にそれぞれｎＭＯＳＦＥＴで構成することが、ＣＭＯＳイメージセンサの場合はプロセス上好適であるが、必ずしもｎＭＯＳＦＥＴに限定して解釈する必要はない。
【００４２】
図４に示した回路図の構成において、リセットトランジスタＴＲijのリセットゲート電極に対し、リセット信号ＲＴｉをハイ（Ｈ）レベル（ＲＴｉ＝“１”）にして、電荷検出部ＦＤに蓄積された電荷をそれぞれ吐き出し、電荷検出部ＦＤをリセットする。更に、画素選択用の選択トランジスタＴＳijのソース電極は、ｊ列の垂直信号線Ｂｊに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号ＳＬｉが、図示を省略したタイミング発生回路に駆動されて垂直シフトレジスタ（垂直走査回路）から与えられる。
【００４３】
垂直信号線Ｂjには負荷トランジスタＴＬjが接続され、選択トランジスタＴＳijがオンのとき、増幅トランジスタＴＡijと負荷トランジスタＴＬjがソースフォロワを構成し、出力ＯＵＴを画素信号として得る等の動作は、。従来のＣＭＯＳイメージセンサの画素Ｘijの回路の動作と同様である。
【００４４】
図４に素子シンボルで示した回路構成を、具体的に半導体基板上に半導体集積回路として実現する際の実体配線の物理的な構成は、断面図の図示を省略しているが、例えば不純物密度が１×１０18ｃｍ-3程度以上の高不純物密度の第１導電型（ｐ＋型）基板上に、不純物密度が１×１０１２〜１×１０１5ｃｍ-3程度の低不純物密度の第１導電型（ｐ− 型）のエピタキシャル成長層を、例えば、厚さを、エピタキシャル成長層の不純物密度のそれぞれに対応して２０〜５μｍ程度となるように形成し、このｐ− 型のエピタキシャル成長層と、エピタキシャル成長層の上部に埋め込んで設けた第２導電型（ｎ型）の表面埋込領域とでフォトダイオードとして機能する受光部Ｄphを構成している。
【００４５】
そして、図４に示すとおり、１画素領域内に１個の転送トランジスタＴＴijと４トランジスタからなる増幅回路をそれぞれ配置して５トランジスタ型の画素Ｘijを構成し、この画素Ｘijをマトリクス状に2次元配列している（ｉ，ｊはそれぞれ２以上の正の整数である。）。これらトランジスタは、図１の半導体層１１上に形成される。第１導電型の半導体層１１の不純物密度は１×１０１７ｃｍ-3程度であるので、エピタキシャル成長層の表面側の受光部Ｄph以外の領域にウェル等で半導体層１１が形成される。
【００４６】
図５の回路配置図（平面パターン）に、一例として示すように、ＣＭＯＳイメージセンサの画素Ｘijを構成する受光部Ｄphは、素子分離絶縁膜２１中に設けられた開口部の内部に設けられている。即ち、図５に例示した平面パターンでは、素子分離絶縁膜２１中に設けられた開口部の内部となる領域において、
ｐ− 型のエピタキシャル成長層の上部に第２導電型（ｎ型）の表面埋込領域が設けられ、フォトダイオードとして機能する受光部Ｄphが配置されている。
【００４７】
又、ＣＭＯＳイメージセンサの画素Ｘijを構成する４トランジスタの半導体集積回路の実体的な平面パターン（回路配置図）の一例を例示すれば、図５に示すように、素子分離絶縁膜２１中に設けられた開口部を活性領域として定義し、この活性領域の内部に、第１主電極領域（ソース領域）６１，第２主電極領域（ソース・ドレイン共通領域）６２，第１主電極領域（ドレイン領域）６３，第２主電極領域（ソース・ドレイン共通領域）６４及び第１主電極領域（ソース領域）６５を配置した平面パターンが例示できる。ここで図示しないが、受光部Ｄph以外の領域には、半導体表面側に不純物密度が１×１０１７ｃｍ-3程度の第１導電型（ｐ型）のウェルが形成されている。
【００４８】
即ち、図５は、第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５は、周囲を素子分離絶縁膜２１に囲まれて配置した平面パターンの一例を示しているが、このようなレイアウトに限定されるものではない。
【００４９】
第２主電極領域６４は、図４に示した回路構成における電荷検出部ＦＤであり、図５に示した平面パターンにおいては、転送トランジスタＴＴijの転送ゲート電極５２を介して、受光部Ｄphから第２主電極領域６４に電荷が転送され、４トランジスタからなる増幅回路で増幅される。
【００５０】
図５において、転送ゲート電極５２の下でチャネルと素子分離絶縁膜２１との境界を点線で示す。チャネル領域には素子分離絶縁膜２１よりも薄いゲート絶縁膜が設けられ、転送ゲート電極５２の下で点線で囲まれた内側に転送トランジスタＴＴijが構成されている。素子分離絶縁膜２１の上にＬ字型に配置された転送ゲート電極５２の部分は、転送トランジスタＴＴijのゲート電極５２に印加する転送信号ＴＸiを供給する配線層として機能している。
【００５１】
図５に示したような平面パターンの例示において、第２導電型の第１主電極領域６３及び第２導電型の第２主電極領域６４と、第１主電極領域６３及び第２主電極領域６４の間のチャネル領域の上部に設けられたゲート電極５５とで、６３をドレインとするリセットトランジスタＴＲijを構成し、第２導電型の第１主電極領域６５及び第２導電型の第２主電極領域６４と、第１主電極領域６５及び第２主電極領域６４の間のチャネル領域の上部に設けられたゲート電極５６とで６４をドレインとする絶縁ゲート型半導体素子としてのスイッチ素子ＴＷijを構成している。
【００５２】
更に、図５に示す平面パターンの例示においては、第２導電型の第２主電極領域６２及び第２導電型の第１主電極領域６３と、第２主電極領域６２及び第１主電極領域６３の間のチャネル領域の上部に設けられたゲート電極５４で第１主電極領域６３をドレインとする増幅トランジスタＴＡijが構成される。ゲート電極５４は、図１に示す構造であり、第１多結晶シリコン領域５４-2、第２多結晶シリコン領域５４-1、および第３多結晶シリコン領域５４-3からなる。（図５に、ｎ＋型不純物元素添加するためのイオン注入用マスクパターンの開口部を領域４１ａ．４１ｂ、ｐ＋型不純物元素添加するためのイオン注入用マスクパターンの開口部を領域４２ａ，４２ｂで表す。）
【００５３】
ここで、第２主電極領域６２は、増幅トランジスタＴＡijのソース領域として機能すると同時に、増幅トランジスタＴＡijに接続された選択トランジスタＴＳijのドレイン領域として機能するソース・ドレイン共通領域である。即ち、第２導電型の第１主電極領域６１及び第２導電型の第２主電極領域６２と、第１主電極領域６１と第２主電極領域６２の間のチャネル領域の上部に設けられたゲート電極５３とで６２をドレインとする選択トランジスタＴＳijが構成される。
【００５４】
既に、図１の説明において、「第１導電型の半導体層１１」は、半導体基板の上部、若しくはエピタキシャル成長層の上部に設けられた第１導電型のウェル領域でもよい、と説明したが、図５に示した第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５は、素子分離絶縁膜２１の下方に設けられた、図示を省略した第１導電型（ｐ型）の増幅回路形成ウェル領域の内部に設けられている。
【００５５】
図５の右上方に位置する矩形の第１導電型（ｐ＋型）の半導体領域は、素子分離絶縁膜２１の開口部に設けられた、増幅回路形成ウェル領域の接地電位コンタクト部６６であり、この接地電位コンタクト部６６は第１導電型の増幅回路形成ウェル領域と電気的に接続され、当該ウェル領域および第１導電型のエピタキシャル層などを介して第１導電型（ｐ＋型）基板にも電気的に接続され、共に接地電位（ＧＮＤ）に固定されている。
【００５６】
第１層配線層となるゲート電極５２，５３，５４，５５及び５６の上には、図示を省略した第１層の層間絶縁膜が設けられ、この層間絶縁膜の上に、図６に示すような第２層配線層７１，７２，７３，７６，７７及び７８、更には、第２層配線層の上の図示を省略した第２層の層間絶縁膜と、第２層の層間絶縁膜の上の第３層配線層７４，７５が設けられている。第１層及び第２層の層間絶縁膜としては、シリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜、或いはこれらの複合膜や多層膜等、種々絶縁膜が採用可能である。
【００５７】
即ち、図６に示すように、第２層配線層７７によって、接地電位コンタクト部６６は、第１層の層間絶縁膜を貫通するコンタクトホールを介して、スイッチ素子ＴＷijの第１主電極領域（ソース領域）６５に電気的に接続されている。なお、図６では、画素内の素子分離絶縁膜２１中の開口部を用いて接地電位コンタクト部６６を形成し、スイッチ素子ＴＷijの第１主電極領域（ソース領域）６５と第２層配線層７７で接続して、これに第３層配線層８１から接地（ＧＮＤ）電位を与えている。接地電位の与え方としては、これ以外に、各画素内の第２層配線層７７は維持しつつ、接地電位の電源配線となる第２ないし第３層配線層を用いて、多数の画素が配列された画素エリア全体の周辺のみで第１導電型（ｐ型）の増幅回路形成ウェル領域に対し、接地（ＧＮＤ）電位を与えることも可能である。
【００５８】
又、第２層配線層７８によって、スイッチ素子ＴＷijとリセットトランジスタＴＲijとの共通の第２主電極領域６４は、第１層の層間絶縁膜を貫通するコンタクトホールを介して、増幅トランジスタＴＡijのゲート電極５４に電気的に接続されている。更に、転送トランジスタＴＴijのゲート電極５２、選択トランジスタＴＳijのゲート電極５３、リセットトランジスタＴＲijのゲート電極５５、スイッチ素子ＴＷijのゲート電極５６は、それぞれ、第１層の層間絶縁膜を貫通するコンタクトホールを介して、転送信号ＴＸi供給用の第２層配線層７６，垂直選択信号ＳＬi供給用の第２層配線層７３，リセット信号ＲＴi供給用の第２層配線層７２，スイッチ駆動信号ＳＷi供給用の第２層配線層７１に電気的に接続されている。
【００５９】
更に、図６に示すように、垂直信号線Ｂｊとなる第３層配線層７４が第１層及び第２層の層間絶縁膜を貫通するコンタクトホールを介して、選択トランジスタＴＳijの第１主電極領域６１に電気的に接続され、電源線となる第３層配線層７５が、第１層及び第２層の層間絶縁膜を貫通するコンタクトホールを介して、リセットトランジスタＴＲijと増幅トランジスタＴＡijの共通の第１主電極領域６３に電気的に接続されている。図６に示した第２層配線層７１，７２，７３，７６，７７及び７８並びに第３層配線層７４，７５としては、不純物を添加した多結晶シリコン膜、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の金属配線が採用可能である。
【００６０】
なお、図６の第２層配線層７１，７２，７３，７６，７７及び７８並びに第３層配線層７４，７５の構成は一例であり、配線層７１，７２，７３，７６，７７及び７８を第３層配線層とし、配線層７４，７５を第２層配線層としてもよい。或いは、配線層７４，７５を第２層の層間絶縁膜を介して、第２層配線層と第２層配線層に直交する第３層配線層の２層で構成してもよい。更に、第２層配線層や第３層配線層だけでなく、増幅回路のレイアウトは種々のトポロジーが可能であり、上記に限定されるものではない。更に、第３層配線層の上に更に他の（上層の）配線層や、シリコン酸化膜、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜、或いはポリイミド膜等からなるパッシベーション膜等があっても構わない。
【００６１】
図４〜図６に示した回路構成における各素子（トランジスタ）の動作を説明するタイミング図を図７に示す。図７において、スイッチ素子ＴＷijのゲート電極５６に入力されるスイッチ駆動信号ＳＷiの波形は、選択トランジスタＴＳijのゲート電極に入力される垂直選択信号ＳＬiがハイ（Ｈ）レベル（ＲＴｉ＝“１”）となる期間ｔ２〜ｔ６よりやや長いｔ１〜ｔ７の期間だけロウ（Ｌ）レベル（ＳＷi＝“０”）とする。
【００６２】
したがって、増幅トランジスタＴＡijが動作する直前まで、増幅トランジスタＴＡijのゲート電極５４は０Ｖに保持される。増幅トランジスタＴＡijのゲート電極５４が０Ｖに保持されている期間は、図１の第２多結晶シリコン領域５４-1の直下のチャネル領域は蓄積状態となる。即ち、スイッチ素子ＴＷijによるプレパルス印加効果によりＲＴＳノイズ源が不活性化され、その後の増幅トランジスタＴＡijが導通状態となって動作するとき、ＲＴＳノイズは大幅に抑圧される。特に、図１（ａ）の第２多結晶シリコン領域５４-1の占有面積の範囲が示すように、図１７で示したＲＴＳノイズレベルが特に大きい領域Ｌだけでなく、ＲＴＳノイズレベルがやや大きい領域Ｍの上方をも、第２多結晶シリコン領域５４-1がカバーでき、ＲＴＳノイズ抑圧効果が極めて大きくなる。
【００６３】
第１の実施形態に係る絶縁ゲート型半導体素子では、増幅トランジスタＴＡijのゲート電極５４には第１導電型（ｐ型）の半導体層１１と同じ０Ｖまでしか印加しないため、このゲート電極に接続された電荷検出部ＦＤをカソード電極とする電荷蓄積ダイオードＤACCのｐｎ接合に順方向電流が流れることはなく、フォトダイオードＤphに過剰な暗電流を生じることがない。
【００６４】
なお、図１において増幅トランジスタＴＡijのゲート電極５４に電位を与えるコンタクトを第１導電型（ｐ型）の第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1側で取ると、ゲート電極５４の電位変化が高い側へシフトする場合は、ゲート電極５４の内部において、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合の順方向となり、第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側も追随するが、ゲート電極５４の電位変化が低い側へシフトする場合は第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合が逆方向となるので、第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側が、ゲート電極５４の電位変化に追随できない可能性がある。
【００６５】
そのため、図８に示すように、ゲート電極５４を構成する多結晶シリコン層５４-1，５４-2，５４-3の上に、ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２等の高融点金属のシリサイドを含むシリサイド膜２３を形成し、高融点金属のシリサイド膜２３の上にコンタクトを取るようにすれば、増幅トランジスタＴＡijのゲート電極５４の電位変化が低い側へシフトする場合でも、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合の逆方向となるのを防止できるので、第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側がゲート電極５４の電位変化に追随できるようにできる。
【００６６】
図８では、ゲート電極５４を構成する多結晶シリコン層５４-1，５４-2，５４-3の上にシリサイド膜２３を形成する場合を示したが、更に、一般的に行われるセルフアラインドシリサイド（サリサイド）により、図９に示すように、第１主電極領域６２と第２主電極領域６３の上にも同じように、高融点金属のシリサイド膜２４を形成して、もよい。
【００６７】
図８及び図９に示すように、ゲート電極５４を構成する多結晶シリコン層５４-1，５４-2，５４-3の上にシリサイド膜２３ないし２４を形成した場合の深さ方向ポテンシャル分布を図１０に示す。シリサイド膜２３ないし２４のフェルミレベルが多結晶シリコン層５４-1，５４-2，５４-3のフェルミレベルと一致するように形成されるから、多結晶シリコン層５４-1，５４-2，５４-3より下側のチャネル領域のポテンシャルはシリサイド膜２３ないし２４がない場合と同様になり、前述したのと同様に、スイッチ素子ＴＷijによる増幅トランジスタＴＡijのゲート電極５４へのプレパルス印加効果によりＲＴＳノイズ源が不活性化され、増幅トランジスタＴＡijのＲＴＳノイズが大幅に抑圧される効果が維持される。
【００６８】
図９に示すサリサイドの構造を、図５及び図６に示す物理的な回路配置図に適用し、第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５及びゲート電極５２，５３，５４，５５及び５６の上にシリサイド膜２４を設ければ、増幅トランジスタＴＡijのゲート電極５４の電位変化が低い側へシフトする場合でも、第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1との間がｐ−ｎ接合の逆方向となるのを防止できる。
【００６９】
図９に示すサリサイドの構造を用いることにより第２導電型（ｎ型）の第１多結晶シリコン領域５４-2側がゲート電極５４の電位変化に追随できるようにできる効果と共に、第１主電極領域６１，第２主電極領域６２，第１主電極領域６３，第２主電極領域６４及び第１主電極領域６５に対する第２層配線層７１，７２，７３，７６，７７，７８、及び第３層配線層７４，７５のコンタクト取り出しのフォトリソグラフィー工程が容易になるので、ＣＭＯＳイメージセンサの画素Ｘijの微細化が可能となる。
【００７０】
図４において、スイッチ素子ＴＷijのゲート電極５６に入力されるスイッチ駆動信号ＳＷiがハイ（Ｈ）レベル（ＳＷi＝“１”）となり電荷検出部ＦＤの電位が０Ｖとなったとき、遮断状態の転送トランジスタＴＴijを介してフォトダイオードＤphへ電荷（電子）が流入しないためには、転送トランジスタＴＴijの閾値を１Ｖ程度の十分高い値に設定するか、以下に述べる別の手法と組み合わせるのが望ましい。
【００７１】
即ち、転送トランジスタＴＴijの閾値が１Ｖ未満の低い値の場合、図１１に示すように、スイッチ素子ＴＷijのゲート電極５６に入力されるスイッチ駆動信号ＳＷiがハイ（Ｈ）レベルの期間をｔ0bからｔ1bまでとし、少なくともその期間を含む期間ｔ0aからｔ1aまで、転送トランジスタＴＴijの転送トランジスタＴＴijのゲート電極５２に印加する転送信号ＴＸiの電圧を、負電圧ＶＬ（ＶＬ＜０Ｖ）にする。なお、時刻ｔ1aからＲＴｉが立ち上がる時刻までは十分に短い値とする。図１１に示すようなタイミング図を用いることで、電荷検出部ＦＤの電位が０Ｖとなっても、転送トランジスタＴＴijを介してフォトダイオードＤphへ電荷が流入することが防止される。
【００７２】
（第１の実施形態の変形例）
第１の実施形態に係る絶縁ゲート型半導体素子においては、ｎ＋型不純物添加領域、ｐ＋型不純物添加領域の平面パターン例として、図１に示す構造の場合について説明したが、これに限定されることはなく、例えば図1を図１２に示す構造のように変形しても同様の効果が得られる。
【００７３】
本発明の第１の実施形態の変形例に係る絶縁ゲート型半導体素子の断面構造は、図１（ｂ）に示したのと同様であり、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５４とを備える。
【００７４】
又、第１の実施形態の変形例に係る絶縁ゲート型半導体素子は、多結晶シリコン層が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型の第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域（ドープドポリシリコン領域）５４-1であり、チャネル領域の中央の上部に第２多結晶シリコン領域５４-1が設けられるように、第２多結晶シリコン領域５４-1が、ゲート電極５４のゲート幅方向に沿って、チャネル領域と素子分離絶縁膜２１との一方の境界領域の上部から他方の境界領域の上部まで連続している点でも、基本的に図１（ａ）と同様である。
【００７５】
しかし、図１２に示すように、遷移領域となる第３多結晶シリコン領域５４-3が、バスタブ型（若しくは「船底型」）をなして第１多結晶シリコン領域（ドープドポリシリコン領域）５４-2と第２多結晶シリコン領域５４-1との間に設けられていることが、図１（ａ）に示したトポロジーとは異なる。他は、図１（ａ）に示した第１の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。
【００７６】
図１２に示すような、第３多結晶シリコン領域５４-3がバスタブ型の形状をなす第１の実施形態の変形例に係る絶縁ゲート型半導体素子においても、絶縁ゲート型半導体素子のチャネル領域の第１主電極領域６２及び第２主電極領域６３間のゲート長方向の電位分布は、既に図１（ｃ）に示したのと同様に、電位障壁の高さが第１主電極領域６２及び第２主電極領域６３側の端部で低く、ゲート長方向に測ったチャネル領域の中央部で高い形状となる。
【００７７】
このため、第１の実施形態の変形例に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子が遮断状態のときに、ゲート電極５４の電位を半導体層１１と同じ接地電位（０Ｖ）にすることにより、少なくとも、ゲート長方向に測ったチャネル領域の中央部の電位障壁の高さを−１Ｖ程度の負バイアスがｎ型の多結晶シリコンからなるゲート電極に印加された場合と同じ電位障壁の高さにすることが可能となって、ＲＴＳノイズを大幅に低減可能となる。
【００７８】
（第２の実施形態）
本発明の第２の実施形態に係る絶縁ゲート型半導体素子は、図１３に示すように、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５７とを備える。
【００７９】
第１の実施形態に係る絶縁ゲート型半導体素子と同様に、第２の実施形態に係る絶縁ゲート型半導体素子において、「第１主電極領域６２」とは、第１の実施形態に係る絶縁ゲート型半導体素子のソース領域又はドレイン領域のいずれか一方を意味し、「第２主電極領域６３」とは、絶縁ゲート型半導体素子の第１主電極領域に対向するソース領域又はドレイン領域の他の一方を意味する。又、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。即ち、第２の実施形態に係る絶縁ゲート型半導体素子では、第１導電型がｐ型、第２導電型がｎ型のｎＭＯＳＦＥＴの場合について説明するが、例示であり、第１導電型をｎ型、第２導電型をｐ型としてｐＭＯＳＦＥＴの場合に適用可能であることは勿論である。
【００８０】
図１３（ａ）に示すように、第２の実施形態に係る絶縁ゲート型半導体素子は、多結晶シリコン層が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型の第１多結晶シリコン領域（ドープドポリシリコン領域）５７-1であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域（ドープドポリシリコン領域）５７-2であるが、第１の実施形態に係る絶縁ゲート型半導体素子とは異なり、チャネル領域の中央の上部に第１多結晶シリコン領域５７-1が設けられるように、第１多結晶シリコン領域５７-1が、ゲート絶縁膜２２のゲート長方向に沿って、第１主電極領域６２から第２主電極領域６３の上部まで連続している。
【００８１】
このため、第２の実施形態に係る絶縁ゲート型半導体素子においては、 図１３（ａ）に示すように、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられる遷移領域となる第３多結晶シリコン領域５７-3が、ゲート長方向に沿って存在する。この第３多結晶シリコン領域５７-3は、この部分で第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが重なっていても良いし、この部分を隔てて第１多結晶シリコン領域５４-2と第２多結晶シリコン領域５４-1とが離れていても良い。前者ではｎ型とｐ型が打ち消し合うことで、後者では両者が存在しないことで、不純物濃度が低い領域となる。この部分は以下に述べる効果に対しては無効領域となるので、５４-2と５４-1の重畳ないし離間のいずれの場合においてもこの部分の寸法は小さいほど望ましい。第３多結晶シリコン領域５７-3が、 図１３（ａ）に示すように、Ｕ字型をなして第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられているので、第３多結晶シリコン領域５７-3が、ゲート長方向に沿って、ゲート電極５７を横切るトポロジーで存在する。したがって、遷移領域となる第３多結晶シリコン領域５７-3のゲート幅方向に測った幅が大きいとゲート抵抗が高くなるので好ましくない。
【００８２】
よって、 図１３に示す構造おいて、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間の第３多結晶シリコン領域５７-3を省略して、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2とが互いに直接接するような構造の方が理想的である。しかし、フォトリソグラフィー技術におけるマスク合わせ余裕を考慮すると、マスク合わせ余裕を考慮した最小限の第３多結晶シリコン領域５７-3の幅を、設計上考慮する必要がある。
【００８３】
更に、フォトリソグラフィー技術等のプロセスに依存するが、第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2とが互いに極く僅かオーバーラップして、オーバーラップした部分で、第１導電型（ｐ型）の不純物と第２導電型の不純物（ｎ型）が同時に添加された多結晶シリコンの領域からなる第３多結晶シリコン領域５７-3を形成しても、第３多結晶シリコン領域５７-3の幅が、無視できる程度に狭ければ構わない。
【００８４】
即ち、製造プロセスの観点からは、フォトリソグラフィー工程におけるｎ＋型イオン注入領域となるイオン注入用マスクの開口部の部分は、Ｉ字型（若しくはカタカナの「エ」の字型）のマスクパターンとなり、第１主電極領域６２、第２主電極領域６３と共に第１主電極領域６２及び第２主電極領域６３に接するゲート電極の領域、及びチャネル領域中央付近が含まれてゲート長方向に沿って連続するように露出するので、このイオン注入用マスクの開口部の部分に第１主電極領域６２及び第２主電極領域６３と同じ燐（31Ｐ＋）やヒ素（75Ａs＋）等のｎ型の不純物イオンが注入される。
【００８５】
他方、ｐ＋型イオン注入領域となるイオン注入用マスクの開口部の部分は、対向する２つのＴ字型のマスクパターンとなり、チャネル領域の素子分離絶縁膜
（一般にはＳＴＩ膜）２１との境界付近が含まれて露出するので、このイオン注入用マスクの開口部の部分に、第１主電極領域６２及び第２主電極領域６３と反対導電型となるｐ型の不純物イオンが注入される。
【００８６】
この場合、ゲート幅方向、即ち、図１３（ａ）のＢ−Ｂ方向で示した図１３（ｂ）の断面図上、一方（例えば図１３（ｂ）の左側）の素子分離絶縁膜
２１とチャネル領域との境界から他方（図１３（ｂ）の右側）の素子分離絶縁膜 ２１とチャネル領域との境界までの電位分布は図１３(c)に示すように、素子分離絶縁膜
２１とチャネル領域との境界端で浅く、チャネル領域の中央部で深い形状となる。
【００８７】
図１３(c)に示した電位分布より明らかなように、第２の実施形態に係る絶縁ゲート型半導体素子によれば、絶縁ゲート型半導体素子がオン状態（導通状態）のとき、絶縁ゲート型半導体素子のチャネル領域中を流れる電流は、チャネル領域の中央部のみ流れ、素子分離絶縁膜
２１とチャネル領域との境界部は流れない。したがって、絶縁ゲート型半導体素子がオン状態（導通状態）のときに、チャネル領域中を流れる電流がＲＴＳノイズ発生の最も大きな素子分離絶縁膜
２１とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、ＲＴＳノイズを低減することが可能となる（図１７（ａ）のレベルの大きい領域Ｌ参照。）。
【００８８】
或いは第２の実施形態に係る絶縁ゲート型半導体素子において、図７及び図１１に示したプレパルス印加法を適用することも可能であり、その場合にも、素子分離絶縁膜
２１とチャネル領域との境界部の領域のＲＴＳノイズ源が不活性化され、より一層ＲＴＳノイズ抑圧効果が高められる。
【００８９】
なお、第２の実施形態に係る絶縁ゲート型半導体素子において、ゲート電極５７に電位を与えるコンタクトをｎ＋型不純物添加領域側の第１多結晶シリコン領域５７-1側及びｐ＋型不純物添加領域側と第２多結晶シリコン領域５７-2の両方で取るか、図１４に示したように、ゲート電極５７を構成する多結晶シリコン層５７-1，５７-2，５７-3の上にシリサイド膜２４を形成し、シリサイド膜２４の上にコンタクトを取るのが望ましい。
【００９０】
図示を省略しているが、第２の実施形態に係る絶縁ゲート型半導体素子も、図４〜図６に示したのと同様に、ＣＭＯＳイメージセンサの画素Ｘijを構成する４トランジスタの半導体集積回路、特に増幅トランジスタＴＡijに適用し、マトリクス状に配置されたそれぞれの画素Ｘijにおいて、スイッチ素子ＴＷijにより増幅トランジスタＴＡijのゲート電極５４にプレパルスをそれぞれ印加する効果により、それぞれの増幅トランジスタＴＡijのＲＴＳノイズ源が不活性化され、その後に、それぞれの増幅トランジスタＴＡijが導通状態となって動作するとき、ＲＴＳノイズが大幅に抑圧される。
【００９１】
第２の実施形態に係る絶縁ゲート型半導体素子の場合には、図４においてスイッチ素子ＴＷijを省略した、図１９と同様の回路構成に適用することも可能である。この場合、図７ないし図１１に示したプレパルス印加法は適用できないが、選択トランジスタＴＳｉｊがオンとなり画素から信号読み出し動作を行う際、増幅トランジスタＴＡｉｊに電流が流れるが、増幅トランジスタＴＡｉｊのチャネル領域中を流れる電流がＲＴＳノイズ発生の最も大きな素子分離絶縁膜
２１とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、ＲＴＳノイズを低減することが可能となる。
【００９２】
（第２の実施形態の変形例）
第２の実施形態に係る絶縁ゲート型半導体素子においては、ｎ＋型不純物添加領域、ｐ＋型不純物添加領域の平面パターン例として、図１３に示す構造の場合について説明したが、これに限定されることはなく、例えば、図１３を図１５に示す構造のように変形しても同様の効果が得られる。
【００９３】
本発明の第２の実施形態の変形例に係る絶縁ゲート型半導体素子の断面構造は、図１３（ｂ）に示したのと同様であり、少なくとも一部がチャネル領域として機能する第１導電型の半導体層１１と、チャネル領域を少なくとも囲み、半導体層１１の上部に活性領域を定義する素子分離絶縁膜２１と、活性領域の一方に設けられた第２導電型の第１主電極領域６２と、活性領域の他方に設けられた第２導電型の第２主電極領域６３と、活性領域の表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２に接する多結晶シリコン層を含んで、ゲート絶縁膜２２の上に設けられ、第１主電極領域６２と第２主電極領域６３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極５７とを備える。
【００９４】
又、第２の実施形態の変形例に係る絶縁ゲート型半導体素子は、図１３（ａ）に示したのと同様に、多結晶シリコン層が、平面パターン上、第１主電極領域６２及び第２主電極領域６３に接する領域の部分は第２導電型の第１多結晶シリコン領域（ドープドポリシリコン領域）５７-1であり、チャネル領域と素子分離絶縁膜２１との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域（ドープドポリシリコン領域）５７-2である。そして、チャネル領域の中央の上部に第１多結晶シリコン領域５７-1が設けられるように、第１多結晶シリコン領域５７-1が、ゲート絶縁膜２２のゲート長方向に沿って、第１主電極領域６２から第２主電極領域６３の上部まで連続している点でも、基本的に図１３（ａ）と同様である。
【００９５】
しかしながら、図１５に示すように、遷移領域となる第３多結晶シリコン領域５７-3が、バスタブ型をなして第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられていることが、図１３（ａ）に示したトポロジーとは異なる。他は、図１３（ａ）に示した第２の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。
【００９６】
図１５に示すように、第３多結晶シリコン領域５７-3の形状がバスタブ型をなして第１多結晶シリコン領域５７-1と第２多結晶シリコン領域５７-2との間に設けられている場合であっても、図１３(c)に示したのと実質的に同様な電位分布が実現できるので、第２の実施形態の変形例に係る絶縁ゲート型半導体素子によっても、絶縁ゲート型半導体素子がオン状態（導通状態）のとき、絶縁ゲート型半導体素子のチャネル領域中を流れる電流は、チャネル領域の中央部のみ流れ、素子分離絶縁膜
２１とチャネル領域との境界部は流れない。したがって、第２の実施形態の変形例に係る絶縁ゲート型半導体素子がオン状態（導通状態）のときに、チャネル領域中を流れる電流がＲＴＳノイズ発生の最も大きな素子分離絶縁膜
２１とチャネル領域との境界部の主要発生源の領域の影響を受け難くなり、ＲＴＳノイズを低減することが可能となる。
【００９７】
（その他の実施の形態）
上記のように、本発明は第１，第2の実施の形態及びその変形例によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。即ち、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００９８】
ＤACC…電荷蓄積ダイオード
Ｄph…フォトダイオード（受光部）
ＦＤ…電荷検出部
ＴＡij…増幅トランジスタ
ＴＩij，ＴＷij…スイッチ素子
ＴＬj…負荷トランジスタ
ＴＲij…リセットトランジスタ
ＴＳij…選択トランジスタ
ＴＴij…転送トランジスタ
ＶDD…電源電圧供給配線
Ｘij…画素
１１…半導体層
２１…素子分離絶縁膜
２２…ゲート絶縁膜
２３…シリサイド膜
２４…シリサイド膜
３４，５２，５３，５４，５５，５６，５７…ゲート電極
５４-1…第２多結晶シリコン領域
５４-2…第１多結晶シリコン領域
５４-3…第３多結晶シリコン領域
５７-1…第１多結晶シリコン領域
５７-2…第２多結晶シリコン領域
５７-3…第３多結晶シリコン領域
６２…ドレイン領域
６２…第１主電極領域
６３…ソース領域
６３…第２主電極領域
６６…接地電位コンタクト部
７１，７２，７３，７６，７７，７８…第２配線層
７４，７５…第３層配線層
【特許請求の範囲】
【請求項１】
少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方に設けられた第２導電型の第１主電極領域と、
前記活性領域の他方に設けられた第２導電型の第２主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接する多結晶シリコン層を含んで、前記ゲート絶縁膜の上に設けられ、前記第１主電極領域と前記第２主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極
とを備え、前記多結晶シリコン層が、平面パターン上、前記第１主電極領域及び前記第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、前記チャネル領域と前記素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記ゲート電極が、前記多結晶シリコン層上に設けられたシリサイド膜を更に含むことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記ゲート電極が、前記ゲート電極全体に電位を与えるコンタクトを前記シリサイド膜の上に設けていることを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項４】
前記チャネル領域の中央の上部に前記第２多結晶シリコン領域が設けられるように、前記第２多結晶シリコン領域が、前記ゲート電極のゲート幅方向に沿って、前記チャネル領域と前記素子分離絶縁膜との一方の境界領域の上部から他方の境界領域の上部まで連続していることを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項５】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート幅方向に沿って存在することを特徴とする請求項４に記載の絶縁ゲート型半導体素子。
【請求項６】
前記チャネル領域の中央の上部に前記第１多結晶シリコン領域が設けられるように、前記第１多結晶シリコン領域が、前記ゲート電極のゲート長方向に沿って、前記第１主電極領域から前記第２主電極領域の上部まで連続していることを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項７】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート長方向に沿って存在することを特徴とする請求項６に記載の絶縁ゲート型半導体素子。
【請求項８】
前記第３多結晶シリコン領域が、第１導電型の不純物と第２導電型の不純物が添加された多結晶シリコン層の領域であることを特徴とする請求項５又は７に記載の絶縁ゲート型半導体素子。
【請求項９】
前記第３多結晶シリコン領域が、Ｕ字型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項５〜８のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項１０】
前記第３多結晶シリコン領域が、バスタブ型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項５〜８のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項１１】
少なくとも一部がチャネル領域として機能する第１導電型の半導体層、前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜、前記活性領域の一方に設けられた第２導電型の第１主電極領域、前記活性領域の他方に設けられた第２導電型の第２主電極領域、前記活性領域の表面に設けられたゲート絶縁膜、前記ゲート絶縁膜に接する多結晶シリコン層を含んで、前記ゲート絶縁膜の上に設けられ、前記第１主電極領域と前記第２主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを有する第１の絶縁ゲート型半導体素子と、
該第１の絶縁ゲート型半導体素子が遮断時に、前記ゲート電極を前記半導体層と同じ電位に固定する第２の絶縁ゲート型半導体素子
とを備え、前記多結晶シリコン層が、平面パターン上、前記第１主電極領域及び前記第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、前記チャネル領域と前記素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする絶縁ゲート型半導体集積回路。
【請求項１２】
前記ゲート電極が、前記多結晶シリコン層上に設けられたシリサイド膜を更に含むことを特徴とする請求項１１に記載の絶縁ゲート型半導体集積回路。
【請求項１３】
前記ゲート電極が、前記ゲート電極全体に電位を与えるコンタクトを前記シリサイド膜の上に設けていることを特徴とする請求項１２に記載の絶縁ゲート型半導体集積回路。
【請求項１４】
前記チャネル領域の中央の上部に前記第２多結晶シリコン領域が設けられるように、前記第２多結晶シリコン領域が、前記ゲート電極のゲート幅方向に沿って、前記チャネル領域と前記素子分離絶縁膜との一方の境界領域の上部から他方の境界領域の上部まで連続していることを特徴とする請求項１１〜１３のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項１５】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート幅方向に沿って存在することを特徴とする請求項１４に記載の絶縁ゲート型半導体集積回路。
【請求項１６】
前記チャネル領域の中央の上部に前記第１多結晶シリコン領域が設けられるように、前記第１多結晶シリコン領域が、前記ゲート電極のゲート長方向に沿って、前記第１主電極領域から前記第２主電極領域の上部まで連続していることを特徴とする請求項１１〜１３のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項１７】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート長方向に沿って存在することを特徴とする請求項１６に記載の絶縁ゲート型半導体集積回路。
【請求項１８】
前記第３多結晶シリコン領域が、第１導電型の不純物と第２導電型の不純物が添加された多結晶シリコン層の領域であることを特徴とする請求項１５又は１７に記載の絶縁ゲート型半導体集積回路。
【請求項１９】
前記第３多結晶シリコン領域が、Ｕ字型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項１５〜１８いずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項２０】
前記第３多結晶シリコン領域が、バスタブ型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項１５〜１８のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項１】
少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方に設けられた第２導電型の第１主電極領域と、
前記活性領域の他方に設けられた第２導電型の第２主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に接する多結晶シリコン層を含んで、前記ゲート絶縁膜の上に設けられ、前記第１主電極領域と前記第２主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極
とを備え、前記多結晶シリコン層が、平面パターン上、前記第１主電極領域及び前記第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、前記チャネル領域と前記素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記ゲート電極が、前記多結晶シリコン層上に設けられたシリサイド膜を更に含むことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記ゲート電極が、前記ゲート電極全体に電位を与えるコンタクトを前記シリサイド膜の上に設けていることを特徴とする請求項２に記載の絶縁ゲート型半導体素子。
【請求項４】
前記チャネル領域の中央の上部に前記第２多結晶シリコン領域が設けられるように、前記第２多結晶シリコン領域が、前記ゲート電極のゲート幅方向に沿って、前記チャネル領域と前記素子分離絶縁膜との一方の境界領域の上部から他方の境界領域の上部まで連続していることを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項５】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート幅方向に沿って存在することを特徴とする請求項４に記載の絶縁ゲート型半導体素子。
【請求項６】
前記チャネル領域の中央の上部に前記第１多結晶シリコン領域が設けられるように、前記第１多結晶シリコン領域が、前記ゲート電極のゲート長方向に沿って、前記第１主電極領域から前記第２主電極領域の上部まで連続していることを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項７】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート長方向に沿って存在することを特徴とする請求項６に記載の絶縁ゲート型半導体素子。
【請求項８】
前記第３多結晶シリコン領域が、第１導電型の不純物と第２導電型の不純物が添加された多結晶シリコン層の領域であることを特徴とする請求項５又は７に記載の絶縁ゲート型半導体素子。
【請求項９】
前記第３多結晶シリコン領域が、Ｕ字型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項５〜８のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項１０】
前記第３多結晶シリコン領域が、バスタブ型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項５〜８のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項１１】
少なくとも一部がチャネル領域として機能する第１導電型の半導体層、前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜、前記活性領域の一方に設けられた第２導電型の第１主電極領域、前記活性領域の他方に設けられた第２導電型の第２主電極領域、前記活性領域の表面に設けられたゲート絶縁膜、前記ゲート絶縁膜に接する多結晶シリコン層を含んで、前記ゲート絶縁膜の上に設けられ、前記第１主電極領域と前記第２主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを有する第１の絶縁ゲート型半導体素子と、
該第１の絶縁ゲート型半導体素子が遮断時に、前記ゲート電極を前記半導体層と同じ電位に固定する第２の絶縁ゲート型半導体素子
とを備え、前記多結晶シリコン層が、平面パターン上、前記第１主電極領域及び前記第２主電極領域に接する領域の部分は第２導電型の第１多結晶シリコン領域であり、前記チャネル領域と前記素子分離絶縁膜との境界領域の上部となる部分の少なくとも一部は第１導電型の第２多結晶シリコン領域であることを特徴とする絶縁ゲート型半導体集積回路。
【請求項１２】
前記ゲート電極が、前記多結晶シリコン層上に設けられたシリサイド膜を更に含むことを特徴とする請求項１１に記載の絶縁ゲート型半導体集積回路。
【請求項１３】
前記ゲート電極が、前記ゲート電極全体に電位を与えるコンタクトを前記シリサイド膜の上に設けていることを特徴とする請求項１２に記載の絶縁ゲート型半導体集積回路。
【請求項１４】
前記チャネル領域の中央の上部に前記第２多結晶シリコン領域が設けられるように、前記第２多結晶シリコン領域が、前記ゲート電極のゲート幅方向に沿って、前記チャネル領域と前記素子分離絶縁膜との一方の境界領域の上部から他方の境界領域の上部まで連続していることを特徴とする請求項１１〜１３のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項１５】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート幅方向に沿って存在することを特徴とする請求項１４に記載の絶縁ゲート型半導体集積回路。
【請求項１６】
前記チャネル領域の中央の上部に前記第１多結晶シリコン領域が設けられるように、前記第１多結晶シリコン領域が、前記ゲート電極のゲート長方向に沿って、前記第１主電極領域から前記第２主電極領域の上部まで連続していることを特徴とする請求項１１〜１３のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項１７】
前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間の遷移領域となる第３多結晶シリコン領域が、前記ゲート長方向に沿って存在することを特徴とする請求項１６に記載の絶縁ゲート型半導体集積回路。
【請求項１８】
前記第３多結晶シリコン領域が、第１導電型の不純物と第２導電型の不純物が添加された多結晶シリコン層の領域であることを特徴とする請求項１５又は１７に記載の絶縁ゲート型半導体集積回路。
【請求項１９】
前記第３多結晶シリコン領域が、Ｕ字型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項１５〜１８いずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項２０】
前記第３多結晶シリコン領域が、バスタブ型をなして前記第１多結晶シリコン領域と前記第２多結晶シリコン領域との間に設けられていることを特徴とする請求項１５〜１８のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図１１】
【公開番号】特開２０１３−５８５０５（Ｐ２０１３−５８５０５Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１１−１９４４５２（Ｐ２０１１−１９４４５２）
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（５０８２６１４９３）株式会社ブルックマンテクノロジ (8)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２３年９月６日（２０１１．９．６）
【出願人】（５０８２６１４９３）株式会社ブルックマンテクノロジ (8)
【Ｆターム（参考）】
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