それぞれ異なる動作特性を有する複数のチャネル（１５）が用いられたマルチ動作モードトランジスタが提供される。複数のチャネル（１５）は独立に調整可能なしきい値電圧を有する。しきい値電圧を独立に調整することにおいて、少なくとも１つの以下のもの、つまり、異なるチャネル（１５）にそれぞれ異なるドーピング濃度、チャネル（１５）を分離している異なるゲート誘電体（１４ａ〜１４ｃ）にそれぞれ異なるゲート誘電体厚、および、異なるチャネル（１５）に異なるそれぞれのシリコンチャネル厚、が供給される。
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【課題】多結晶ＡｌＮ基板を用いつつ結晶性にすぐれた窒化物半導体ウェーハ及び窒化物半導体素子を提供する。
【解決手段】配向性を有する多結晶窒化アルミニウムからなり、主面上に複数のステップ１０Ｓが形成された基板１０と、前記基板の前記主面上に設けられた単結晶の窒化物半導体層２５とを備えた窒化物半導体ウェーハ１及び前記窒化物半導体層２５の上に設けられた電極を備えた窒化物半導体素子。 （もっと読む）

【課題】 半導体基板表面の堆積酸化膜を、高品質、高性能に改質する方法を提供する。
【解決手段】 図１（ａ）に示すように、被処理用シリコン基板１に二酸化シリコン膜２を形成して、その被処理用シリコン基板１および該二酸化シリコン膜２を処理槽３内の共沸硝酸（沸点１２０．７℃、濃度６８質量％）４などに約１時間浸漬、あるいは酸化性の蒸気への曝露処理をする。これにより、該被処理用シリコン基板１の表面に、通常の高温熱酸化法で形成した二酸化シリコン膜の特性と遜色のない二酸化シリコン膜が容易に形成できる。 （もっと読む）

この発明は、ソース−ドレインｃＭＯＳトランジスタの置換技術に関する。プロセスは、装置一式を利用して基板材料に窪みをエッチングして、その後、別のものに堆積することに関する。エッチングとその後の堆積とを、大気に曝すことなく、同じ反応器でなす方法が開示される。置換ソース―ドレインアプリケーション用のソース―ドレイン窪みのイン・サイチューエッチングは、現行のエックス・サイチューエッチングに対して幾らかの利点を提供する。トランジスタ駆動電流は、（１）ａｓエッチングされた表面が大気に曝されると、シリコンエピ層界面の汚染が削減されること、（２）エッチング窪みの形状に対する正確制御、により向上する。堆積は、選択的／非選択的方法を含む、様々な技術によりなされてもよい。ブランケット堆積の場合、性能重要領域のアモルファス堆積を避ける基準も提示される。 （もっと読む）

【課題】膜中の欠陥を低減させるとともに、良質で誘電率の高いシリコン酸窒化膜を提供する。
【解決手段】
シアン化合物を、好ましくはアルコール類、ケトン類、ニトリル類及びエーテル類に代表される非水溶媒に溶解させた溶液３中において、半導体基板１に０．５Ｖ以上１０Ｖ以下の電圧を印加して該半導体基板１上に薄膜６を形成することにより、該膜中にシアノ結合を含むシリコン酸窒化膜が形成することができる。 （もっと読む）

【課題】所望の比誘電率を有し、機械的強度に優れる絶縁膜、この絶縁膜を容易に形成し得る絶縁膜の形成方法、この絶縁膜を備える半導体素子、電子デバイスおよび電子機器を提供すること。
【解決手段】本発明の絶縁膜は、導電体同士を絶縁するものであって、絶縁性基材４２中に、当該絶縁膜の膜強度を向上させる絶縁性粒子４１を含有してなるものである。この絶縁膜は、絶縁性粒子４１として、絶縁性基材４２の比誘電率と異なる比誘電率の粒子を用いることにより、その比誘電率を調整したものである。例えば、絶縁性粒子４１として、絶縁性基材４２の比誘電率より低い比誘電率の粒子を用いることにより、絶縁膜全体の比誘電率を調整（低下）することができ、かかる絶縁膜は、層間絶縁膜に好適に適用される。 （もっと読む）

【課題】所望の比誘電率を有し、機械的強度に優れる絶縁膜、この絶縁膜を容易に形成し得る絶縁膜の形成方法、この絶縁膜を備える半導体素子、電子デバイスおよび電子機器を提供すること。
【解決手段】本発明の絶縁膜は、導電体同士を絶縁するものであって、絶縁性粒子４１の集合体の間隙を、当該絶縁膜の膜強度を向上させる絶縁性の充填物４２で充填してなるものである。この絶縁膜は、充填物４２として、絶縁性粒子４１の比誘電率と異なる比誘電率の材料を用いることにより、その比誘電率を調整したものである。例えば、充填物４２として、絶縁性粒子４１の比誘電率より低い比誘電率の材料を用いることにより、絶縁膜全体の比誘電率を調整（低下）することができ、かかる絶縁膜は、層間絶縁膜に好適に適用される。 （もっと読む）

【課題】 絶縁耐性が優れたダイヤモンド電界効果トランジスタ及びその製造方法を提供する。
【解決手段】 ダイヤモンド基板１上に、夫々ソース領域及びドレイン領域となる低抵抗ダイヤモンド層２ａ及び２ｂを局所的に形成し、これら間及び相互に対向する端部上に、アンドープダイヤモンド又はＢが低濃度でドープされたダイヤモンドからなる高抵抗ダイヤモンド層３を形成する。また、低抵抗ダイヤモンド層２ａ及び２ｂ上に、夫々ソース電極５及びドレイン電極６を形成し、高抵抗ダイヤモンド層３上に、ゲート絶縁膜４を介してゲート電極７を形成する。このとき、ゲート絶縁膜４は、酸化シリコン層、窒化アルミニウム層、アルミナ層、ダイヤモンド状炭素層、窒化シリコン層、ジルコニア層、チタン酸ストロンチウム層、チタン酸バリウム層及びサイアロン層からなる群から選択された２種以上の層を積層した積層膜とする。 （もっと読む）

【課題】導通時における駆動力を向上させる。
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。 （もっと読む）

【課題】スイッチング動作における駆動力を向上する。
【解決手段】基板１とドレイン領域２からなる第一導電型の半導体基体の一主面側にヘテロ半導体層３０を形成する工程と、所定の開口を有するマスク層をマスクとして用いて、ヘテロ半導体層３０を選択的に、かつ所定の厚みを残すようにエッチングする工程と、ヘテロ半導体層３０の露出した部分を酸化する工程と、該酸化によって形成された酸化膜１０をエッチングしてヘテロ半導体領域３を形成する工程と、ヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜４を形成する工程とを含む。 （もっと読む）

【課題】従来と同等の駆動力を確保しつつ、ヘテロ界面で生じる漏れ電流を低減可能な高耐圧電界効果トランジスタを容易に製造する方法を提供する。
【解決手段】Ｎ^＋型ＳｉＣ基板１とＮ⁻型ＳｉＣエピタキシャル層２からなる半導体基体の一主面に接して該半導体基体とはバンドギャップが異なるヘテロ半導体領域３を形成する工程と、該ヘテロ半導体領域３の一部分に、少なくとも半導体基体に達する溝部５を形成する工程と、該溝部５内にゲート絶縁膜６を形成し、該ゲート絶縁膜６に接してゲート電極７を形成する工程と、該ゲート電極７の上部にキャップ絶縁層８を形成する工程と、該キャップ絶縁層８をマスクとして、へテロ半導体領域３に選択的に不純物を導入することで、第一のヘテロ半導体領域９と第二のヘテロ半導体領域１０とを形成する工程とを有する （もっと読む）

アセンブリは、互いに重ねて形成された窒化物エッチストップ層を有する多層窒化物スタックを備え、これら窒化物エッチストップ層の各々は、膜形成プロセスを使用して形成される。多層窒化物スタックを形成する方法は、単一ウエハ堆積チャンバに基板を配置し、堆積の直前に基板に熱的ショックを与えることを含む。第１の窒化物エッチストップ層が基板上に堆積される。第２の窒化物エッチストップ層が第１の窒化物エッチストップ層上に堆積される。 （もっと読む）

【課題】高耐圧化と低オン抵抗化を図ることができる半導体装置を提供する。
【解決手段】半導体基板１上に形成されたｐウエル領域であるＰ−ｗｅｌｌ３５と、このＰ−ｗｅｌｌ３５の表面層に形成されるｐオフセット領域であるＰ−ｏｆｆ５と、Ｐ−ｏｆｆ５の表面からＰ−ｗｅｌｌ３５に達するように形成したトレンチ１９と、このトレンチ１９の側壁にゲート酸化膜２０を介して形成したゲート電極２１と、トレンチ底に形成した拡張ドレイン領域である拡張ドレイン領域であるＮ−ｂｏｄｙ６と、このＮ−ｂｏｄｙ６と接するようにトレンチ１９内部上方に向かって形成されたドレイン領域となるｎエピタキシャル層３０と、Ｐｗｅｌｌ３５の表面層に形成したソース領域となる上部のｎ⁺ 領域８とで構成する。この構成では、タングステン層２３を形成する箇所にドレイン領域となるｎエピタキシャル層３０を形成するために、トレンチ１９を広げることなく、ゲート電極２１とドレイン領域となるｎエピタキシャル層３０の間隔を広げることができるために、高耐圧化と、低オン抵抗化を図ることができる。 （もっと読む）

本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。
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本発明の実施形態は、基板上に配置された誘電層上にキャッピング層を堆積するための方法を提供する。一例では、プロセスは、基板を堆積プロセスに曝して、この上に誘電層を形成するステップと、該基板をシリコン前駆体および酸化ガスの順次パルスに曝して、堆積プロセス中にシリコン含有層を該誘電層上に形成するステップと、該基板を窒化プロセスに曝して、この上にキャッピング層を形成するステップと、所定の時間該基板をアニーリングプロセスに曝すステップとを含む。該キャッピング層は約５Å以下の厚さを有していてもよい。一例では、該酸化ガスが、触媒を含有する水蒸気生成器によって処理された水素源ガスおよび酸素源ガスから生じた水蒸気を含有する。別の例では、該堆積、窒化およびアニーリングプロセスが同じプロセスチャンバで生じる。 （もっと読む）

大きな引張応力を有する半導体デバイスを提供することを目的とする。半導体デバイスは、ソース領域及びドレイン領域を備える基板を有する。ソース領域及びドレイン領域の各々は、それぞれ、複数の分離されたソース区画及びドレイン区画を含む。シャロートレンチ分離（ＳＴＩ）領域がソース領域の２つの分離されたソース区画間及びドレイン領域の２つの分離されたドレイン区画間に形成される。ゲート積層体が基板に形成される。引張誘起層が基板上に形成される。引張誘起層はＳＴＩ領域、ソース領域、ドレイン領域及びゲート積層体を覆っている。引張誘起層は基板に引張応力を生じさせることが可能な絶縁体である。

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高誘電率層（１８０）を半導体装置中に集積するためにシリコンゲルマニウム（ＳｉＧｅ）表面層（１６０）を使用する方法である。この方法は、基板（１５０）上にＳｉＧｅ表面層（１６０）を形成し、前記ＳｉＧｅ表面層（１６０）上に高誘電率層（１８０）を堆積する。酸化層（１７０）は、前記高誘電率層（１８０）とＳｉＧｅ表面層（１６０）の未反応部位との間に位置し、前記高誘電率層（１８０）の堆積中とその後のアニーリング処理中とのいずれか、又はいずれもの間に形成される。前記方法は、前記高誘電率層（１８０）上に電極層（１９０）を形成する。
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【解決手段】ＣＭＯＳデバイスに関連する本発明の様々な実施形態は、（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。

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マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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