【課題】
低および高電圧トランジスタを備える半導体デバイスのための方法および装置を提供する。
【解決手段】
基板は、互いに分けられた低電圧および高電圧領域を備えている。絶縁体を含む分離領域が形成され、このうちには、高電圧領域内におけるウェルのうちの１つに形成される少なくとも１の分離領域も含まれる。高電圧素子領域における活性領域から分離領域の遷移角度は所定の角度よりも大きく、一部実施形態において、それは垂直線に対して４０度よりも大きい。一部実施形態において分離領域は、浅いトレンチ分離技術によって形成される。別な実施形態において分離領域は、シリコンの選択酸化技術によって形成されたフィールド酸化膜により作られる。
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【課題】 製造工程を簡略化することができ、低抵抗のソース、ドレインを具備した高性能かつ高信頼性の薄膜トランジスタを有する半導体装置、その製造方法、薄膜トランジスタアレイ基板及び液晶表示装置を提供する。
【解決手段】 導電型が異なる薄膜トランジスタを含んで構成される半導体装置であって、上記薄膜トランジスタは、基板上に半導体層を形成し、この半導体層上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極をマスクにして半導体層に低濃度の不純物を注入して導電型が異なる低濃度不純物領域をそれぞれ形成し、ゲート電極の側面にサイドウォールスペーサーを形成した後に、ソース、ドレイン領域のみに高濃度不純物層としてＳｉＧｅを選択的に形成し、一方の導電型の低濃度不純物領域上のＳｉＧｅにのみ高濃度不純物層中の不純物とは異なる他の不純物をドーピングし、低濃度不純物領域上に同じ導電型の高濃度不純物領域を形成したものである半導体装置。 （もっと読む）

【課題】 ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルＤＭＯＳを提供する。
【解決手段】 Ｐ型半導体基体１０６の表面近傍にはＮ⁻型エピタキシャル層１１０が形成され、その表面近傍にはＰ型ウェル１１４およびＮ^＋型ソース領域１１６が形成されている。Ｎ⁻型エピタキシャル層１１０の表面近傍には、オン抵抗低減用Ｎ型ウェル１３４が形成され、その表面近傍にはＮ^＋型ドレイン領域１１８が形成されている。Ｐ型半導体基体１０６とＮ⁻型エピタキシャル層１１０との境界の、上面から見て少なくともＰ型ウェル１１４と重なり合う部分にはＮ型埋め込み層１０８が形成されている。また、このＮ型埋め込み層１０８の少なくとも一部とＮ⁻型エピタキシャル層１１０とが接するように、Ｎ型埋め込み層１０８の上面を覆うようにＰ型埋め込み層１０９が形成されている。 （もっと読む）

【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。
【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。 （もっと読む）

【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。 （もっと読む）

本発明は、垂直のソース／ドレイン領域（８８）を囲むゲート線格子（９４）を有する半導体構造（１０）を含む。ある側面では、ソース／ドレイン領域は、ペアで提供され、各ペアのソース／ドレイン領域のうちの１つがディジットライン（１２０、１２２）に延伸し、もう１つのソース／ドレイン領域がキャパシタのようなメモリストレージ素子（１４５）に延伸してＤＲＡＭを形成することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子（１４５）に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに半導体構造を形成する方法を含む。典型的な方法では、第１の材料を含む格子は第２の材料の繰り返し領域を囲むように提供される。その後、前記第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、本発明のうちの少なくとも一部は、垂直のソース／ドレイン領域を囲むゲート線格子を有する半導体構造を含む。ある側面では、ソース／ドレイン領域はペアで提供され、各ペアのソース／ドレイン領域のうちの１つはディジットラインまで延伸し、もう１つのソース／ドレイン領域はキャパシタのようなメモリストレージ素子まで延伸することができる。ディジットラインに延伸するソース／ドレイン領域は、メモリストレージ素子に延伸するソース／ドレイン領域とは同じ組成、または異なる組成を有することができる。本発明はさらに、第１の材料を含む格子が第２の材料の繰り返し領域を囲むように提供される方法を含む。その後、第１の材料のうちの少なくとも一部はゲート線構造で置換去れ、また、第２の材料のうちの少なくとも一部は垂直のソース／ドレイン領域で置換される。
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半導体素子（１０）を形成する方法では、一の表面を有する基板（２０）を設け、絶縁層（２２）を基板（２０）の表面の上に形成し、第１パターニング済み導電層（３０）を絶縁層（２２）の上に形成し、第２パターニング済み導電層（３２）を第１パターニング済み導電層（３０）の上に形成し、パターニング済み非絶縁層（３４）を第２パターニング済み導電層（３２）の上に形成し、そして第１及び第２パターニング済み導電層（３０，３２）の一部分を選択的に除去して、半導体素子（１０）の切り欠き制御電極を形成する。
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【課題】電力用デバイスにおいて双方向に電圧をブロックできるようにする。
【解決手段】大電流を搬送するチャンネルを得るＡｌＧａＮ／ＧａＮインターフェースを備えたIII族窒化物双方向スイッチであり、この双方向スイッチは、この双方向スイッチのために、電流を搬送するチャンネルを形成するための二次元電子ガスの発生を阻止したり、または可能にする少なくとも１つのゲートにより作動する。 （もっと読む）

【課題】 炭化金属を含むゲート電極を含む少なくとも１つのＦＥＴを含む相補型金属酸化膜半導体（ＣＭＯＳ）などの半導体デバイスおよび形成方法を提供することにある。
【解決手段】 このＣＭＯＳは、ある金属とある金属の炭化物によって二重仕事関数が与えられる、二重仕事関数の金属ゲート電極を含む。 （もっと読む）

マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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誘電体層（１４，２２，２４，３２）は、ランタン、ルテチウム、及び酸素により構成され、かつ２つの導体の間、または導体（１４，２０，３４）と基板（１２，２６，３０）との間に形成される。一の実施形態では、誘電体層は基板を覆って形成され、境界層を追加する必要がない。別の実施形態では、誘電体層（２２，４２，４６）に含まれる元素の分布は、ランタン含有量またはルテチウム含有量に関して傾斜する、または誘電体層（２２，４２，４６）は別の構成として、アルミニウムを含むことができる。更に別の実施形態では、絶縁層を導体または基板と誘電体層との間、または導体及び基板の両方と誘電体層との間に形成する。誘電体層は、分子ビームエピタキシー法によって形成することが好ましいが、原子層化学気相成長、物理気相成長、有機金属化学気相成長、またはパルスレーザ堆積によって形成することもできる。
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一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約６００℃〜９００℃の範囲の温度に、プロセスチャンバ内の圧力を約１３Ｐａ（０.１トール）〜約２７ｋＰａ（２００トール）の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、ＳｉＨ_４、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも１つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。 （もっと読む）

【課題】 高性能デバイスの金属置換ゲートのための構造および形成方法を提供する。
【解決手段】 まず、半導体基板（２４０）上に設けたエッチ・ストップ層（２５０）上に、犠牲ゲート構造（２６０）を形成する。犠牲ゲート構造（３００）の側壁上に、１対のスペーサ（４００）を設ける。次いで、犠牲ゲート構造（３００）を除去して、開口（６００）を形成する。続けて、スペーサ（４００）間の開口（６００）内に、タングステン等の金属の第１の層（７００）、窒化チタン等の拡散バリア層（８００）、およびタングステン等の金属の第２の層（９００）を含む金属ゲート（１０００）を形成する。 （もっと読む）

【課題】 ひずみＳｉ／Ｓｉ_1-XＧｅ_Xデバイス基板において、極めて浅い接合を形成する方法およびそれによって得られる半導体構造を提供する。
【解決手段】 半導体デバイスを形成する方法（およびその結果として得られる構造）は、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、基板をアニールするステップであって、少なくとも１つの種が、基板のアニールの間のトーパントの拡散を遅らせるステップと、を含む。 （もっと読む）

【課題】 自己制限的界面酸化による超極薄酸化物層および酸窒化物層の形成の提供。
【解決手段】 超極薄酸化物層および酸窒化物層は、基板の自己制限的酸化を達成するように、および超極薄酸化物並びに酸窒化物を提供するように、低圧プロセスを利用して形成される。被処理基板は、酸化物層、酸窒化物層、窒化物層、およびｈｉｇｈ−ｋ層のような初期の誘電体層を含むことができるか、あるいは、初期の誘電体層をなくすことができる。プロセスは、バッチ型処理チャンバを使用するか、あるいは、単一のウェーハ処理チャンバを使用することによって、実行されることができる。本発明の一実施例は、厚さ約１５ÅのＳｉＯ_２層をもたらす、Ｓｉ基板の自己制限的酸化を提供し、そこにおいて、ＳｉＯ_２層の厚さは、基板にわたって約１Å未満で変化する。 （もっと読む）

縦方向、横方向に交互に配置されたソース領域（２２）、ソースボディ領域（２６）、ドリフト領域（２０）、ドレインボディ領域（２８）、およびドレイン領域（２４）をそれぞれ有するセル（１８）を、減表面電界を達成するための構造とともに有する、電界効果トランジスタである。実施形態における構造は、ソースまたはドレイン領域（２２、２４）近傍にゲート領域（３１）を定義する縦方向に離間された絶縁ゲートトレンチ（３５）と、ドリフト領域（２０）近傍に縦方向に延在する電位プレート領域（３３）と、を含むことができる。代替的に、別個の電位プレート領域（３３）または縦方向に延在する半絶縁フィールドプレート（５０）をドリフト領域（２０）近傍に設けてもよい。このトランジスタは、双方向切り替えに適している。
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