半導体基板におけるドーパントの拡散を低速化する方法およびこれにより製造されたデバイス
【課題】 ひずみＳｉ／Ｓｉ1-XＧｅXデバイス基板において、極めて浅い接合を形成する方法およびそれによって得られる半導体構造を提供する。
【解決手段】 半導体デバイスを形成する方法（およびその結果として得られる構造）は、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、基板をアニールするステップであって、少なくとも１つの種が、基板のアニールの間のトーパントの拡散を遅らせるステップと、を含む。
【解決手段】 半導体デバイスを形成する方法（およびその結果として得られる構造）は、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、基板をアニールするステップであって、少なくとも１つの種が、基板のアニールの間のトーパントの拡散を遅らせるステップと、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、更に具体的には、ひずみＳｉ／ＳｉＧｅ基板におけるデバイス（例えばＮ−ＭＯＳデバイス）のための接合を形成するために、ひずみＳｉ／Ｇｅ基板においてドーパント拡散を低速化するための方法および構造に関する。
【背景技術】
【０００２】
緩和Ｓｉ1-XＧｅXバッファ層の上にひずみＳｉチャネル（strained Si channel）を有するひずみＳｉ相補型金属酸化物半導体（ＣＭＯＳ：complementary metaloxide semiconductor）デバイスは、チャネルの電子およびホールの移動度が向上するため、従来のＳｉ ＣＭＯＳよりも優れたデバイス性能を提供し、約６０ｎｍほどに小さいデバイスについて実例が示されている（例えば、構造１００を示す図１を参照のこと。これは、ゲート１１０と、ゲート１１０の各側面に形成された酸化物スペーサ１２０と、酸化物スペーサ１２０の近傍に形成された拡張接合領域１３０と、を含む）。
【０００３】
しかしながら、約６０ｎｍ以下のＬeffを有するデバイスでは、拡張接合深さＸｊが３０ｎｍ以下であることが必要とされる。ＳｉＧｅにおいてドーパントが拡散すると、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ：heterojunction bipolar transistor）内のヘテロ接合において寄生バリアを形成する場合がある。
【０００４】
更に重要なことに、チャネル領域に近い接合勾配Ｘｊｓは、急峻でなければならず（＜６ｎｍ／１０）、拡張領域１３０におけるドーパント濃度は、〜１Ｅ２０／ｃｍ3でなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者等は、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮ型金属酸化物半導体（ＮＭＯＳ）内のドーパント（例えばヒ素）接合では、ヒ素によって拡散が著しく増大するために、これらの浅い接合の要件を満たすのが難しいことを認識した。
【０００６】
すなわち、実験により、ヒ素ドーパントの拡散率は、Ｓｉ1-XＧｅXバッファ層におけるＧｅ含有量の割合と共に指数的に増大することがわかっている。
【０００７】
従って、電子およびホールの移動度を高めてデバイス性能を向上させるために、高い％でＧｅ（例えば＞約２０％）を用いる場合、ひずみＳｉ基板において小さい（例えば約５０ｎｍ以下）ＮＭＯＳデバイスの極めて浅い接合（ultra-shallow junction）を作成する際に、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるこのヒ素ドーパント拡散の増大が著しい障害となることを、本発明者等は認識した。
【０００８】
更に、５０ｎｍ以下のデバイスでは、横方向のヒ素ドーパント拡散の増大は、ＮＭＯＳデバイスのソースおよびドレイン領域を短絡させ（例えば図１を参照）、デバイスを全体的に動作不能とする。
【０００９】
すなわち、図１に示すように、ゲート１１０（例えばポリシリコン・ゲート）の中央の直下は、約１Ｅ１９／ｃｍ3のヒ素ドーパント濃度である。このゲートの下の高濃度のドーパントは、拡張接合領域１３０からゲート領域１１０までのヒ素接合拡散の増大による短絡を示す。
【００１０】
このため、本発明者等は、本発明の前には、ひずみＳｉ／Ｓｉ1-XＧｅXまたはＳｉ1-XＧｅX／Ｓｉデバイス基板においてヒ素による拡散増大を低速化するための既知の技法（またはその結果として形成される構造）が存在しないことを認識した。
【課題を解決するための手段】
【００１１】
従来の方法および構造の前述およびその他の問題、難点、欠点に鑑み、本発明の例示的な特徴は、ひずみＳｉ／Ｓｉ1-XＧｅXデバイス基板において、ドーパント（例えばヒ素、Ｐ、あるいはＳｂまたはその両方）による拡散増大を低速化するための方法および構造を提供することである。
【００１２】
本発明の例示的な態様は、半導体デバイスを形成する方法を含む。この方法は、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、基板をアニールするステップであって、その少なくとも１つの種が、基板をアニールする間のドーパントの拡散を遅らせるステップと、を含む。
【００１３】
具体的には、少なくとも１つの種の用量は、基板のプリアモルファス化閾値を超えるものとすれば良い。特に、少なくとも１つの種の用量は、基板のプリアモルファス化閾値の少なくとも約３倍であり、場合によっては、少なくとも１つの種の用量は、基板のプリアモルファス化閾値の少なくとも約５倍であり、または、基板のプリアモルファス化閾値の少なくとも約７倍である。
【００１４】
更に、少なくとも１つの種は、ドーパントによって形成された接合（例えば拡張接合）に損傷を与えることができる。例えば、接合は、約３０ｎｍ以下の厚さを有することができる。更に、接合は、ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有することができる。
【００１５】
更に、基板は、シリコン、ＳｉＧｅ、およびひずみＳｉＧｅよりなる群から選択された１つを含むことができる。
【００１６】
更に、少なくとも１つの種は、Ｘｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮよりなる群から選択された少なくとも１つを含むことができ、ドーパントは、Ａｓ、Ｐ、およびＳｂよりなる群から選択された少なくとも１つを含むことができる。加えて、ドーパントの注入は、種の注入の前および種の注入の後のいずれか一方の時期に行うことができる。
【００１７】
また、この方法は、基板においてソースおよびドレイン領域を形成するステップと、ソースおよびドレイン領域の上に金属シリサイド・コンタクトを形成するステップとを更に含むことができる。例えば、ソースおよびドレイン領域の形成は、ドーパントの注入の前またはドーパントの注入の後のある時期に行うことができる。いずれの場合にも、ドーパントの注入は、種の注入の前および種の注入の後のある時期に行うことができる。
【００１８】
更に、種は、ドーパントよりも少なくとも約１０ｎｍから約２０ｎｍ深く注入されることができる。加えて、種は、基板において拡張領域の少なくとも一部を取り囲むための注入エネルギを有することができる。更に、種は、基板において拡張領域の少なくとも一部を取り囲む領域を生成するのに充分な第１の注入エネルギ、および、基板においてソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な第２の注入エネルギ（例えば第１の注入エネルギよりも大きい）を有することができる。あるいは、種は、基板において拡張領域の少なくとも一部およびソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な注入エネルギを有することができる。
【００１９】
本発明の別の態様は、ドーパントの熱拡散を低減する方法を含む。この方法は、基板上にドーパントを注入するステップと、このドーパントと共に第２の種として、基板上に少なくとも１つの種を注入するステップと、基板をアニールするステップであって、少なくとも１つの種が、基板をアニールする間のドーパントの拡散を遅らせるステップと、を含む。
【００２０】
例えば、基板のアニールは、ドーパントの注入および種の注入の後に実行することができる。更に、ドーパントの注入は、少なくとも１つの種の注入の後に実行することも可能である。その場合、この方法は、種の注入の後およびドーパントの注入の前に基板をアニールするステップを更に含むことができる。
【００２１】
本発明の別の態様は、半導体基板において接合を形成する方法を含む。この方法は、基板上にドーパントを注入するステップと、このドーパントと共に第２の種として、基板上に少なくとも１つの種を注入するステップと、基板をアニールするステップであって、その少なくとも１つの種が、基板をアニールする間のドーパントの拡散を遅らせるステップと、を含む。
【００２２】
本発明の別の態様は、半導体デバイスを含む。このデバイスは、半導体基板と、基板に形成されて接合を画定するドーパントと、このドーパントと共に第２の種として、ドーパントの拡散を遅らせるのに充分な濃度で基板に形成された種とを含む。このデバイスは、チャネルの上に形成されたゲートと、第１および第２の材料に隣接して形成されたソースおよびドレイン領域と、ソースおよびドレイン領域の上に形成されたコンタクトとを更に含むことができる。
【００２３】
例えば、接合は、約３０ｎｍ以下の厚さを有し、ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有することができる。更に、基板は、シリコン、ＳｉＧｅ、およびひずみＳｉよりなる群から選択される１つを含むことができる。例えば、ＳｉＧｅは、緩和ＳｉＧｅおよびひずみＳｉＧｅのいずれか一方を含むことができる。更に、ひずみＳｉＧｅが、圧縮ひずみおよび引張りひずみのいずれか一方のもとにあるＳｉＧｅを含む場合がある。
【００２４】
従って、本発明の例示的な特徴の独特かつ明確でない組み合わせによって、本発明は、Ｓｉ／Ｓｉ1-XＧｅXデバイス基板におけるヒ素拡散の増大を低速化するための方法および構造を提供する。また、本発明は、シリコン基板およびひずみＳｉ1-XＧｅX／Ｓｉに適用することも可能である。
【００２５】
前述およびその他の例示的な目的、態様、および利点は、添付図面を参照した本発明の例示的な実施形態の以下の詳細な説明から、より良く理解されよう。
【発明を実施するための最良の形態】
【００２６】
ここで図面、更に具体的には図２〜２６を参照すると、本発明による方法および構造の例示的な実施形態が図示されている。
【００２７】
全体的に、本発明による例示的な技法は、基板上での少なくとも１つの原子／イオン種（例えば、１つまたは複数の原子／イオン種）の注入を有利に用いる。例えば、原子／イオン種は、不活性の種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、またはＮ）を含むことができ、デバイス・ドーパントの近傍に注入することができる（例えば、本発明全体を通じてヒ素を想定するが、上述のように、ドーパントは、ＰあるいはＳｂまたはその両方とすることも可能である）。具体的には、原子／イオン種は、基板（例えばひずみＳｉ／Ｓｉ1-XＧｅX基板）の拡張領域（例えば拡張接合領域）あるいはソース／ドレイン領域（例えばソース／ドレイン接合領域）またはその両方の近傍に注入することができる。
【００２８】
具体的には、ヒ素ドーパントの近傍の原子／イオン種によって生成される過剰な侵入型（interstitial）および空格子点シンク（vacancysink）が、拡張接合領域またはヒ素拡張領域またはソース／ドレイン接合領域の双方において垂直および横方向の双方のヒ素による拡散増大を低速化するのに役立つことを、本発明者等は発見した。
【００２９】
このため、本発明の方法は、３０ｎｍ以下（例えば、本発明は、約２０ｎｍ〜約３０ｎｍの範囲の接合深さを示している）の極めて浅いヒ素接合を、ひずみＳｉ／Ｓｉ1-XＧｅX基板に形成することを可能とし、デバイス・チャネル領域内への望ましくない横方向のヒ素拡散を防ぐ。
【００３０】
このように、本発明は、ひずみＳｉ／Ｓｉ1-XＧｅX基板に、高性能の５０ｎｍ以下のＮＭＯＳデバイスを製造することを可能とする。ひずみ基板は、引張りひずみまたは圧縮ひずみがかかっている場合がある留意すべきである。同様の理由で、ＳｉＧｅは緩和している可能性がある。これがひずみであることは要件ではない。
【００３１】
ここで図２に移ると、図２は、本発明によって形成される構造２００を示す。図示のように、構造（例えば例示的なＮＭＯＳデバイス）２００は、基板２１０（例えば、シリコン等で形成すると好ましい）と、Ｓｉ基板２１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層２２０と、を含む。Ｓｉ／Ｇｅ層２２０は傾斜層（graded layer）であり、その結晶格子は、基板２１０の上面から離れて延びる方向において緩和が進み、Ｇｅの濃度は、基板２１０の上面から離れる方向において増大する。
【００３２】
ヒ素拡張領域２４０の下に、比較的不活性の原子／イオン種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）２３０注入（implant）が形成され、ヒ素拡張２４０の第１および第２の表面を囲むように形成されている（例えば、非参照であるが、図２において、ヒ素拡張領域２４０の下面および側面）。
【００３３】
更に、好ましくは、原子／イオン種は、用いられているドーパント以外から選択する（例えば、この例示的な用途では、原子／イオン種は、Ａｓドーパント以外であるように選択すると好ましい）。
【００３４】
隣接するヒ素拡張領域２４０の対向する側面間に、ひずみシリコン・チャネル２５０が形成され、これに原子／イオン種が接している。
【００３５】
ひずみシリコン・チャネル２５０の上に、ゲート２７０（例えば、ポリシリコン、金属等で形成されている）が形成されている。ゲート２７０とチャネル２５０との間に、ゲート酸化物２６０が形成されている。デバイス間に、ソースおよびドレインに隣接して、誘電体等で形成された浅いトレンチ分離（ＳＴＩ：shallow trench isolation）２９０が形成されている。
【００３６】
従って、図２に例示的に示すように、拡張領域２４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合領域の周囲（例えば、少なくともその一部の周囲）に、原子／イオン種（例えばＸｅ、Ｓｉ等）注入種を注入する。
【００３７】
ＸｅまたはＳｉの注入領域は、注入深さとしてはヒ素ドーパントのものよりも約１０から約２０ｎｍ深く、ＸｅまたはＳｉ原子／イオン注入種が過剰な侵入型および空格子点シンクを生成し、これによって、ヒ素拡張領域２４０の接合のアニールの間にヒ素ドーパントのごく近傍での空格子点数を減少させるようになっている。
【００３８】
このようにして、ヒ素ドーパント拡散を大幅に低減させ、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイス内で、はるかに浅いヒ素接合を形成することができる。
【００３９】
従って、％Ｇｅ＞２０％のひずみＳｉ／Ｓｉ1-XＧｅXにおけるヒ素による拡散増大の機構は、主に、Ｓｉ1-XＧｅX層における空格子点数の多さ、および、それに対応するヒ素拡散の空格子点成分の増大による。
【００４０】
上述のように、本発明の例示的な態様は、ひずみＳｉ／Ｓｉ1-XＧｅX基板において、デバイス拡張接合領域またはヒ素デバイス拡張およびソース・ドレイン接合領域における原子／イオン種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）の注入を用いている。
【００４１】
本発明は上述の種に限定されず、基板においてドーパント（例えば、例示的な実施形態ではヒ素であるが、ドーパントは例えばＰあるいはＳｂまたはその両方を含む場合がある）の拡散を遅らせるならば、いかなる種も使用可能であることに留意すべきである。更に、原子／イオン種は、小さいよりも大きい方が一般的に好ましい。
【００４２】
高速熱アニール（ＲＴＡ：rapid thermal anneal）の間、原子／イオン種によって生成された過剰な侵入型および空格子点シンクは、空格子点数を減らすのに役立ち、従って、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるヒ素拡散を遅らせる。
【００４３】
図２の断面Ａ−Ａ’に沿って、ひずみＳｉ／Ｓｉ1-XＧｅX基板においてヒ素接合拡散を低速化させる一例を、ヒ素拡散接合と共に注入した第２の種としてＸｅまたはＳｉを用いる場合または用いない場合について、図３に示すように、ヒ素ドーパント接合プロファイルの比較において明らかにする。
【００４４】
すなわち、図３は、実験データ（ＳＩＭＳプロファイル）を示し、ＸｅまたはＳｉ種の注入による、ひずみＳｉ／Ｓｉ1-XＧｅXにおけるＡｓドーパント拡散の低速化を示している。これらの実験において、ひずみＳｉ／Ｓｉ1-XＧｅXの上に、５ｎｍのシリコン・キャップで５０ｎｍの低温酸化膜（ＬＴＯ：lowtemperature oxide）を形成した。ｘ＝３０％である。
【００４５】
すなわち、これらの例において、ひずみＳｉキャップ厚さは、〜５ｎｍであった。Ｓｉ1-XＧｅX緩和バッファ層におけるＧｅ含有量は、〜３０％である。ヒ素接合注入は、約１Ｅ１５／ｃｍ2用量で約１ｋＶであった。ＸｅまたはＳｉである第２の種は、それらの注入範囲が、注入範囲として１ｋＶで注入されたヒ素よりも〜１０ｎｍ深いようになっていた。ＸｅまたはＳｉである第２の種の注入用量は、それぞれ約５Ｅ１４／ｃｍ2または約５Ｅ１５／ｃｍ2であった。
【００４６】
これらの用量は、原子／イオン種（例えばＸｅまたはＳｉ種）のプリアモルファス化（preamorphization）閾値用量よりも多い（例えば、はるかに多いことが好ましい）と有利であり、充分な量の過剰な侵入型および空格子点シンクを発生して、ヒ素ドーパントの動きを低速化するようになっている。
【００４７】
すなわち、本出願の目的のため、「プリアモルファス化閾値」が意味するのは、結晶格子がほぼ完全にランダムな（例えば「損傷を受けた」）パターンに変換される用量であり、これによってアモルファス構造が生じる。
【００４８】
このため、どの原子／種を用いても、かかる変換を可能とするために、用量はプリアモルファス化閾値よりも多く（例えば、はるかに多いことが好ましい）しなければならない。本出願を全体として利用する当業者にはわかるであろうが、プリアモルファス化閾値は、どの種／原子を採用するかによって異なる。原子が大きい方が、生成される損傷（例えば過剰な侵入型および空格子点シンク等）は大きくなり、このため、用いる全用量を少なくすることができる。
【００４９】
逆に、原子が小さければ、生成される損傷は比較的軽く、このため、用いる用量を大きくしてプリアモルファス化閾値を達成する。従って、どの原子を用いても、プリアモルファス化閾値を満足させるための用量よりも多い（例えば、好ましくは少なくとも約３倍、多くの場合、より好ましくは少なくとも約５倍、最も好ましくは約７倍多い）用量を選択する。
【００５０】
このため、例えば、キセノンでは、プリアモルファス化閾値用量は、約１Ｅ１４／ｃｍ2である。このため、キセノンの用量は、少なくとも約３Ｅ１４／ｃｍ2とすることができる（例えば約３Ｅ１４／ｃｍ2から約５Ｅ１４／ｃｍ2）。更に、シリコンでは、プリアモルファス化閾値用量は、約１Ｅ１５／ｃｍ2である。このため、シリコンの用量は、少なくとも約３Ｅ１５／ｃｍ2とすることができる（例えば、約３Ｅ１５／ｃｍ2から約５Ｅ１５／ｃｍ2）。
【００５１】
再び注記すると、本発明は、典型的な用量を用いた注入種を用い、損傷を生じさせ、この結果として侵入型および空格子点シンクが生じ、これがドーパント移動度の低速化を可能とすると概括することができる。
【００５２】
更に、注入種は、好ましくは、接合注入（例えば、例示的な場合はヒ素）の比較的近傍に形成される。このため、例えば、注入種（例えばＸｅ、Ｓｉ等）は、Ａｓ接合注入プロファイルから約１００Å領域から約２００Åの領域内とすることができる。
【００５３】
すなわち、Ａｓ接合プロファイルが約１００Å以上である場合、種（例えばＸｅ）のピークは、約１００Å領域または約３００Å領域（例えば、そのすぐ裏側）に注入することができる。
【００５４】
そして、ヒ素接合およびＸｅ（またはＳｉまたは他の種）の共同注入に、好ましくは約８００から約１１００℃内の範囲で、約１秒から約５秒、高速アニールを行って、注入損傷を取り除くと共にドーパントを活性化させる。
【００５５】
かかるアニールのため、高速熱アニール（ＲＴＡ）（または「スパイク・アニール（spike annealing）」）を採用することができる。極めて短い時間期間（実際には、例えば特定のＲＴＡツールが達成可能なものに規定され限定される短い時間期間）で、高温（例えば約１１００℃）を直ちに達成する。かかるＲＴＡまたは「スパイク・アニール」のため、フラッシュ・ランプ（例えばハロゲン・ランプ、レーザ光等）を採用可能である。図３の例では、ＲＴＡ条件は、１００％アルゴン中において１０００℃／１秒であった。
【００５６】
図３に示すように、超高化学気相付着（ＵＨＣＶＤ：ultra-high chemical vapor deposition）ひずみＳｉ／Ｓｉ1-XＧｅX（ｘ〜２０％）によりＸｅまたはＳｉ種の注入を行うと、第２の種（例えばＸｅ、Ｓｉ等）の注入が行われないＡｓ接合と比較して、ヒ素接合拡散が著しく低減したが、ＸｅまたはＳｉ種を注入しない場合、１Ｅ１８／ｃｍ3ドーパント濃度におけるヒ素接合深さは、〜８５ｎｍであった。Ｘｅ種では、Ａｓ接合深さは、〜３０ｎｍであった。Ｓｉ種注入では、Ａｓ接合は、〜５０ｎｍであった。
【００５７】
従って、この例によって、Ｘｅ種の注入によってヒ素接合深さを低減可能である（例えば、ほぼ３分の１に）ことが実証された。種（例えばＸｅ、Ｓｉ等）の共注入（ｃｏ−ｉｍｐｌａｎｔ）により達成される約３０ｎｍのヒ素の浅い接合深さによって、ひずみＳｉ／Ｓｉ1-XＧｅX基板に、高性能の５０ｎｍ以下のＮＭＯＳデバイスを製造することができる。
【００５８】
例えば、図４は、超高化学気相付着（ＵＨＣＶＤ）ひずみＳｉ／Ｓｉ1-XＧｅX（ｘ＝２０％）を含む構造において、Ｘｅ種注入を用いる場合と用いない場合とで形成した２つの接合についてのヒ素接合プロファイルを示す。約２０ｎｍのＳｉキャップも用いた。ＲＴＡ条件は、１００％アルゴン中において１０００℃／５秒であった。
【００５９】
接合の質は、接合の浅さおよび接合の急峻さ（例えば勾配の鋭さ）によって規定することができることは理解されよう。図４は、かかる改良した品質の接合を示し、具体的には、Ｘｅ種の注入された接合は、ドーパントの深さが約２０ｎｍであり、勾配がドーパント濃度の１０の変化ごとに５ｎｍ（例えば接合の近傍において）であり、これは、従来の接合よりもはるかに改善されている。
【００６０】
以下に、図５〜２６を参照して、本発明の例示的な方法を組み込んでひずみＳｉ／Ｓｉ1-XＧｅX基板において高性能の５０ｎｍ以下のＮＭＯＳデバイスを作成するための、様々な例示的なプロセス・フローを説明する。
【００６１】
第１の例示的な技法
【００６２】
図５〜９は、本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。図９は、図５〜８の例示的な技法のフローチャート４００を示す。
【００６３】
まず、図５において、更に図９に示すステップ４１０において、ヒ素拡張注入４４０を形成する。図示のように、注入４４０は構造４００に形成され、これは図２に示した構造２００に若干似ている。
【００６４】
すなわち、構造４００は、基板４１０（例えばシリコン、シリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）等で形成すると好ましい）と、基板４１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層４２０と、を含む。Ｓｉ／Ｇｅ層４２０は傾斜層であり、Ｓｉ／Ｇｅ層におけるＧｅ濃度が基板４１０の上面から離れる方向において増大する結果として、層４２０の結晶格子は、基板４１０の上面から離れる方向において緩和が進む。
【００６５】
隣接するヒ素拡張４４０の対向する側面間に、ひずみシリコン・チャネル４５０を形成する。
【００６６】
ひずみシリコン・チャネル４５０の上に、ゲート４７０（例えば、ポリシリコン、金属等で形成する）を形成する。ゲート４７０とチャネル４５０との間に、ゲート酸化物４６０を形成する。デバイス間に、ソースおよびドレインに隣接して、誘電体等で形成した浅いトレンチ分離（ＳＴＩ）４９０を形成する。
【００６７】
図６に示すように、拡張領域４４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合４４０領域の周囲（例えば、少なくともその一部の周囲）に、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。（この例では、ＸｅまたはＳｉを用いたと仮定する。）
【００６８】
図６において（および図９に示すステップ４２０において）、上述のように、原子／イオン種（Ｘｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）注入４３０を形成する。図示のように、原子／イオン注入４３０は、ヒ素拡張４４０の下に形成され、ひずみシリコン・チャネル４５０とヒ素拡張４４０との間に垂直に形成された「縁部（lip）」を有する。このため、原子／イオン種注入は、Ｌ型（断面において）を有することができる。従って、ヒ素拡張４４０の少なくとも２つの側面は、原子／イオン種注入によって囲まれる。
【００６９】
更に、基板上に注入された原子／イオン種は、ヒ素ドーパントの近傍に空格子点シンクを生成する。原子／イオン種によって生成された空格子点シンクの存在によって、ヒ素ドーパントの近傍の空格子点が除去され、これによってヒ素拡散を遅延（例えば低速化）させる。
【００７０】
本発明のメカニズムについての別の可能な説明は、原子／イオン種が、ドーパントの空格子点に対する結合力よりも、空格子点に対する強い結合力を有し得るということである。また、ＧｅあるいはＳｉ原子またはその両方のドーパントに対する結合力よりも、原子／イオン種はドーパントに対して強い結合力を有し得ることが理論化されている。しかしながら、これらの理論は、いかなる意味でも本発明を限定すると見なされるものではない。
【００７１】
そして、図７において（および図９に示すように、ステップ４３０において）、スペーサ４９５を形成し、また、ソース／ドレイン注入を行い、これによってソース４９６およびドレイン４９７を形成する。その後、ソース／ドレインのアニールを実行する。
【００７２】
従来の技術およびデバイスでは、通常、ヒ素注入ステップの後に（例えばステップ４１０の後に）アニールを行うことに留意すべきである。このため、従来の方法では、ヒ素注入の後に拡張接合アニールを行う。
【００７３】
これに対して、本発明では、ヒ素注入の後にアニールの実行は必要でない。その代わり、本発明は、スペーサ４９５およびソース４９６／ドレイン４９７注入が所定の位置に配された後まで、アニールを遅らせることができる。
【００７４】
図８において（および図９に図示するステップ４４０において）、ソース４９６およびドレイン４９７を覆うようにシリサイド・コンタクト４９８を形成し、これによって、デバイスが完成する。
【００７５】
従って、本発明のこの例示的な技法によって、極めて浅い接合（例えば３０ｎｍ以下）を形成することができる。従来の技術を考えると、本発明によって必ずしもステップを減らすことはできない場合があるが、このような極めて浅い接合を得るための追加ステップは必要でなく、本発明は、極めて便利な方法（例えばコストが低い）を用いて極めて浅い接合を提供することに留意すべきである。
【００７６】
いくつかの従来の技法では、共注入（ｃｏ−ｉｍｐｌａｎｔ）を用いている注入パターンがいくつかあるが、そこでは注入は次々に（例えば順次）実行していることに留意すべきである。
【００７７】
しかしながら、本発明がこれらの技法と大きく異なっている点は、良好な勾配（例えば、ドーパント濃度の１０の変化ごとに約５ｎｍ）を有する極めて浅い接合（例えば厚さ約２０ｎｍ）を形成することができ、また、本発明のかかる注入は、ひずみシリコン（またはシリコン）において実行されていることである。
【００７８】
本発明は、Ｓｉ1-XＧｅX層について、広い範囲のＧｅ組成に適用可能である（例えば、ｘ＝約０．１４からｘ＝約０．７５）。
【００７９】
第２の例示的な技法
【００８０】
図１０〜１３は、本発明によるＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。図１４は、図１０〜１３の例示的な技法のフローチャート５００を示す。
【００８１】
第２の例示的な技法は、（例えば図５〜８の）第１の例示的な技法と同様であるが、第１の技法の第１および第２のステップを逆にする点が異なる。
【００８２】
すなわち、図１０に例示的に示すように、まず、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。
【００８３】
次いで、ステップ５２０において、また図１１に示すように、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合領域５４０を形成する。
【００８４】
次いで、ステップ４３０と同様に、図１２（および、図１４に示すステップ５３０において）、スペーサ５９５を形成し、更に、ソース／ドレイン注入を実行し、これによって、ソース５９６およびドレイン５９７を形成する。その後、ソース／ドレインのアニールを実行する。
【００８５】
図８および図９のステップ４４０と同様に、図１３において（および、図１４に示すステップ５４０において）、ソース５９６およびドレイン５９７を覆うようにコンタクト５９８を形成し、これによってデバイスを完成する。
【００８６】
従って、繰り返すと、第２の技法は第１の技法と同様であるが、ヒ素注入および第２の種の注入の順序が逆になっている。このため、設計者は、極めて浅い接合を形成する際に、ある程度の柔軟性を有する。
【００８７】
ステップ５１０（例えば、原子／イオン種注入の実行）の後、Ａｓ拡張注入を形成するステップ５２０の前、アニールを直後に任意に実行して、種の注入によって生じた損傷を除去可能であることに留意すべきである。かかるアニールは、接合がまだ形成されていないため、比較的高い温度のアニールとすることができる（例えば、約５秒間まで等の適切な時間、約９５０℃と約１１００℃との間で実行される高速熱アニール、）。その後、ステップ５２０等（最終的なソース／ドレインのアニールの実行を含む）を実行することができる。
【００８８】
第３の例示的な技法
【００８９】
図１５〜１８は、本発明によるＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。図１９は、図１５〜１８の例示的な技法のフローチャート６００を示す。
【００９０】
第３の例示的な技法は、第１および第２技法と多少似ているが、異なる点は、種の注入が、厚さをやや大きくして行われ、ソースおよびドレイン領域ならびにヒ素注入拡張を取り囲む（例えば封入する）（例えば少なくともその一部を取り囲む）ことである。
【００９１】
まず、図１５において、および図１９に図示するステップ６１０において、ヒ素拡張注入６４０を形成する。図示のように、注入６４０は構造６００に形成され、これは図２の構造２００に若干似ている。
【００９２】
すなわち、構造６００は、基板６１０（例えば、好ましくはシリコン、シリコン・オン・インシュレータ等で形成される）と、基板６１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層６２０と、を含む。Ｓｉ／Ｇｅ層６２０は傾斜層であり、その結晶格子は、基板６１０の上面から離れる方向において緩和が進む。
【００９３】
隣接するヒ素拡張６４０の対向する側面間に、ひずみシリコン・チャネル６５０を形成する。
【００９４】
ひずみシリコン・チャネル６５０の上に、ゲート６７０（例えば、ポリシリコン、金属等で形成される）を形成する。ゲート６７０とチャネル６５０との間に、ゲート酸化物６６０を形成する。デバイス間に、ソースおよびドレインに隣接して、誘電体等で形成した浅いトレンチ分離（ＳＴＩ）６９０を形成する。
【００９５】
図１６に例示的に示すように（および図１９に図示するステップ６２０において）、拡張領域６４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合６４０領域の周囲（例えば少なくともその一部の周囲）に、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。
【００９６】
次いで、図１７において（および図１９に図示するステップ６３０において）、スペーサ６９５を形成し、更に、ソース／ドレイン注入を実行して、これによって、ソース６９６およびドレイン６９７を形成する。その後、ソース／ドレインのアニールを実行する。
【００９７】
原子／イオン種の注入は、拡張およびソース／ドレイン領域を取り囲む／封入する（例えば少なくともその一部を取り囲む）ことに留意すべきである。すなわち、拡張はヒ素注入であり、ソース／ドレインもヒ素注入である。これが意味するのは、拡張注入およびソース／ドレイン領域注入の双方から、ヒ素拡散の増大が生じるということである。このため、ヒ素イオンはチャネル領域内に拡散する可能性があり、または、ソース／ドレインさえ極めて急速に拡散して最初に拡張の存在を薄くしてしまう（ｏｖｅｒｓｈａｄｏｗ）場合がある。
【００９８】
種の注入が比較的深い場合、ソース／ドレイン領域におけるヒ素拡散およびヒ素拡張におけるヒ素拡散を、種の注入によってこれを囲む（例えば少なくともその一部を囲む）ことによって止めることができ、いっそうの制御が得られる。このため、第１および第２の例示的な技法とは異なり、第３の技法は、ヒ素拡張およびソース／ドレインの双方においてヒ素拡散を低速化することができ、これによって更に良好なデバイスを提供する。
【００９９】
図３に示すように、ソース／ドレインが種注入よりも深いことは明らかである。これと比べて、図１５の構造では、ソース／ドレイン（およびヒ素拡張）が、種注入によって囲まれている（例えば少なくともその一部が囲まれている）。
【０１００】
図１８において（および図１９に図示するステップ６４０において）、ソース６９６およびドレイン６９７を覆うようにコンタクト６９８を形成し、これによってデバイスを完成する。
【０１０１】
第４の例示的な技法
【０１０２】
図２０〜２５は、本発明によるＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。図２６は、図２０〜２５の例示的な技法のフローチャート７００を示す。
【０１０３】
この例示的な技法は、異なる形成シーケンスを用いる以外は、第１の技法（例えば図５〜８に示す）と同様である。すなわち、ソース／ドレインを形成する際に、注入マスクとして使い捨て（ｄｉｓｐｏｓａｂｌｅ）スペーサを用い、ソース／ドレインを形成する順序が前述した技法のものとは逆である。このため、第４の例示的な技法においては、ソース／ドレインを最初に形成し、その後、ヒ素拡張を形成し、種注入を行い、スペーサを形成し、シリサイド・コンタクトを形成する。
【０１０４】
まず、図２０において、および図２６に示すステップ７１０において、ゲート７７０に隣接して、使い捨てスペーサ７９５Ａを形成する。
【０１０５】
すなわち、図２０の構造は、基板７１０（例えば、好ましくはシリコン、シリコン・オン・インシュレータ等で形成される）と、基板７１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層７２０と、含む。Ｓｉ／Ｇｅ層７２０は、好ましくは傾斜層であり、その結晶格子は、基板７１０の上面から離れる方向において緩和が進む。
【０１０６】
ゲート７７０の下に、ひずみシリコン・チャネル７５０を形成する。
【０１０７】
ゲート７７０（例えば、ポリシリコン、金属等で形成する）は、ひずみシリコン・チャネル７５０の上に形成されている。ゲート７７０とチャネル７５０との間に、ゲート酸化物７６０を形成する。デバイス間に、誘電体等で形成した浅いトレンチ分離（ＳＴＩ）７９０を形成する。
【０１０８】
使い捨てスペーサ７９５Ａは、ソース／ドレインを形成するためのものであり、ヒ素接合拡張を形成する領域をマスクする。
【０１０９】
図２１（および図２６のステップ７２０）に示すように、ソース７９６／ドレイン７９７接合を形成する。
【０１１０】
図２２（および図２６のステップ７３０）において、使い捨てスペーサ７９５Ａを除去し、拡張領域７４０を形成するため、（例えばヒ素によって）拡張接合注入を形成する。
【０１１１】
図２３に例示的に示すように、使い捨てスペーサ７９５Ａを除去して拡張領域７４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合７４０領域の周囲に、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。
【０１１２】
図２３において（および図２６に示すステップ７４０において）、種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）注入７３０を形成する。
【０１１３】
そして、図２４において（および図２６に示すステップ７５０において）、スペーサ７９５Ｂを形成し、更に、ソース／ドレイン注入を実行し、これによってソース７９６およびドレイン７９７を形成する。その後、ソース／ドレインのアニールを実行する。
【０１１４】
図２５において（および図２６に示すように、ステップ７６０において）、ソース７９６およびドレイン７９７を覆うようにコンタクト７９８を形成し、これによってデバイスを完成させる。
【０１１５】
第３の例示的な技法（例えば図１５〜図１８に示すように）と同様な処理を用いて、原子／イオン種注入を比較的深く行ない、拡張およびソース／ドレイン領域を取り囲む／包囲する（例えば少なくともその一部を取り囲む）ことが可能であることに留意すべきである。
【０１１６】
従って、本発明の技法によって、ひずみシリコン（またはシリコン）において極めて浅い接合を形成することができる。これは、本発明の以前には達成されていない。
【０１１７】
本発明は、いくつかの例示的な実施形態に関連付けて説明したが、特許請求の精神および範囲内で本発明を変形して実施可能であることは、当業者には理解されよう。
【０１１８】
更に、出願人は、手続き中に補正された場合であっても、全ての請求要素の均等物を包含することを意図することに留意すべきである。
【図面の簡単な説明】
【０１１９】
【図１】ヒ素ドーパント濃度が増大するにつれて、拡張接合領域１３０からゲート領域１１０へのヒ素接合拡散の増大による短絡が起こり得ることを示すグラフ（および構造１００）を示す。
【図２】本発明の例示的な実施形態に従って形成された構造２００を示す。
【図３】本発明の例示的な技法による、原子／イオン種（例えばＸｅ、Ｓｉ等）を用いた場合（および用いない場合）のヒ素接合プロファイルの比較を示す。
【図４】本発明の例示的な態様に従って形成した接合のプロファイルを示す。
【図５】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図６】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図７】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図８】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図９】図５〜８の例示的な技法のフローチャート４００を示す。
【図１０】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１１】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１２】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１３】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１４】図１０〜１３の例示的な技法のフローチャート５００を示す。
【図１５】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１６】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１７】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１８】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１９】図１５〜１８の例示的な技法のフローチャート６００を示す。
【図２０】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２１】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２２】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２３】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２４】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２５】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２６】図２０〜２５の例示的な技法のフローチャート７００を示す。
【技術分野】
【０００１】
本発明は、一般に半導体デバイスに関し、更に具体的には、ひずみＳｉ／ＳｉＧｅ基板におけるデバイス（例えばＮ−ＭＯＳデバイス）のための接合を形成するために、ひずみＳｉ／Ｇｅ基板においてドーパント拡散を低速化するための方法および構造に関する。
【背景技術】
【０００２】
緩和Ｓｉ1-XＧｅXバッファ層の上にひずみＳｉチャネル（strained Si channel）を有するひずみＳｉ相補型金属酸化物半導体（ＣＭＯＳ：complementary metaloxide semiconductor）デバイスは、チャネルの電子およびホールの移動度が向上するため、従来のＳｉ ＣＭＯＳよりも優れたデバイス性能を提供し、約６０ｎｍほどに小さいデバイスについて実例が示されている（例えば、構造１００を示す図１を参照のこと。これは、ゲート１１０と、ゲート１１０の各側面に形成された酸化物スペーサ１２０と、酸化物スペーサ１２０の近傍に形成された拡張接合領域１３０と、を含む）。
【０００３】
しかしながら、約６０ｎｍ以下のＬeffを有するデバイスでは、拡張接合深さＸｊが３０ｎｍ以下であることが必要とされる。ＳｉＧｅにおいてドーパントが拡散すると、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ：heterojunction bipolar transistor）内のヘテロ接合において寄生バリアを形成する場合がある。
【０００４】
更に重要なことに、チャネル領域に近い接合勾配Ｘｊｓは、急峻でなければならず（＜６ｎｍ／１０）、拡張領域１３０におけるドーパント濃度は、〜１Ｅ２０／ｃｍ3でなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者等は、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮ型金属酸化物半導体（ＮＭＯＳ）内のドーパント（例えばヒ素）接合では、ヒ素によって拡散が著しく増大するために、これらの浅い接合の要件を満たすのが難しいことを認識した。
【０００６】
すなわち、実験により、ヒ素ドーパントの拡散率は、Ｓｉ1-XＧｅXバッファ層におけるＧｅ含有量の割合と共に指数的に増大することがわかっている。
【０００７】
従って、電子およびホールの移動度を高めてデバイス性能を向上させるために、高い％でＧｅ（例えば＞約２０％）を用いる場合、ひずみＳｉ基板において小さい（例えば約５０ｎｍ以下）ＮＭＯＳデバイスの極めて浅い接合（ultra-shallow junction）を作成する際に、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるこのヒ素ドーパント拡散の増大が著しい障害となることを、本発明者等は認識した。
【０００８】
更に、５０ｎｍ以下のデバイスでは、横方向のヒ素ドーパント拡散の増大は、ＮＭＯＳデバイスのソースおよびドレイン領域を短絡させ（例えば図１を参照）、デバイスを全体的に動作不能とする。
【０００９】
すなわち、図１に示すように、ゲート１１０（例えばポリシリコン・ゲート）の中央の直下は、約１Ｅ１９／ｃｍ3のヒ素ドーパント濃度である。このゲートの下の高濃度のドーパントは、拡張接合領域１３０からゲート領域１１０までのヒ素接合拡散の増大による短絡を示す。
【００１０】
このため、本発明者等は、本発明の前には、ひずみＳｉ／Ｓｉ1-XＧｅXまたはＳｉ1-XＧｅX／Ｓｉデバイス基板においてヒ素による拡散増大を低速化するための既知の技法（またはその結果として形成される構造）が存在しないことを認識した。
【課題を解決するための手段】
【００１１】
従来の方法および構造の前述およびその他の問題、難点、欠点に鑑み、本発明の例示的な特徴は、ひずみＳｉ／Ｓｉ1-XＧｅXデバイス基板において、ドーパント（例えばヒ素、Ｐ、あるいはＳｂまたはその両方）による拡散増大を低速化するための方法および構造を提供することである。
【００１２】
本発明の例示的な態様は、半導体デバイスを形成する方法を含む。この方法は、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、基板をアニールするステップであって、その少なくとも１つの種が、基板をアニールする間のドーパントの拡散を遅らせるステップと、を含む。
【００１３】
具体的には、少なくとも１つの種の用量は、基板のプリアモルファス化閾値を超えるものとすれば良い。特に、少なくとも１つの種の用量は、基板のプリアモルファス化閾値の少なくとも約３倍であり、場合によっては、少なくとも１つの種の用量は、基板のプリアモルファス化閾値の少なくとも約５倍であり、または、基板のプリアモルファス化閾値の少なくとも約７倍である。
【００１４】
更に、少なくとも１つの種は、ドーパントによって形成された接合（例えば拡張接合）に損傷を与えることができる。例えば、接合は、約３０ｎｍ以下の厚さを有することができる。更に、接合は、ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有することができる。
【００１５】
更に、基板は、シリコン、ＳｉＧｅ、およびひずみＳｉＧｅよりなる群から選択された１つを含むことができる。
【００１６】
更に、少なくとも１つの種は、Ｘｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮよりなる群から選択された少なくとも１つを含むことができ、ドーパントは、Ａｓ、Ｐ、およびＳｂよりなる群から選択された少なくとも１つを含むことができる。加えて、ドーパントの注入は、種の注入の前および種の注入の後のいずれか一方の時期に行うことができる。
【００１７】
また、この方法は、基板においてソースおよびドレイン領域を形成するステップと、ソースおよびドレイン領域の上に金属シリサイド・コンタクトを形成するステップとを更に含むことができる。例えば、ソースおよびドレイン領域の形成は、ドーパントの注入の前またはドーパントの注入の後のある時期に行うことができる。いずれの場合にも、ドーパントの注入は、種の注入の前および種の注入の後のある時期に行うことができる。
【００１８】
更に、種は、ドーパントよりも少なくとも約１０ｎｍから約２０ｎｍ深く注入されることができる。加えて、種は、基板において拡張領域の少なくとも一部を取り囲むための注入エネルギを有することができる。更に、種は、基板において拡張領域の少なくとも一部を取り囲む領域を生成するのに充分な第１の注入エネルギ、および、基板においてソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な第２の注入エネルギ（例えば第１の注入エネルギよりも大きい）を有することができる。あるいは、種は、基板において拡張領域の少なくとも一部およびソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な注入エネルギを有することができる。
【００１９】
本発明の別の態様は、ドーパントの熱拡散を低減する方法を含む。この方法は、基板上にドーパントを注入するステップと、このドーパントと共に第２の種として、基板上に少なくとも１つの種を注入するステップと、基板をアニールするステップであって、少なくとも１つの種が、基板をアニールする間のドーパントの拡散を遅らせるステップと、を含む。
【００２０】
例えば、基板のアニールは、ドーパントの注入および種の注入の後に実行することができる。更に、ドーパントの注入は、少なくとも１つの種の注入の後に実行することも可能である。その場合、この方法は、種の注入の後およびドーパントの注入の前に基板をアニールするステップを更に含むことができる。
【００２１】
本発明の別の態様は、半導体基板において接合を形成する方法を含む。この方法は、基板上にドーパントを注入するステップと、このドーパントと共に第２の種として、基板上に少なくとも１つの種を注入するステップと、基板をアニールするステップであって、その少なくとも１つの種が、基板をアニールする間のドーパントの拡散を遅らせるステップと、を含む。
【００２２】
本発明の別の態様は、半導体デバイスを含む。このデバイスは、半導体基板と、基板に形成されて接合を画定するドーパントと、このドーパントと共に第２の種として、ドーパントの拡散を遅らせるのに充分な濃度で基板に形成された種とを含む。このデバイスは、チャネルの上に形成されたゲートと、第１および第２の材料に隣接して形成されたソースおよびドレイン領域と、ソースおよびドレイン領域の上に形成されたコンタクトとを更に含むことができる。
【００２３】
例えば、接合は、約３０ｎｍ以下の厚さを有し、ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有することができる。更に、基板は、シリコン、ＳｉＧｅ、およびひずみＳｉよりなる群から選択される１つを含むことができる。例えば、ＳｉＧｅは、緩和ＳｉＧｅおよびひずみＳｉＧｅのいずれか一方を含むことができる。更に、ひずみＳｉＧｅが、圧縮ひずみおよび引張りひずみのいずれか一方のもとにあるＳｉＧｅを含む場合がある。
【００２４】
従って、本発明の例示的な特徴の独特かつ明確でない組み合わせによって、本発明は、Ｓｉ／Ｓｉ1-XＧｅXデバイス基板におけるヒ素拡散の増大を低速化するための方法および構造を提供する。また、本発明は、シリコン基板およびひずみＳｉ1-XＧｅX／Ｓｉに適用することも可能である。
【００２５】
前述およびその他の例示的な目的、態様、および利点は、添付図面を参照した本発明の例示的な実施形態の以下の詳細な説明から、より良く理解されよう。
【発明を実施するための最良の形態】
【００２６】
ここで図面、更に具体的には図２〜２６を参照すると、本発明による方法および構造の例示的な実施形態が図示されている。
【００２７】
全体的に、本発明による例示的な技法は、基板上での少なくとも１つの原子／イオン種（例えば、１つまたは複数の原子／イオン種）の注入を有利に用いる。例えば、原子／イオン種は、不活性の種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、またはＮ）を含むことができ、デバイス・ドーパントの近傍に注入することができる（例えば、本発明全体を通じてヒ素を想定するが、上述のように、ドーパントは、ＰあるいはＳｂまたはその両方とすることも可能である）。具体的には、原子／イオン種は、基板（例えばひずみＳｉ／Ｓｉ1-XＧｅX基板）の拡張領域（例えば拡張接合領域）あるいはソース／ドレイン領域（例えばソース／ドレイン接合領域）またはその両方の近傍に注入することができる。
【００２８】
具体的には、ヒ素ドーパントの近傍の原子／イオン種によって生成される過剰な侵入型（interstitial）および空格子点シンク（vacancysink）が、拡張接合領域またはヒ素拡張領域またはソース／ドレイン接合領域の双方において垂直および横方向の双方のヒ素による拡散増大を低速化するのに役立つことを、本発明者等は発見した。
【００２９】
このため、本発明の方法は、３０ｎｍ以下（例えば、本発明は、約２０ｎｍ〜約３０ｎｍの範囲の接合深さを示している）の極めて浅いヒ素接合を、ひずみＳｉ／Ｓｉ1-XＧｅX基板に形成することを可能とし、デバイス・チャネル領域内への望ましくない横方向のヒ素拡散を防ぐ。
【００３０】
このように、本発明は、ひずみＳｉ／Ｓｉ1-XＧｅX基板に、高性能の５０ｎｍ以下のＮＭＯＳデバイスを製造することを可能とする。ひずみ基板は、引張りひずみまたは圧縮ひずみがかかっている場合がある留意すべきである。同様の理由で、ＳｉＧｅは緩和している可能性がある。これがひずみであることは要件ではない。
【００３１】
ここで図２に移ると、図２は、本発明によって形成される構造２００を示す。図示のように、構造（例えば例示的なＮＭＯＳデバイス）２００は、基板２１０（例えば、シリコン等で形成すると好ましい）と、Ｓｉ基板２１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層２２０と、を含む。Ｓｉ／Ｇｅ層２２０は傾斜層（graded layer）であり、その結晶格子は、基板２１０の上面から離れて延びる方向において緩和が進み、Ｇｅの濃度は、基板２１０の上面から離れる方向において増大する。
【００３２】
ヒ素拡張領域２４０の下に、比較的不活性の原子／イオン種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）２３０注入（implant）が形成され、ヒ素拡張２４０の第１および第２の表面を囲むように形成されている（例えば、非参照であるが、図２において、ヒ素拡張領域２４０の下面および側面）。
【００３３】
更に、好ましくは、原子／イオン種は、用いられているドーパント以外から選択する（例えば、この例示的な用途では、原子／イオン種は、Ａｓドーパント以外であるように選択すると好ましい）。
【００３４】
隣接するヒ素拡張領域２４０の対向する側面間に、ひずみシリコン・チャネル２５０が形成され、これに原子／イオン種が接している。
【００３５】
ひずみシリコン・チャネル２５０の上に、ゲート２７０（例えば、ポリシリコン、金属等で形成されている）が形成されている。ゲート２７０とチャネル２５０との間に、ゲート酸化物２６０が形成されている。デバイス間に、ソースおよびドレインに隣接して、誘電体等で形成された浅いトレンチ分離（ＳＴＩ：shallow trench isolation）２９０が形成されている。
【００３６】
従って、図２に例示的に示すように、拡張領域２４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合領域の周囲（例えば、少なくともその一部の周囲）に、原子／イオン種（例えばＸｅ、Ｓｉ等）注入種を注入する。
【００３７】
ＸｅまたはＳｉの注入領域は、注入深さとしてはヒ素ドーパントのものよりも約１０から約２０ｎｍ深く、ＸｅまたはＳｉ原子／イオン注入種が過剰な侵入型および空格子点シンクを生成し、これによって、ヒ素拡張領域２４０の接合のアニールの間にヒ素ドーパントのごく近傍での空格子点数を減少させるようになっている。
【００３８】
このようにして、ヒ素ドーパント拡散を大幅に低減させ、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイス内で、はるかに浅いヒ素接合を形成することができる。
【００３９】
従って、％Ｇｅ＞２０％のひずみＳｉ／Ｓｉ1-XＧｅXにおけるヒ素による拡散増大の機構は、主に、Ｓｉ1-XＧｅX層における空格子点数の多さ、および、それに対応するヒ素拡散の空格子点成分の増大による。
【００４０】
上述のように、本発明の例示的な態様は、ひずみＳｉ／Ｓｉ1-XＧｅX基板において、デバイス拡張接合領域またはヒ素デバイス拡張およびソース・ドレイン接合領域における原子／イオン種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）の注入を用いている。
【００４１】
本発明は上述の種に限定されず、基板においてドーパント（例えば、例示的な実施形態ではヒ素であるが、ドーパントは例えばＰあるいはＳｂまたはその両方を含む場合がある）の拡散を遅らせるならば、いかなる種も使用可能であることに留意すべきである。更に、原子／イオン種は、小さいよりも大きい方が一般的に好ましい。
【００４２】
高速熱アニール（ＲＴＡ：rapid thermal anneal）の間、原子／イオン種によって生成された過剰な侵入型および空格子点シンクは、空格子点数を減らすのに役立ち、従って、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるヒ素拡散を遅らせる。
【００４３】
図２の断面Ａ−Ａ’に沿って、ひずみＳｉ／Ｓｉ1-XＧｅX基板においてヒ素接合拡散を低速化させる一例を、ヒ素拡散接合と共に注入した第２の種としてＸｅまたはＳｉを用いる場合または用いない場合について、図３に示すように、ヒ素ドーパント接合プロファイルの比較において明らかにする。
【００４４】
すなわち、図３は、実験データ（ＳＩＭＳプロファイル）を示し、ＸｅまたはＳｉ種の注入による、ひずみＳｉ／Ｓｉ1-XＧｅXにおけるＡｓドーパント拡散の低速化を示している。これらの実験において、ひずみＳｉ／Ｓｉ1-XＧｅXの上に、５ｎｍのシリコン・キャップで５０ｎｍの低温酸化膜（ＬＴＯ：lowtemperature oxide）を形成した。ｘ＝３０％である。
【００４５】
すなわち、これらの例において、ひずみＳｉキャップ厚さは、〜５ｎｍであった。Ｓｉ1-XＧｅX緩和バッファ層におけるＧｅ含有量は、〜３０％である。ヒ素接合注入は、約１Ｅ１５／ｃｍ2用量で約１ｋＶであった。ＸｅまたはＳｉである第２の種は、それらの注入範囲が、注入範囲として１ｋＶで注入されたヒ素よりも〜１０ｎｍ深いようになっていた。ＸｅまたはＳｉである第２の種の注入用量は、それぞれ約５Ｅ１４／ｃｍ2または約５Ｅ１５／ｃｍ2であった。
【００４６】
これらの用量は、原子／イオン種（例えばＸｅまたはＳｉ種）のプリアモルファス化（preamorphization）閾値用量よりも多い（例えば、はるかに多いことが好ましい）と有利であり、充分な量の過剰な侵入型および空格子点シンクを発生して、ヒ素ドーパントの動きを低速化するようになっている。
【００４７】
すなわち、本出願の目的のため、「プリアモルファス化閾値」が意味するのは、結晶格子がほぼ完全にランダムな（例えば「損傷を受けた」）パターンに変換される用量であり、これによってアモルファス構造が生じる。
【００４８】
このため、どの原子／種を用いても、かかる変換を可能とするために、用量はプリアモルファス化閾値よりも多く（例えば、はるかに多いことが好ましい）しなければならない。本出願を全体として利用する当業者にはわかるであろうが、プリアモルファス化閾値は、どの種／原子を採用するかによって異なる。原子が大きい方が、生成される損傷（例えば過剰な侵入型および空格子点シンク等）は大きくなり、このため、用いる全用量を少なくすることができる。
【００４９】
逆に、原子が小さければ、生成される損傷は比較的軽く、このため、用いる用量を大きくしてプリアモルファス化閾値を達成する。従って、どの原子を用いても、プリアモルファス化閾値を満足させるための用量よりも多い（例えば、好ましくは少なくとも約３倍、多くの場合、より好ましくは少なくとも約５倍、最も好ましくは約７倍多い）用量を選択する。
【００５０】
このため、例えば、キセノンでは、プリアモルファス化閾値用量は、約１Ｅ１４／ｃｍ2である。このため、キセノンの用量は、少なくとも約３Ｅ１４／ｃｍ2とすることができる（例えば約３Ｅ１４／ｃｍ2から約５Ｅ１４／ｃｍ2）。更に、シリコンでは、プリアモルファス化閾値用量は、約１Ｅ１５／ｃｍ2である。このため、シリコンの用量は、少なくとも約３Ｅ１５／ｃｍ2とすることができる（例えば、約３Ｅ１５／ｃｍ2から約５Ｅ１５／ｃｍ2）。
【００５１】
再び注記すると、本発明は、典型的な用量を用いた注入種を用い、損傷を生じさせ、この結果として侵入型および空格子点シンクが生じ、これがドーパント移動度の低速化を可能とすると概括することができる。
【００５２】
更に、注入種は、好ましくは、接合注入（例えば、例示的な場合はヒ素）の比較的近傍に形成される。このため、例えば、注入種（例えばＸｅ、Ｓｉ等）は、Ａｓ接合注入プロファイルから約１００Å領域から約２００Åの領域内とすることができる。
【００５３】
すなわち、Ａｓ接合プロファイルが約１００Å以上である場合、種（例えばＸｅ）のピークは、約１００Å領域または約３００Å領域（例えば、そのすぐ裏側）に注入することができる。
【００５４】
そして、ヒ素接合およびＸｅ（またはＳｉまたは他の種）の共同注入に、好ましくは約８００から約１１００℃内の範囲で、約１秒から約５秒、高速アニールを行って、注入損傷を取り除くと共にドーパントを活性化させる。
【００５５】
かかるアニールのため、高速熱アニール（ＲＴＡ）（または「スパイク・アニール（spike annealing）」）を採用することができる。極めて短い時間期間（実際には、例えば特定のＲＴＡツールが達成可能なものに規定され限定される短い時間期間）で、高温（例えば約１１００℃）を直ちに達成する。かかるＲＴＡまたは「スパイク・アニール」のため、フラッシュ・ランプ（例えばハロゲン・ランプ、レーザ光等）を採用可能である。図３の例では、ＲＴＡ条件は、１００％アルゴン中において１０００℃／１秒であった。
【００５６】
図３に示すように、超高化学気相付着（ＵＨＣＶＤ：ultra-high chemical vapor deposition）ひずみＳｉ／Ｓｉ1-XＧｅX（ｘ〜２０％）によりＸｅまたはＳｉ種の注入を行うと、第２の種（例えばＸｅ、Ｓｉ等）の注入が行われないＡｓ接合と比較して、ヒ素接合拡散が著しく低減したが、ＸｅまたはＳｉ種を注入しない場合、１Ｅ１８／ｃｍ3ドーパント濃度におけるヒ素接合深さは、〜８５ｎｍであった。Ｘｅ種では、Ａｓ接合深さは、〜３０ｎｍであった。Ｓｉ種注入では、Ａｓ接合は、〜５０ｎｍであった。
【００５７】
従って、この例によって、Ｘｅ種の注入によってヒ素接合深さを低減可能である（例えば、ほぼ３分の１に）ことが実証された。種（例えばＸｅ、Ｓｉ等）の共注入（ｃｏ−ｉｍｐｌａｎｔ）により達成される約３０ｎｍのヒ素の浅い接合深さによって、ひずみＳｉ／Ｓｉ1-XＧｅX基板に、高性能の５０ｎｍ以下のＮＭＯＳデバイスを製造することができる。
【００５８】
例えば、図４は、超高化学気相付着（ＵＨＣＶＤ）ひずみＳｉ／Ｓｉ1-XＧｅX（ｘ＝２０％）を含む構造において、Ｘｅ種注入を用いる場合と用いない場合とで形成した２つの接合についてのヒ素接合プロファイルを示す。約２０ｎｍのＳｉキャップも用いた。ＲＴＡ条件は、１００％アルゴン中において１０００℃／５秒であった。
【００５９】
接合の質は、接合の浅さおよび接合の急峻さ（例えば勾配の鋭さ）によって規定することができることは理解されよう。図４は、かかる改良した品質の接合を示し、具体的には、Ｘｅ種の注入された接合は、ドーパントの深さが約２０ｎｍであり、勾配がドーパント濃度の１０の変化ごとに５ｎｍ（例えば接合の近傍において）であり、これは、従来の接合よりもはるかに改善されている。
【００６０】
以下に、図５〜２６を参照して、本発明の例示的な方法を組み込んでひずみＳｉ／Ｓｉ1-XＧｅX基板において高性能の５０ｎｍ以下のＮＭＯＳデバイスを作成するための、様々な例示的なプロセス・フローを説明する。
【００６１】
第１の例示的な技法
【００６２】
図５〜９は、本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。図９は、図５〜８の例示的な技法のフローチャート４００を示す。
【００６３】
まず、図５において、更に図９に示すステップ４１０において、ヒ素拡張注入４４０を形成する。図示のように、注入４４０は構造４００に形成され、これは図２に示した構造２００に若干似ている。
【００６４】
すなわち、構造４００は、基板４１０（例えばシリコン、シリコン・オン・インシュレータ（ＳＯＩ：silicon-on-insulator）等で形成すると好ましい）と、基板４１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層４２０と、を含む。Ｓｉ／Ｇｅ層４２０は傾斜層であり、Ｓｉ／Ｇｅ層におけるＧｅ濃度が基板４１０の上面から離れる方向において増大する結果として、層４２０の結晶格子は、基板４１０の上面から離れる方向において緩和が進む。
【００６５】
隣接するヒ素拡張４４０の対向する側面間に、ひずみシリコン・チャネル４５０を形成する。
【００６６】
ひずみシリコン・チャネル４５０の上に、ゲート４７０（例えば、ポリシリコン、金属等で形成する）を形成する。ゲート４７０とチャネル４５０との間に、ゲート酸化物４６０を形成する。デバイス間に、ソースおよびドレインに隣接して、誘電体等で形成した浅いトレンチ分離（ＳＴＩ）４９０を形成する。
【００６７】
図６に示すように、拡張領域４４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合４４０領域の周囲（例えば、少なくともその一部の周囲）に、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。（この例では、ＸｅまたはＳｉを用いたと仮定する。）
【００６８】
図６において（および図９に示すステップ４２０において）、上述のように、原子／イオン種（Ｘｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）注入４３０を形成する。図示のように、原子／イオン注入４３０は、ヒ素拡張４４０の下に形成され、ひずみシリコン・チャネル４５０とヒ素拡張４４０との間に垂直に形成された「縁部（lip）」を有する。このため、原子／イオン種注入は、Ｌ型（断面において）を有することができる。従って、ヒ素拡張４４０の少なくとも２つの側面は、原子／イオン種注入によって囲まれる。
【００６９】
更に、基板上に注入された原子／イオン種は、ヒ素ドーパントの近傍に空格子点シンクを生成する。原子／イオン種によって生成された空格子点シンクの存在によって、ヒ素ドーパントの近傍の空格子点が除去され、これによってヒ素拡散を遅延（例えば低速化）させる。
【００７０】
本発明のメカニズムについての別の可能な説明は、原子／イオン種が、ドーパントの空格子点に対する結合力よりも、空格子点に対する強い結合力を有し得るということである。また、ＧｅあるいはＳｉ原子またはその両方のドーパントに対する結合力よりも、原子／イオン種はドーパントに対して強い結合力を有し得ることが理論化されている。しかしながら、これらの理論は、いかなる意味でも本発明を限定すると見なされるものではない。
【００７１】
そして、図７において（および図９に示すように、ステップ４３０において）、スペーサ４９５を形成し、また、ソース／ドレイン注入を行い、これによってソース４９６およびドレイン４９７を形成する。その後、ソース／ドレインのアニールを実行する。
【００７２】
従来の技術およびデバイスでは、通常、ヒ素注入ステップの後に（例えばステップ４１０の後に）アニールを行うことに留意すべきである。このため、従来の方法では、ヒ素注入の後に拡張接合アニールを行う。
【００７３】
これに対して、本発明では、ヒ素注入の後にアニールの実行は必要でない。その代わり、本発明は、スペーサ４９５およびソース４９６／ドレイン４９７注入が所定の位置に配された後まで、アニールを遅らせることができる。
【００７４】
図８において（および図９に図示するステップ４４０において）、ソース４９６およびドレイン４９７を覆うようにシリサイド・コンタクト４９８を形成し、これによって、デバイスが完成する。
【００７５】
従って、本発明のこの例示的な技法によって、極めて浅い接合（例えば３０ｎｍ以下）を形成することができる。従来の技術を考えると、本発明によって必ずしもステップを減らすことはできない場合があるが、このような極めて浅い接合を得るための追加ステップは必要でなく、本発明は、極めて便利な方法（例えばコストが低い）を用いて極めて浅い接合を提供することに留意すべきである。
【００７６】
いくつかの従来の技法では、共注入（ｃｏ−ｉｍｐｌａｎｔ）を用いている注入パターンがいくつかあるが、そこでは注入は次々に（例えば順次）実行していることに留意すべきである。
【００７７】
しかしながら、本発明がこれらの技法と大きく異なっている点は、良好な勾配（例えば、ドーパント濃度の１０の変化ごとに約５ｎｍ）を有する極めて浅い接合（例えば厚さ約２０ｎｍ）を形成することができ、また、本発明のかかる注入は、ひずみシリコン（またはシリコン）において実行されていることである。
【００７８】
本発明は、Ｓｉ1-XＧｅX層について、広い範囲のＧｅ組成に適用可能である（例えば、ｘ＝約０．１４からｘ＝約０．７５）。
【００７９】
第２の例示的な技法
【００８０】
図１０〜１３は、本発明によるＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。図１４は、図１０〜１３の例示的な技法のフローチャート５００を示す。
【００８１】
第２の例示的な技法は、（例えば図５〜８の）第１の例示的な技法と同様であるが、第１の技法の第１および第２のステップを逆にする点が異なる。
【００８２】
すなわち、図１０に例示的に示すように、まず、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。
【００８３】
次いで、ステップ５２０において、また図１１に示すように、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合領域５４０を形成する。
【００８４】
次いで、ステップ４３０と同様に、図１２（および、図１４に示すステップ５３０において）、スペーサ５９５を形成し、更に、ソース／ドレイン注入を実行し、これによって、ソース５９６およびドレイン５９７を形成する。その後、ソース／ドレインのアニールを実行する。
【００８５】
図８および図９のステップ４４０と同様に、図１３において（および、図１４に示すステップ５４０において）、ソース５９６およびドレイン５９７を覆うようにコンタクト５９８を形成し、これによってデバイスを完成する。
【００８６】
従って、繰り返すと、第２の技法は第１の技法と同様であるが、ヒ素注入および第２の種の注入の順序が逆になっている。このため、設計者は、極めて浅い接合を形成する際に、ある程度の柔軟性を有する。
【００８７】
ステップ５１０（例えば、原子／イオン種注入の実行）の後、Ａｓ拡張注入を形成するステップ５２０の前、アニールを直後に任意に実行して、種の注入によって生じた損傷を除去可能であることに留意すべきである。かかるアニールは、接合がまだ形成されていないため、比較的高い温度のアニールとすることができる（例えば、約５秒間まで等の適切な時間、約９５０℃と約１１００℃との間で実行される高速熱アニール、）。その後、ステップ５２０等（最終的なソース／ドレインのアニールの実行を含む）を実行することができる。
【００８８】
第３の例示的な技法
【００８９】
図１５〜１８は、本発明によるＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。図１９は、図１５〜１８の例示的な技法のフローチャート６００を示す。
【００９０】
第３の例示的な技法は、第１および第２技法と多少似ているが、異なる点は、種の注入が、厚さをやや大きくして行われ、ソースおよびドレイン領域ならびにヒ素注入拡張を取り囲む（例えば封入する）（例えば少なくともその一部を取り囲む）ことである。
【００９１】
まず、図１５において、および図１９に図示するステップ６１０において、ヒ素拡張注入６４０を形成する。図示のように、注入６４０は構造６００に形成され、これは図２の構造２００に若干似ている。
【００９２】
すなわち、構造６００は、基板６１０（例えば、好ましくはシリコン、シリコン・オン・インシュレータ等で形成される）と、基板６１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層６２０と、を含む。Ｓｉ／Ｇｅ層６２０は傾斜層であり、その結晶格子は、基板６１０の上面から離れる方向において緩和が進む。
【００９３】
隣接するヒ素拡張６４０の対向する側面間に、ひずみシリコン・チャネル６５０を形成する。
【００９４】
ひずみシリコン・チャネル６５０の上に、ゲート６７０（例えば、ポリシリコン、金属等で形成される）を形成する。ゲート６７０とチャネル６５０との間に、ゲート酸化物６６０を形成する。デバイス間に、ソースおよびドレインに隣接して、誘電体等で形成した浅いトレンチ分離（ＳＴＩ）６９０を形成する。
【００９５】
図１６に例示的に示すように（および図１９に図示するステップ６２０において）、拡張領域６４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合６４０領域の周囲（例えば少なくともその一部の周囲）に、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。
【００９６】
次いで、図１７において（および図１９に図示するステップ６３０において）、スペーサ６９５を形成し、更に、ソース／ドレイン注入を実行して、これによって、ソース６９６およびドレイン６９７を形成する。その後、ソース／ドレインのアニールを実行する。
【００９７】
原子／イオン種の注入は、拡張およびソース／ドレイン領域を取り囲む／封入する（例えば少なくともその一部を取り囲む）ことに留意すべきである。すなわち、拡張はヒ素注入であり、ソース／ドレインもヒ素注入である。これが意味するのは、拡張注入およびソース／ドレイン領域注入の双方から、ヒ素拡散の増大が生じるということである。このため、ヒ素イオンはチャネル領域内に拡散する可能性があり、または、ソース／ドレインさえ極めて急速に拡散して最初に拡張の存在を薄くしてしまう（ｏｖｅｒｓｈａｄｏｗ）場合がある。
【００９８】
種の注入が比較的深い場合、ソース／ドレイン領域におけるヒ素拡散およびヒ素拡張におけるヒ素拡散を、種の注入によってこれを囲む（例えば少なくともその一部を囲む）ことによって止めることができ、いっそうの制御が得られる。このため、第１および第２の例示的な技法とは異なり、第３の技法は、ヒ素拡張およびソース／ドレインの双方においてヒ素拡散を低速化することができ、これによって更に良好なデバイスを提供する。
【００９９】
図３に示すように、ソース／ドレインが種注入よりも深いことは明らかである。これと比べて、図１５の構造では、ソース／ドレイン（およびヒ素拡張）が、種注入によって囲まれている（例えば少なくともその一部が囲まれている）。
【０１００】
図１８において（および図１９に図示するステップ６４０において）、ソース６９６およびドレイン６９７を覆うようにコンタクト６９８を形成し、これによってデバイスを完成する。
【０１０１】
第４の例示的な技法
【０１０２】
図２０〜２５は、本発明によるＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。図２６は、図２０〜２５の例示的な技法のフローチャート７００を示す。
【０１０３】
この例示的な技法は、異なる形成シーケンスを用いる以外は、第１の技法（例えば図５〜８に示す）と同様である。すなわち、ソース／ドレインを形成する際に、注入マスクとして使い捨て（ｄｉｓｐｏｓａｂｌｅ）スペーサを用い、ソース／ドレインを形成する順序が前述した技法のものとは逆である。このため、第４の例示的な技法においては、ソース／ドレインを最初に形成し、その後、ヒ素拡張を形成し、種注入を行い、スペーサを形成し、シリサイド・コンタクトを形成する。
【０１０４】
まず、図２０において、および図２６に示すステップ７１０において、ゲート７７０に隣接して、使い捨てスペーサ７９５Ａを形成する。
【０１０５】
すなわち、図２０の構造は、基板７１０（例えば、好ましくはシリコン、シリコン・オン・インシュレータ等で形成される）と、基板７１０を覆うように（例えばその上に）形成された緩和Ｓｉ1-X／ＧｅX層７２０と、含む。Ｓｉ／Ｇｅ層７２０は、好ましくは傾斜層であり、その結晶格子は、基板７１０の上面から離れる方向において緩和が進む。
【０１０６】
ゲート７７０の下に、ひずみシリコン・チャネル７５０を形成する。
【０１０７】
ゲート７７０（例えば、ポリシリコン、金属等で形成する）は、ひずみシリコン・チャネル７５０の上に形成されている。ゲート７７０とチャネル７５０との間に、ゲート酸化物７６０を形成する。デバイス間に、誘電体等で形成した浅いトレンチ分離（ＳＴＩ）７９０を形成する。
【０１０８】
使い捨てスペーサ７９５Ａは、ソース／ドレインを形成するためのものであり、ヒ素接合拡張を形成する領域をマスクする。
【０１０９】
図２１（および図２６のステップ７２０）に示すように、ソース７９６／ドレイン７９７接合を形成する。
【０１１０】
図２２（および図２６のステップ７３０）において、使い捨てスペーサ７９５Ａを除去し、拡張領域７４０を形成するため、（例えばヒ素によって）拡張接合注入を形成する。
【０１１１】
図２３に例示的に示すように、使い捨てスペーサ７９５Ａを除去して拡張領域７４０にヒ素ドーパントを注入した後、ひずみＳｉ／Ｓｉ1-XＧｅX基板におけるＮＭＯＳデバイスのヒ素拡張接合７４０領域の周囲に、原子／イオン種（例えばＸｅ、Ｓｉ等）を注入する。
【０１１２】
図２３において（および図２６に示すステップ７４０において）、種（例えばＸｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮ）注入７３０を形成する。
【０１１３】
そして、図２４において（および図２６に示すステップ７５０において）、スペーサ７９５Ｂを形成し、更に、ソース／ドレイン注入を実行し、これによってソース７９６およびドレイン７９７を形成する。その後、ソース／ドレインのアニールを実行する。
【０１１４】
図２５において（および図２６に示すように、ステップ７６０において）、ソース７９６およびドレイン７９７を覆うようにコンタクト７９８を形成し、これによってデバイスを完成させる。
【０１１５】
第３の例示的な技法（例えば図１５〜図１８に示すように）と同様な処理を用いて、原子／イオン種注入を比較的深く行ない、拡張およびソース／ドレイン領域を取り囲む／包囲する（例えば少なくともその一部を取り囲む）ことが可能であることに留意すべきである。
【０１１６】
従って、本発明の技法によって、ひずみシリコン（またはシリコン）において極めて浅い接合を形成することができる。これは、本発明の以前には達成されていない。
【０１１７】
本発明は、いくつかの例示的な実施形態に関連付けて説明したが、特許請求の精神および範囲内で本発明を変形して実施可能であることは、当業者には理解されよう。
【０１１８】
更に、出願人は、手続き中に補正された場合であっても、全ての請求要素の均等物を包含することを意図することに留意すべきである。
【図面の簡単な説明】
【０１１９】
【図１】ヒ素ドーパント濃度が増大するにつれて、拡張接合領域１３０からゲート領域１１０へのヒ素接合拡散の増大による短絡が起こり得ることを示すグラフ（および構造１００）を示す。
【図２】本発明の例示的な実施形態に従って形成された構造２００を示す。
【図３】本発明の例示的な技法による、原子／イオン種（例えばＸｅ、Ｓｉ等）を用いた場合（および用いない場合）のヒ素接合プロファイルの比較を示す。
【図４】本発明の例示的な態様に従って形成した接合のプロファイルを示す。
【図５】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図６】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図７】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図８】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第１の例示的な技法の処理ステップを示す。
【図９】図５〜８の例示的な技法のフローチャート４００を示す。
【図１０】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１１】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１２】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１３】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第２の例示的な技法の処理ステップを示す。
【図１４】図１０〜１３の例示的な技法のフローチャート５００を示す。
【図１５】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１６】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１７】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１８】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第３の例示的な技法の処理ステップを示す。
【図１９】図１５〜１８の例示的な技法のフローチャート６００を示す。
【図２０】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２１】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２２】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２３】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２４】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２５】本発明に従ってＣＭＯＳ（例えばＮＭＯＳ）デバイスを形成する第４の例示的な技法の処理ステップを示す。
【図２６】図２０〜２５の例示的な技法のフローチャート７００を示す。
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、前記基板をアニールするステップであって、前記少なくとも１つの種が、前記基板をアニールする間の前記ドーパントの拡散を遅らせるステップとを含む、方法。
【請求項２】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値を超えている、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値の少なくとも約３倍である、請求項２に記載の方法。
【請求項４】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値の少なくとも約５倍である、請求項２に記載の方法。
【請求項５】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値の少なくとも約７倍である、請求項２に記載の方法。
【請求項６】
前記少なくとも１つの種が、前記ドーパントによって形成された接合に損傷を与える、前出のいずれかに記載の方法。
【請求項７】
前記接合が約３０ｎｍ以下の厚さを有する、請求項６に記載の方法。
【請求項８】
前記接合が、前記ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有する、請求項６に記載の方法。
【請求項９】
前記基板が、シリコン、ＳｉＧｅ、ひずみＳｉ、およびひずみＳｉＧｅよりなる群から選択される少なくとも１つを含む、前出の請求項のいずれかに記載の方法。
【請求項１０】
前記少なくとも１つの種が、Ｘｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮよりなる群から選択される少なくとも１つを含む、前出の請求項のいずれかに記載の方法。
【請求項１１】
前記ドーパントが、Ａｓ、Ｐ、およびＳｂよりなる群から選択される少なくとも１つを含む、前出の請求項のいずれかに記載の方法。
【請求項１２】
前記ドーパントの注入が、前記種の注入の前および前記種の注入の後のいずれか一方の時期に行われる、前出の請求項のいずれかに記載の方法。
【請求項１３】
前記基板においてソースおよびドレイン領域を形成するステップと、前記ソースおよびドレイン領域の上に金属シリサイド・コンタクトを形成するステップとを更に含む、前出の請求項のいずれかに記載の方法。
【請求項１４】
前記ソースおよびドレイン領域の形成が、前記ドーパントの注入の前である時期に行われる、請求項１３に記載の方法。
【請求項１５】
前記ソースおよびドレイン領域の形成が、前記ドーパントの注入の後である時期に行われる、請求項１３に記載の方法。
【請求項１６】
前記ドーパントのが、前記種の注入の前および前記種の注入の後のいずれか一方の時期に行われる、請求項１４または１５に記載の方法。
【請求項１７】
前記種の注入が、前記ドーパントの注入よりも少なくとも約１０ｎｍから約２０ｎｍ深く行われる、請求項１に記載の方法。
【請求項１８】
前記種が、前記基板において拡張領域の少なくとも一部を取り囲む領域を生成するのに充分な注入エネルギを有する、前出の請求項のいずれかに記載の方法。
【請求項１９】
前記種が、前記基板において拡張領域の少なくとも一部を取り囲む領域を生成するのに充分な第１の注入エネルギ、および、前記基板においてソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な第２の注入エネルギを有する、請求項１８に記載の方法。
【請求項２０】
前記種が、前記基板において拡張領域の少なくとも一部およびソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な注入エネルギを有する、請求項１８に記載の方法。
【請求項２１】
前記基板のアニールが、前記ドーパントの注入および前記種の注入の後に実行される、前出の請求項のいずれかに記載の方法。
【請求項２２】
前記ドーパントの注入が、前記少なくとも１つの種の注入の後に実行され、前記方法が、前記種の注入の後および前記ドーパントの注入の前に前記基板をアニールするステップを更に含む、前出の請求項のいずれかに記載の方法。
【請求項２３】
半導体基板において浅く急峻な接合を形成する方法であって、基板上にドーパントを注入するステップと、前記基板のプリアモルファス化閾値をはるかに超える用量で、前記ドーパントの近傍に少なくとも１つの種を注入するステップと、前記基板をアニールするステップであって、前記少なくとも１つの種が、前記基板をアニールする間の前記ドーパントの拡散を遅らせて、浅く急峻な接合を形成するステップとを含む、方法。
【請求項２４】
半導体デバイスであって、半導体基板と、前記基板に形成されて接合を画定するドーパントと、前記接合の近傍に、前記基板のプリアモルファス化閾値をはるかに超える濃度で形成された種とを含む、半導体デバイス。
【請求項２５】
前記ドーパントおよび前記種に隣接して形成されたソース領域およびドレイン領域と、前記ソースおよびドレイン領域間に形成されたチャネルと、前記チャネルの上に形成されたゲートと、前記ソースおよびドレイン領域の上に形成されたコンタクトとを更に含む、請求項２４に記載のデバイス。
【請求項２６】
前記種の領域が前記接合の少なくとも一部を取り囲む、請求項２４または２５に記載のデバイス。
【請求項２７】
前記種の領域が、前記接合の少なくとも一部ならびに前記ソースおよびドレイン領域の少なくとも一部を取り囲む、請求項２６に記載のデバイス。
【請求項２８】
前記接合が、約３０ｎｍ以下の厚さを有し、ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有する、請求項２４に記載のデバイス。
【請求項２９】
前記基板が、シリコン、ＳｉＧｅ、およびひずみＳｉよりなる群から選択される少なくとも１つを含む、請求項２４に記載のデバイス。
【請求項３０】
前記ＳｉＧｅが緩和ＳｉＧｅおよびひずみＳｉＧｅのいずれか一方を含む、請求項２９に記載のデバイス。
【請求項３１】
前記ひずみＳｉＧｅが、圧縮ひずみおよび引張りひずみのいずれか一方のもとにあるＳｉＧｅを含む、請求項３０に記載のデバイス。
【請求項１】
半導体デバイスを形成する方法であって、基板上に、ドーパントおよび少なくとも１つの種を注入するステップと、前記基板をアニールするステップであって、前記少なくとも１つの種が、前記基板をアニールする間の前記ドーパントの拡散を遅らせるステップとを含む、方法。
【請求項２】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値を超えている、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値の少なくとも約３倍である、請求項２に記載の方法。
【請求項４】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値の少なくとも約５倍である、請求項２に記載の方法。
【請求項５】
前記少なくとも１つの種の用量が前記基板のプリアモルファス化閾値の少なくとも約７倍である、請求項２に記載の方法。
【請求項６】
前記少なくとも１つの種が、前記ドーパントによって形成された接合に損傷を与える、前出のいずれかに記載の方法。
【請求項７】
前記接合が約３０ｎｍ以下の厚さを有する、請求項６に記載の方法。
【請求項８】
前記接合が、前記ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有する、請求項６に記載の方法。
【請求項９】
前記基板が、シリコン、ＳｉＧｅ、ひずみＳｉ、およびひずみＳｉＧｅよりなる群から選択される少なくとも１つを含む、前出の請求項のいずれかに記載の方法。
【請求項１０】
前記少なくとも１つの種が、Ｘｅ、Ｇｅ、Ｓｉ、Ａｒ、Ｋｒ、Ｎｅ、Ｈｅ、およびＮよりなる群から選択される少なくとも１つを含む、前出の請求項のいずれかに記載の方法。
【請求項１１】
前記ドーパントが、Ａｓ、Ｐ、およびＳｂよりなる群から選択される少なくとも１つを含む、前出の請求項のいずれかに記載の方法。
【請求項１２】
前記ドーパントの注入が、前記種の注入の前および前記種の注入の後のいずれか一方の時期に行われる、前出の請求項のいずれかに記載の方法。
【請求項１３】
前記基板においてソースおよびドレイン領域を形成するステップと、前記ソースおよびドレイン領域の上に金属シリサイド・コンタクトを形成するステップとを更に含む、前出の請求項のいずれかに記載の方法。
【請求項１４】
前記ソースおよびドレイン領域の形成が、前記ドーパントの注入の前である時期に行われる、請求項１３に記載の方法。
【請求項１５】
前記ソースおよびドレイン領域の形成が、前記ドーパントの注入の後である時期に行われる、請求項１３に記載の方法。
【請求項１６】
前記ドーパントのが、前記種の注入の前および前記種の注入の後のいずれか一方の時期に行われる、請求項１４または１５に記載の方法。
【請求項１７】
前記種の注入が、前記ドーパントの注入よりも少なくとも約１０ｎｍから約２０ｎｍ深く行われる、請求項１に記載の方法。
【請求項１８】
前記種が、前記基板において拡張領域の少なくとも一部を取り囲む領域を生成するのに充分な注入エネルギを有する、前出の請求項のいずれかに記載の方法。
【請求項１９】
前記種が、前記基板において拡張領域の少なくとも一部を取り囲む領域を生成するのに充分な第１の注入エネルギ、および、前記基板においてソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な第２の注入エネルギを有する、請求項１８に記載の方法。
【請求項２０】
前記種が、前記基板において拡張領域の少なくとも一部およびソース／ドレイン領域の少なくとも一部を取り囲む領域を生成するのに充分な注入エネルギを有する、請求項１８に記載の方法。
【請求項２１】
前記基板のアニールが、前記ドーパントの注入および前記種の注入の後に実行される、前出の請求項のいずれかに記載の方法。
【請求項２２】
前記ドーパントの注入が、前記少なくとも１つの種の注入の後に実行され、前記方法が、前記種の注入の後および前記ドーパントの注入の前に前記基板をアニールするステップを更に含む、前出の請求項のいずれかに記載の方法。
【請求項２３】
半導体基板において浅く急峻な接合を形成する方法であって、基板上にドーパントを注入するステップと、前記基板のプリアモルファス化閾値をはるかに超える用量で、前記ドーパントの近傍に少なくとも１つの種を注入するステップと、前記基板をアニールするステップであって、前記少なくとも１つの種が、前記基板をアニールする間の前記ドーパントの拡散を遅らせて、浅く急峻な接合を形成するステップとを含む、方法。
【請求項２４】
半導体デバイスであって、半導体基板と、前記基板に形成されて接合を画定するドーパントと、前記接合の近傍に、前記基板のプリアモルファス化閾値をはるかに超える濃度で形成された種とを含む、半導体デバイス。
【請求項２５】
前記ドーパントおよび前記種に隣接して形成されたソース領域およびドレイン領域と、前記ソースおよびドレイン領域間に形成されたチャネルと、前記チャネルの上に形成されたゲートと、前記ソースおよびドレイン領域の上に形成されたコンタクトとを更に含む、請求項２４に記載のデバイス。
【請求項２６】
前記種の領域が前記接合の少なくとも一部を取り囲む、請求項２４または２５に記載のデバイス。
【請求項２７】
前記種の領域が、前記接合の少なくとも一部ならびに前記ソースおよびドレイン領域の少なくとも一部を取り囲む、請求項２６に記載のデバイス。
【請求項２８】
前記接合が、約３０ｎｍ以下の厚さを有し、ドーパントの濃度の１０の変化ごとに少なくとも約５ｎｍである勾配を有する、請求項２４に記載のデバイス。
【請求項２９】
前記基板が、シリコン、ＳｉＧｅ、およびひずみＳｉよりなる群から選択される少なくとも１つを含む、請求項２４に記載のデバイス。
【請求項３０】
前記ＳｉＧｅが緩和ＳｉＧｅおよびひずみＳｉＧｅのいずれか一方を含む、請求項２９に記載のデバイス。
【請求項３１】
前記ひずみＳｉＧｅが、圧縮ひずみおよび引張りひずみのいずれか一方のもとにあるＳｉＧｅを含む、請求項３０に記載のデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公表番号】特表２００７−５００４３３（Ｐ２００７−５００４３３Ａ）
【公表日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願番号】特願２００６−５２１５７５（Ｐ２００６−５２１５７５）
【出願日】平成１６年７月２３日（２００４．７．２３）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５１５８８
【国際公開番号】ＷＯ２００５／０１３３４４
【国際公開日】平成１７年２月１０日（２００５．２．１０）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成１９年１月１１日（２００７．１．１１）
【国際特許分類】
【出願日】平成１６年７月２３日（２００４．７．２３）
【国際出願番号】ＰＣＴ／ＥＰ２００４／０５１５８８
【国際公開番号】ＷＯ２００５／０１３３４４
【国際公開日】平成１７年２月１０日（２００５．２．１０）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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