【課題】微細化されたゲート電極をＣｏ膜を用いてシリサイド化する場合であっても、ゲート電極の抵抗のばらつきを抑制しうる半導体装置及びその製造方法を提供する。
【解決手段】ゲート長Ｌ_ｇが５０ｎｍ以下のゲート電極３０上に、Ｃｏ膜７２を形成する工程と、熱処理を行うことにより、Ｃｏ膜７２とゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ膜７６ａを形成する第１の熱処理工程と、Ｃｏ膜７２のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、ＣｏＳｉ膜７６ａとゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ_２膜４２ａを形成する第２の熱処理工程とを有し、第１の熱処理工程では、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．７以下となるように、ＣｏＳｉ膜７６ａを形成する。 （もっと読む）

回路装置の作製方法を提供する。導電性にドープされたシリコンと誘電材との間に厚さ２０Å以下（または７０以下のＡＬＤサイクルで生じた厚さ）の金属含有材を形成する。導電性にドープされたシリコンとしてｎ型を用いることができ、誘電材は高ｋ誘電材を用いることができる。金属含有材は誘電層上へ直接形成でき、導電性にドープされたシリコンは金属含有材上へ直接形成できる。回路装置はコンデンサ構造体あるいはトランジスタ構造体とすることができる。回路装置がトランジスタ構造体である場合はＣＭＯＳ装置中へ組み入れることができる。本発明による種々装置はメモリ構造体中へ組み入れられる他、電子システムへも組み入れることができる。
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【課題】
ポリメタル構造のゲート電極を有するＭＯＳＦＥＴ、特に、ＤＲＡＭのメモリセルトランジスタの接合リークをよりいっそう低減する。
【解決手段】
半導体基板上に、ゲート絶縁膜、ポリシリコン膜、タングステンなどの高融点金属膜、ゲートキャップ絶縁膜を順次積層し、エッチングによりゲートキャップ絶縁膜および高融点金属膜を選択的に除去する。その後、ゲートキャップ絶縁膜、高融点金属膜及びポリシリコン膜の側面に、シリコン窒化膜及びシリコン酸化膜からなる２重の保護膜を形成し、これをマスクとして用いてポリシリコン膜をエッチングする。その後、ライト酸化処理を行って、ポリシリコン膜の側面にシリコン酸化膜を形成する。 （もっと読む）

【課題】 半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。
【解決手段】 半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。 （もっと読む）

【課題】 サリサイド工程で形成されるシリサイド層のシート抵抗ばらつきを抑制する。
【解決手段】 サリサイド工程の際にＣｏ膜上に堆積されるＴｉＮ保護膜の膜厚を、ナノグレイン構造あるいはアモルファス構造を有するように減少させる。前記ＴｉＮ保護膜として、Ｔｉに富む組成の膜を使う。 （もっと読む）

【課題】完全なシリサイドゲートを伴うＭＯＳトランジスタの新規構造を得ることである。
【解決手段】本発明は、ＭＯＳトランジスタに関し、そのゲートは絶縁層（３１）、金属シリサイド層（５０）、導電性封入材料層（５３）、及びポリシリコン層（５５）を連続的に含む。 （もっと読む）

【課題】 従来のチャネル領域に不純物を注入することのみで閾値電圧を調整するよりも少ない不純物量で電界効果型トランジスタの閾値電圧を調整する。
【解決手段】 半導体装置１００は、シリコン基板１０１と、シリコン基板１０１上に形成されたＳｉＯＮ膜１１３および多結晶シリコン膜１０６を含むＰ型ＭＯＳＦＥＴ１０３を備える。多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在する構成とし、界面１１５における当該金属の濃度を５×１０¹³ａｔｏｍｓ／ｃｍ²以上１．４×１０¹⁵ａｔｏｍｓ／ｃｍ²未満とする。 （もっと読む）

【課題】シリコン窒化膜を堆積してもシート抵抗が上昇しない配線構造を提供する。
【解決手段】半導体基板上に第一の高融点金属膜５を形成する工程と、前記第一の高融点金属膜上に高融点金属窒化物の反応物７を持つ第二の高融点金属膜６Ａを形成する工程と、前記第二の高融点金属膜上にシリコン窒化膜８を形成する工程とからなる。これにより、シリコン窒化膜の膜質を変化させることなく、また成膜時のパーティクルの発生を従来方法と同等としたまま、シリコン窒化膜下の高融点金属のシート抵抗の上昇を最小限に抑えることができる。 （もっと読む）

従来のＣＭＯＳゲートスタックと比べて反転キャパシタンスを増大させるＣＭＯＳゲートスタックが記載される。ゲート誘電体層に近い従来のポリＳｉゲートの代わりに、ポリＳｉＧｅゲートを用いて、活性化され得る埋込まれたドーパント量を増加させる。この増加は、従来のＣＭＯＳゲートスタックにおける反転キャパシタンスを制限するポリシリコンの枯渇を克服する。ポリＳｉＧｅ層をゲートスタックに組込むために、ゲート誘電体層とポリＳｉＧｅ層との間にＳｉ薄層を堆積させる。適切なサリサイド形成を確実にするために、ポリＳｉＧｅ層の上にポリＳｉ層のキャップを被せる。ポリＳｉＧｅの上に微粒子のポリＳｉを得るために、ポリＳｉ層とポリＳｉＧｅ層の間に第２のＳｉ層を堆積させる （もっと読む）

【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

プラズマによりパターン形成された窒化層を形成するために窒化層をエッチングすることからなる半導体構造体を製造する方法。窒化層は半導体の基板上にあり、フォトレジスト層は窒化層上にあり、プラズマは、少なくとも圧力１０ミリトルでＣＦ₄及びＣＨＦ₃のガス混合物から形成される。 （もっと読む）

ゲート電極の層を堆積させる方法が提供される。その方法には、ドープされた多結晶シリコン層と、タングステンシリサイド薄層と、金属層とを堆積させるステップが含まれる。一態様においては、ドープされた多結晶シリコン層とタングステンシリサイド薄層は集積処理システム内に堆積される。他の態様においては、タングステンシリサイド層を堆積させるステップには、多結晶シリコン層をシリコン源に曝す工程と、タングステンシリサイド層を堆積させる工程と、タングステンシリサイド層をシリコン源に曝す工程とが含まれる （もっと読む）

本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
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