【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

【課題】 ゲート電極上のシリサイド膜の断線を抑制する。
【解決手段】 ソース・ドレイン領域をデュアルシリサイド構造とし、ゲート電極の仕事関数はｎ型ＭＩＳトランジスタ、ｐ型ＭＩＳトランジスタそれぞれの有するメタルゲート電極により定める構造とし、且つ、メタルゲート電極上の多結晶シリコン層は共通のｎ＋ドーピング層とし、ゲート上シリサイド膜はn型領域に対しショットキー障壁が低くなる材料で形成する。 （もっと読む）

【課題】トレンチゲートトランジスタにおいて、溝に埋め込まれたゲート電極とゲート絶縁膜との界面にボイドが形成されることを防止する。
【解決手段】半導体基板１に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、ゲート絶縁膜５を介して活性領域４上を跨ぐように形成されたゲート電極６と、ゲート電極６を挟んだ両側の活性領域４に形成されたソース領域７ａ及びドレイン領域７ｂとを有し、活性領域４に溝８が設けられて、この溝８の内側にゲート絶縁膜５を介してゲート電極６の一部が埋め込まれてなるトレンチゲートトランジスタ５１を備える半導体装置であって、溝８が少なくとも上端開口部よりも下部側において幅広となる形状を有し、溝８に埋め込まれたゲート電極６内に外殻層１３ａで覆われた中空部（ボイド）１４が設けられている。 （もっと読む）

【課題】トランジスタを有する半導体装置において、チャネル長が短くなることを防止しつつ、ソース／ドレイン拡散層を深さ方向に拡大する。
【解決手段】半導体装置は、素子分離領域１１に囲まれた活性領域１２ｃと、活性領域１２ｃを横切るゲート電極１３ａ，１３ｂと、ゲート電極１３ａ，１３ｂの両側に位置し活性領域１２ｃ内に形成されるソース／ドレイン拡散層２０，２１とを備える。ソース／ドレイン拡散層２０，２１が、活性領域１２ｃ内に埋め込まれた、不純物を含有する埋め込みプラグ２０ｂ，２１ｂから拡散した不純物によって形成された不純物拡散層から成る。 （もっと読む）

【課題】ポリシリコン／メタル積層電極構造のポリシリコン／メタル界面における界面抵抗を低減し、動作速度の低下を防止する。
【解決手段】半導体基板１００と、領域Ｎ１にチャネル領域１０２を挟むように形成された拡散層１０３と、ゲート絶縁膜１０４と、金属膜１０５ａ、１０５ｂ及びｎ型ポリシリコン膜１０５ｃを含むゲート電極１０５と、を有するｎチャネルＭＩＳＦＥＴと、領域Ｐ１にチャネル領域２０２を挟むように形成されボロンをドーパントして含む拡散層２０３と、ゲート絶縁膜２０４と、金属膜２０５ａ〜ｃ及び窒素を含む金属膜２０５ｃとの界面部におけるボロン濃度が５Ｅ１９ｃｍ^−３以下であるｎ型ポリシリコン膜２０５ｄを含むゲート電極２０５と、を有するｐチャネルＭＩＳＦＥＴと、を備える。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】ゲート電極上に積層するポリサイド層、バリアメタル層、メタル層、絶縁膜ハードマスクの膜剥がれを抑制する効果を発揮させた半導体装置およびその製造方法を提供することを目的とする。
【解決手段】トレンチゲート型のＭＯＳトランジスタＴｒ１、Ｔｒ２を備えた半導体装置の製造方法であって、半導体基板１の表面にトレンチ１２、１３を形成してからゲート絶縁膜２０を形成する工程と、前記半導体基板１上にゲート電極８用のポリシリコン層を形成する工程と、前記トレンチ１２、１３上に位置する前記ポリシリコン層の上面に生じた凹部を除くための水素雰囲気中アニールを行なう工程と、前記ポリシリコン層を選択的に除去することによりトレンチ１２、１３上のポリシリコン層を残してこれをゲート電極８とする工程とを具備してなることを特徴とする半導体装置の製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】ゲート電極の上方にコンタクトプラグを形成するときに、ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３及びチャネル形成領域１２、ゲート電極２３、並びに、ゲート絶縁膜３０を備えており、ゲート絶縁膜３０は、ゲート電極２３とチャネル形成領域１２との間に形成されたゲート絶縁膜本体部３０Ａ、及び、ゲート絶縁膜本体部３０Ａからゲート電極２３の側面部２３Ａの途中まで延在するゲート絶縁膜延在部３０Ｂから構成されており、チャネル形成領域１２の表面を基準としたゲート電極２３の高さをＨ_Gate、ゲート絶縁膜延在部３０Ａの高さをＨ_Insとしたとき、Ｈ_Ins＜Ｈ_Gateを満足する。 （もっと読む）

【課題】シリサイド層への不純物拡散を抑制し、シリコン層中に不純物を十分行き渡ることのできる半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板上に、ゲート酸化膜を介して形成されたゲート電極を備える半導体装置において、前記ゲート電極は、前記ゲート酸化膜に接して形成されたシリコン層と、前記シリコン層上に積層された金属を含有する金属含有層と、を有し、前記シリコン層は、前記ゲート酸化膜側に設けられ、第１導電型の不純物がドープされている第１シリコン層と、前記第１シリコン層上に積層され、前記第１導電型の不純物がドープされていない第２シリコン層と、を有すること。 （もっと読む）

【課題】シリサイドゲート上の微小突起物を除去することにより、ゲート電極とコンタクトプラグとのショート不良の発生を抑制した洗浄方法及び半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート電極３上及びソース／ドレイン領域の拡散層６，７上にＴｉ膜を形成する工程と、このＴｉ膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上にＴｉシリサイド膜９ａ〜９ｃを形成するシリサイド化工程と、このシリサイド化工程でシリサイド化されずに残留するＴｉ膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄する工程と、Ｔｉシリサイド膜上に層間絶縁膜１０を形成する工程と、この層間絶縁膜をエッチングすることにより第１の接続孔及び第２の接続孔を形成する工程と、を具備する。 （もっと読む）

【課題】ゲートスタックのシート抵抗及びコンタクト抵抗が小さいながらも、不純物の外部拡散を効果的に抑制することのできる拡散防止膜を備える半導体素子を提供すること。
【解決手段】第１導電層（２１１）と、第１導電層（２１１）上に形成され、且つ金属シリサイド膜（２１２Ａ）及び窒素含有の金属膜（２１２Ｂ）の順に積層された第１拡散防止膜と、該第１拡散防止膜上の少なくとも窒素含有の金属シリサイド膜（２１２Ｄ）を含む第２拡散防止膜と、該第２拡散防止膜上の第２導電層（２１３）とを備える。 （もっと読む）

【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。
【解決手段】本発明の半導体装置は、半導体基板に形成された溝内にゲート絶縁膜を介し形成されたゲート電極と、ゲート電極の近傍の半導体基板にゲート絶縁膜を介して配置されたソース領域及びドレイン領域とを具備してなるトレンチゲートトランジスタを備え、ゲート電極が溝の内側から溝の外側まで突出形成され、ゲート電極が溝の内側と外側とで幅方向に位置ずれ部を形成した目ずれ形状に形成されてなり、ゲート電極の目ずれ部分が溝の開口周縁部より上方に配置されてなる。 （もっと読む）

【課題】ゲートスタックのシート抵抗及びコンタクト抵抗が小さいながらも、不純物の外部拡散を効果的に抑制することのできる拡散防止膜を備える半導体素子の製造方法を提供すること。
【解決手段】本発明に係る半導体素子の製造方法は、第１導電層（２１）上に、少なくとも第１金属膜（２２Ａ）および窒素含有の金属シリサイド膜（２２Ｃ）を含む積層構造で拡散防止膜を形成するステップと、該拡散防止膜上に第２導電層（２３）を形成するステップとを含む。 （もっと読む）

【課題】ゲートコンタクト抵抗値及びシート抵抗値を同時に低くし得る中間構造物を有するゲート構造及びゲート構造を有する半導体素子、並びにそれらの製造方法を提供すること。
【解決手段】本発明の半導体素子は、上面及び下面を有する基板２１と、基板２１の上面近くに形成され、ゲート絶縁膜２２、ゲート絶縁膜２２上に形成された第１電極２３、第１電極２３上に形成された中間構造物２４、及び中間構造物２４上に形成された第２電極２５を含むゲート構造とを備え、中間構造物２４が、チタン（Ｔｉ）を含む第１Ｔｉ膜１０１と、タングステン及びシリコンを含み、第１Ｔｉ膜上に形成された第２Ｗ膜２４Ｄとを備えることを特徴とする。 （もっと読む）

【課題】ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。 （もっと読む）

【課題】 シリコン・オン・インシュレータ（ＳＯＩ）デバイスを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおける浮遊体効果を減少させる方法及び構造体を提供すること。
【解決手段】 電界効果トランジスタ（ＦＥＴ）デバイスは、バルク基板と、バルク基板の上に形成されたゲート絶縁層と、バルク基板に関連する活性デバイス領域内に形成されたソース及びドレイン領域であって、各々が活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース及びドレイン領域と、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成された導電性プラグとを含み、ここで導電性プラグはボディ領域とソース領域の間の放電経路を促進する。 （もっと読む）

【課題】 ＦｉｎＦＥＴ構造を有する半導体装置に完全空乏化ＳＯＩ技術を適用した場合でも、トランジスタに十分なオン電流を流すことができる半導体装置及びその製造方法を提供する。
【解決手段】 活性領域であるフィン部を形成した後、フィン部を覆う第１ゲート絶縁膜２２及びシリコン窒化膜２３のチャネル部となる部分に対応する位置に開口を形成する。開口内に露出するシリコン基板２１の表面を酸化し酸化膜２８を形成し、その酸化膜２８を除去する。これにより、フィン部のチャネル部となる部分のみの幅を選択的に狭くする。 （もっと読む）

【課題】 素子分離領域に囲まれたアクティブ領域にトレンチを形成する場合に、トレンチに隣接する素子分離領域の側壁にシリコンのエッチ残りが発生しないようにする。
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０の主面に形成されたｎＭＯＳ領域３７およびｐＭＯＳ領域３８を含むＣＭＯＳ型の半導体装置であって、ｎＭＯＳ領域３７は、ＷＳｉ膜１７を含むメタルゲート電極２３を有し、ｐＭＯＳ領域３８は、ＷＳｉＮ膜３５を含むメタルゲート電極２５を有し、ＷＳｉＮ膜３５のＮ量を制御してその仕事関数を制御し、ｐＭＯＳ領域３８におけるゲート電極２５の閾値を制御する。 （もっと読む）