半導体装置
【課題】ポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止する。
【解決手段】半導体基板100と、領域N1にチャネル領域102を挟むように形成された拡散層103と、ゲート絶縁膜104と、金属膜105a、105b及びn型ポリシリコン膜105cを含むゲート電極105と、を有するnチャネルMISFETと、領域P1にチャネル領域202を挟むように形成されボロンをドーパントして含む拡散層203と、ゲート絶縁膜204と、金属膜205a〜c及び窒素を含む金属膜205cとの界面部におけるボロン濃度が5E19cm−3以下であるn型ポリシリコン膜205dを含むゲート電極205と、を有するpチャネルMISFETと、を備える。
【解決手段】半導体基板100と、領域N1にチャネル領域102を挟むように形成された拡散層103と、ゲート絶縁膜104と、金属膜105a、105b及びn型ポリシリコン膜105cを含むゲート電極105と、を有するnチャネルMISFETと、領域P1にチャネル領域202を挟むように形成されボロンをドーパントして含む拡散層203と、ゲート絶縁膜204と、金属膜205a〜c及び窒素を含む金属膜205cとの界面部におけるボロン濃度が5E19cm−3以下であるn型ポリシリコン膜205dを含むゲート電極205と、を有するpチャネルMISFETと、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
トランジスタのゲート電極として、イオン注入法により不純物をドープしたポリシリコン膜が用いられている。ポリシリコン膜を用いるとトランジスタの電気極性に適した仕事関数を有するゲート電極を形成することができる。例えば、CMOSトランジスタでは、NMOSトランジスタにn型ドープポリシリコン膜を用い、PMOSトランジスタにp型ドープポリシリコン膜を用いることができる。
【0003】
しかし、このポリシリコン膜を用いたゲート電極では空乏化が生じ、実効的なゲート絶縁膜厚が厚くなる。このゲート空乏化はスケーリングダウンに伴って大きな問題となる。
【0004】
このような問題を解決するため、空乏化が生じない金属膜をゲート電極とするメタルゲート電極が提案されている。メタルゲート電極構造の1つとして、金属層をゲート電極下部に用い、その上部にポリシリコンを用いるポリシリコン/メタル積層電極構造がある。この構造は、従来のサリサイドプロセスと整合性がとれると共に、金属層の薄膜化によりゲート加工の負担が軽減されるといった利点がある。
【0005】
この構造をCMOSトランジスタに適用し、PMOSトランジスタとNMOSトランジスタのゲート電極のポリシリコンを同一の導電性にドープし、ゲート加工をさらに簡略化した半導体装置が提案されている(例えば特許文献1参照)。
【0006】
しかし、例えばポリシリコンにボロンを注入してp型にドープした場合、ポリシリコンと、ポリシリコン/メタル界面の反応防止層として使用される金属窒化物との界面にB−N結合が形成され、界面における電気的に活性なボロン濃度を著しく低下させるため、界面抵抗が上昇し、MOSトランジスタの動作速度が低下するという問題が生じる。
【0007】
また、例えばリンを注入してn型にドープした場合においても、PMOSトランジスタの拡散層形成に用いられるボロンがポリシリコンに侵入し、ポリシリコン内のボロン濃度によっては、上記と同様に反応防止層として使用される金属窒化物との界面にB−N結合が形成され、界面抵抗が上昇し、MOSトランジスタの動作速度が低下するという虞がある。
【特許文献1】特表2006−515471号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明はポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様による半導体装置は、半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、第1の金属層及び前記第1の金属層上に形成された第1のn型ポリシリコン膜を含む第1のゲート電極と、を有するnチャネルMISFETと、前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成され、ボロンをドーパントとして含む第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、窒素又は炭素を含む第2の金属層及び前記第2の金属層上に形成され前記第2の金属層との界面部におけるボロン濃度が5E19cm−3以下である第2のn型ポリシリコン膜を含む第2のゲート電極と、を有するpチャネルMISFETと、を備えるものである。
【発明の効果】
【0010】
本発明によれば、本発明はポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止することができる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施の形態による半導体装置を図面に基づいて説明する。
【0012】
図1に本発明の実施形態に係る半導体装置の概略構成を示す。半導体装置はCMIS(Complementary Metal Insulator Semiconductor)構造をなし、NMISトランジスタ領域N1とPMISトランジスタ領域P1を有する。
【0013】
NMISトランジスタ領域N1ではシリコン基板100にpウェル101が形成されている。pウェル101の表面部にチャネル領域102を挟むようにソース・ドレイン領域となる拡散層103が形成される。拡散層103はヒ素をドーパントとして含む浅い拡散層103a、リンをドーパントとして含む深い拡散層103b、浅い拡散層103a表面に形成されたニッケルシリサイド膜103cを有する。
【0014】
チャネル領域102上にはハフニウムを含むゲート絶縁膜104が形成される。ゲート絶縁膜104上には炭化タンタル膜105b、窒化チタン膜105c、ポリシリコン膜105d、ニッケルシリサイド膜105eが順次積層されたゲート電極105が形成される。ポリシリコン膜105dはリンが注入されたn型ポリシリコン膜である。窒化チタン膜105cはポリシリコン膜105dと炭化タンタル膜105bとが反応するのを防止するための反応防止膜である。炭化タンタル膜105bがこのNMISトランジスタの仕事関数を制御する。
【0015】
PMISトランジスタ領域P1ではシリコン基板100にnウェル201が形成されている。nウェル201の表面部にチャネル領域202を挟むようにソース・ドレイン領域となる拡散層203が形成される。拡散層203はそれぞれボロンをドーパントとして含む浅い拡散層203a及び深い拡散層203bと、浅い拡散層203a表面に形成されたニッケルシリサイド膜203cとを有する。
【0016】
チャネル領域202上にはハフニウムを含むゲート絶縁膜204が形成される。ゲート絶縁膜204上にはタングステン膜205a、炭化タンタル膜205b、窒化チタン膜205c、ポリシリコン膜205d、ニッケルシリサイド膜205eが順次積層されたゲート電極205が形成される。ポリシリコン膜205dは、ポリシリコン膜105dと同様に、リンが注入されたn型ポリシリコン膜である。窒化チタン膜205cはポリシリコン膜205dと炭化タンタル膜205bとが反応するのを防止するための反応防止膜である。タングステン膜205aがPMISトランジスタの仕事関数を制御する。
【0017】
ゲート電極105、205の側壁にはシリコン窒化膜106a、シリコン酸化膜106b、シリコン窒化膜106cからなるゲート側壁膜106が形成されている。
【0018】
拡散層103、203、ゲート電極105、205、ゲート側壁膜106を覆うように層間絶縁膜107が形成され、層間絶縁膜107を貫通し、それぞれ拡散層103、203、ゲート電極105、205に電気的に接続されるコンタクト108が形成されている。コンタクト108はチタン膜108a、窒化チタン膜108b、タングステン膜108cを有する。
【0019】
層間絶縁膜107上には層間絶縁膜109が形成され、層間絶縁膜109を貫通し、コンタクト108に電気的に接続される配線110が形成されている。配線110は窒化タンタル膜110a及び銅膜110bを有する。層間絶縁膜107、109は例えばシリコン酸化膜である。
【0020】
基板100表面部のNMISトランジスタ領域N1とPMISトランジスタ領域P1との間には素子分離絶縁膜111が形成されている。トレンチに埋め込まれた素子分離絶縁膜111は例えばシリコン酸化膜である。
【0021】
通常のポリシリコンによるゲート電極では仕事関数を制御するために、nMIS側にn型ポリシリコン電極、pMIS側にp型ポリシリコン電極を用いているが、本実施形態のようなポリシリコン膜/メタル積層構造のゲート電極105、205ではその仕事関数を下層の金属膜105b、205aにより制御するため、PMISトランジスタ領域P1のポリシリコン膜205dをリンが注入されたn型ポリシリコン膜にすることができる。
【0022】
拡散層203形成の際に不純物として用いられるボロンがポリシリコン膜205dに導入され得る。図2にポリシリコン膜205d中の窒化チタン膜205cとの界面におけるボロン濃度と、ポリシリコン膜205d/窒化チタン膜205c間のコンタクト抵抗Rcとの関係を示す。図2よりボロン濃度の上昇に伴い、コンタクト抵抗Rcが上昇することが分かる。これはボロン(B)と窒化チタン膜205c中の窒素(N)が結合してB−N反応層が形成され、金属(窒化チタン膜205c)−半導体(ポリシリコン膜205d)間で電流が流れにくくなるためである。
【0023】
図3にポリシリコン膜205d/窒化チタン膜205c間のコンタクト抵抗Rcと、RC遅延時間との関係を示す。縦軸はRC遅延時間をコンタクト抵抗Rc200Ωμm2におけるRC遅延時間で規格化した値を示し、横軸はコンタクト抵抗Rcを示す。コンタクト抵抗Rcの上昇に伴い、RC遅延時間が長くなる。コンタクト抵抗Rcが1000Ωμm2を超えるとRC遅延時間は急激に大きくなる。コンタクト抵抗Rc200Ωμm2におけるRC遅延時間の約1.5倍である。図2からわかるとおり、コンタクト抵抗Rcが1000Ωμm2に達する際のポリシリコン膜205d中のボロン濃度は約5E19cm−3である。デバイス用途によってはこの程度のRC遅延時間の上昇は設計上許容される。
【0024】
しかし、設計上の制約を緩和するためにも、RC遅延時間はより小さい方が好ましい。RC遅延時間が急激に大きくなり始める前の値、例えばコンタクト抵抗Rc200Ωμm2におけるRC遅延時間の約1.25倍以下が望ましい。コンタクト抵抗Rc200Ωμm2におけるRC遅延時間の約1.25倍となるコンタクト抵抗値Rcは約500Ωμm2である。従って、ポリシリコン膜205d中の窒化チタン膜205cとの界面におけるボロン濃度は図2より約1E19cm−3以下とすることが望ましい。
【0025】
次にこのような半導体装置の製造方法を図4〜図17に示す工程断面図を用いて説明する。
【0026】
図4に示すように、表面部にpウェル401、nウェル402、素子分離領域403が形成されたシリコン基板400上に、例えば化学的気相成長(CVD)法により、ハフニウムを含むゲート絶縁膜404を形成する。そして、ゲート絶縁膜404上に例えば有機ソースを用いたCVD法により仕事関数4.9eVを有するタングステン膜405を10nmの膜厚で成膜する。NMISトランジスタを形成していく領域をN1、PMISトランジスタを形成していく領域をP1とする。
【0027】
図5に示すように、領域N1のタングステン膜405を除去する。
【0028】
図6に示すように、全面に、例えばCVD法によって仕事関数4.2eVを有する炭化タンタル膜601を10nmの膜厚で形成する。さらに炭化タンタル膜601上に膜厚5nmの窒化チタン膜602を形成する。
【0029】
図7に示すように、窒化チタン膜602上にポリシリコン膜を形成し、領域N1、P1両方にリンイオンを注入し、n型ポリシリコン膜701を形成する。窒化チタン膜602はn型ポリシリコン膜701が炭化タンタル膜601と反応することを防止する反応防止膜である。なお、ポリシリコン膜を成膜する前に窒化チタン膜602に形成された自然酸化膜を除去する希釈HF処理を行っても良い。
【0030】
予め不純物(リン)を含んだポリシリコン膜を成膜しn型ポリシリコン膜701を形成するようにしてもよい。その場合、イオン注入時にチャネリング等の問題が発生しないため、n型ポリシリコン膜701の膜厚を薄くすることができる。
【0031】
図8に示すように、n型ポリシリコン膜701上にシリコン窒化膜801を形成する。
【0032】
図9に示すように、例えば30nmのゲート幅パターンになるようにシリコン窒化膜801、n型ポリシリコン膜701、窒化チタン膜602、炭化タンタル膜601、タングステン膜405、ゲート絶縁膜404を異方性エッチングにより除去し、ゲート電極901を形成する。
【0033】
図10に示すように、シリコン酸化膜1001、シリコン窒化膜1002を堆積し、シリコン酸化膜1001及びシリコン窒化膜1002のエッチバックを行い、ゲート電極901の側壁を囲む構造にする。
【0034】
図11に示すように、シリコン基板400の領域N1(pウェル401)にリンイオン、シリコン基板400の領域P1(nウェル402)にボロンイオンを注入し、例えば1030℃5秒の加熱処理を行って、拡散層1101、1102を形成する。領域N1、P1のイオン注入は別々に行われ、領域N1にイオン注入する際には領域P1はマスキングされ、領域P1にイオン注入する際には領域N1はマスキングされる。領域P1のボロンイオン注入の際、シリコン窒化膜801はn型ポリシリコン膜701へのボロン注入を防止する。
【0035】
図12に示すように、電極901側壁部のシリコン酸化膜1001、シリコン窒化膜1002を除去する。このときシリコン窒化膜801も除去される。そしてシリコン窒化膜1201を堆積し、エッチバックを行い、ゲート電極901の側壁を囲む構造にする。
【0036】
図13に示すように、シリコン基板400の領域N1(pウェル401)にヒ素イオン、シリコン基板400の領域P1(nウェル402)にボロンイオンを注入し(図11に示す工程と同様に領域N1にイオン注入する際には領域P1をマスキング、領域P1にイオン注入する際には領域N1をマスキング)、例えば800℃5秒の加熱処理を行って、拡散層1101、1102より浅い拡散層1301、1302を形成する。図11に示す工程よりもドーズ量、加速電圧を小さくしてイオン注入は行われる。従って、領域P1のn型ポリシリコン膜701に導入され得るボロンは極めて小さくすることができる。
【0037】
予め深い拡散層1101、1102を形成しておくことで、浅い拡散層1301、1302が深い拡散層1101、1102の形成に必要な熱処理工程を経ることがないため、浅い拡散層1301、1302の延びを抑えることが出来る。
【0038】
図14に示すように、シリコン酸化膜1401、シリコン窒化膜1402を形成し、エッチバックを行い、ゲート電極901の側壁(シリコン窒化膜1201)を囲む構造にする。
【0039】
図15に示すように、ニッケル膜を基板全面に堆積し、350℃30秒の加熱処理を行い、拡散層1301、1302上及びn型ポリシリコン膜701上にニッケルシリサイド膜1501を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。
【0040】
図16に示すように、例えばシリコン酸化膜の層間絶縁膜1601を堆積し、層間絶縁膜1601に所望のパターンのコンタクトホールを形成し、そのコンタクトホールを埋め込むように、チタン膜1602、窒化チタン膜1603、タングステン膜1604を堆積し、CMP(化学機械研磨)法により平坦化し、コンタクト1605を形成する。
【0041】
図17に示すように、例えばシリコン酸化膜の層間絶縁膜1701を堆積し、所望のパターンの溝を形成し、その溝を埋め込むように窒化タンタル膜1702、銅膜1703を堆積し、CMP法により平坦化して、コンタクト1605と電気的に接続される銅配線1704を形成する。
【0042】
以上の構造においては、ゲート絶縁膜404に接する金属材料の仕事関数がトランジスタの閾値を支配する。ゲート絶縁膜404に接する金属材料は、領域N1が仕事関数4.2eVを有する炭化タンタル膜601、領域P1が仕事関数4.9eVを有するタングステン膜405であるため、領域N1にはNMISトランジスタ、領域P1にはPMISトランジスタが形成される。
【0043】
このようにして、ポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止した半導体装置を製造することが出来る。
【0044】
(比較例)比較例による半導体装置の製造方法を図を用いて説明する。図4〜図6に示す工程までは上記実施形態と同様のため、説明を省略する。
【0045】
図18に示すように、窒化チタン膜602上にポリシリコン膜を成膜し、領域N1にリンイオンを注入し、n型ポリシリコン膜1801を形成する。また、領域P1にはボロンイオンを注入し、p型ポリシリコン膜1802を形成する。
【0046】
その後の工程は図8〜図17に示される上記実施形態と同様であるので説明を省略する。
【0047】
このようにして製造された半導体装置におけるPMISトランジスタのゲート電極を配線と見なした時の電気的等価回路を図19に示す。横方向はゲート電極の長手方向である。等価回路はシリサイド層(ニッケルシリサイド膜)の抵抗R1、金属層(窒化チタン膜、炭化タンタル膜、タングステン膜)の抵抗R2、シリサイド層とp型ポリシリコン膜との間のコンタクト抵抗R3、p型ポリシリコン膜と金属層との間のコンタクト抵抗R4からなる。電流Iはトランジスタを流れる電流である。
【0048】
抵抗R1は10Ω未満、抵抗R2は200Ω未満、抵抗R3は10Ω未満である。
【0049】
図20に希釈HF処理を行う場合と行わない場合のそれぞれについての抵抗R4の値を示す。なお、比較のためn型ポリシリコン膜と金属層との間のコンタクト抵抗R5も示す。
【0050】
希釈HF処理を行わない場合はコンタクトR5の方がコンタクト抵抗R4よりも大きい。これはn型ポリシリコン膜における自然酸化膜がp型ポリシリコン膜よりも厚いためである。そのため、希釈HF処理で自然酸化膜を除去することでコンタクト抵抗R5は大きく低減する。
【0051】
一方、コンタクト抵抗R4は希釈HF処理を行ってもほとんど低減されない。これはp型ポリシリコン膜中のボロンと金属層の窒化チタン膜中の窒素とが結合してB−N反応層が形成され、ポリシリコン膜界面近傍の電気的に活性なボロン濃度が減少するためである。ボロン濃度減少により、いわゆる金属と半導体のショットキー接合のような振る舞いをし、金属−半導体間で電流が流れにくくなり、コンタクト抵抗が高くなる。
【0052】
図19に示す等価回路においては、コンタクト抵抗R4が他の抵抗成分よりも極めて高いことがわかる。電流Iがゲート電極の長手方向に流れる場合は抵抗の低いシリサイド層を容易に流れることができる。しかし、ポリシリコン膜と金属層との間のコンタクト抵抗が高いためにゲート電極に垂直な方向には流れにくいことになる。このためトランジスタの動作速度が低下する。
【0053】
このような現象はポリシリコン膜中にボロンが存在することと、金属膜中に窒素が存在することに関係する。従って、PMISトランジスタのポリシリコン膜をp型ポリシリコン膜でなくn型ポリシリコン膜にしても、例えば拡散層形成などに使用する不純物のボロンがn型ポリシリコン膜に所定濃度以上導入される場合は、B−N結合がもたらすコンタクト抵抗の上昇、トランジスタの動作速度低下により、回路設計上の制約が厳しくなる。
【0054】
これに対し、上記実施形態による半導体装置はNMISトランジスタ、PMISトランジスタのゲート電極に用いるポリシリコン膜を共にn型ポリシリコン膜にし、さらにPMISトランジスタのポリシリコン膜中のボロン濃度を約1E19cm−3以下とすることで、界面抵抗(ポリシリコン膜と金属層との間のコンタクト抵抗)を低く抑え、動作速度の低下を防止することができる。
【0055】
上述した実施形態は一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態ではポリシリコン膜と接する反応防止膜を窒化チタン膜としていたが、例えば窒化タンタル膜、窒化タングステン膜、窒化チタンシリコン(TiSiN)膜など、周期律表で言うところのIVa属(Ti、Zr、Hf)、Va属(V、Ng、Ta)、VIa属(Cr、Mo、W)の金属との窒化物としてもよい。
【0056】
また、反応防止膜に金属炭化物を用いた場合、ポリシリコン膜中のボロンと金属炭化物中の炭素によるB−C結合に伴う界面抵抗上昇を防止する必要がある。このような場合にも上記実施形態のような半導体装置を適用することで界面抵抗の上昇を防止し、トランジスタの動作速度低下を防止することができる。金属炭化物は例えば炭化チタン膜、炭化タングステン膜など、上記IVa属、Va属、VIa属の金属との炭化物である。
【0057】
また、反応防止膜はシリコン窒化物、シリコン酸化物でも良い。
【0058】
上記実施形態ではNMISトランジスタの仕事関数を決めるゲート電極材料として炭化タンタル、PMISトランジスタの仕事関数を決めるゲート電極材料としてタングステンを用いていたが、それぞれ仕事関数が4.3eVより低い金属、4.8eVより高い金属の組み合わせであれば良い。
【0059】
また、上記実施形態による半導体装置はnMIS領域とpMIS領域とで異なる仕事関数を有するメタルゲートトランジスタ、いわゆるデュアルメタルトランジスタ、であったが、いずれも同じ材料を用いるシングルメタルトランジスタでも良い。
【0060】
また、上記実施形態ではゲート絶縁膜の材料としてハフニウム系酸化膜を用いたが、これ以外に、例えばZr、Ti、Ta、Al、Sr、Y、La等の酸化物、もしくはZrSixOyなどこれらの元素とシリコンの酸化物でも良い。またそれら酸化物の積層膜にしても良い。
【0061】
また、上記実施形態では図4〜6に示すように、ゲート絶縁膜404上にタングステン膜405を形成し、領域N1のタングステン膜405を除去した後に、全面に炭化タンタル膜601を形成するようにしていたが、ゲート絶縁膜404上に炭化タンタル膜を形成し、領域P1の炭化タンタル膜を除去した後に、全面にタングステン膜を形成するようにしても良い。このような工程にした場合、炭化タンタル膜、タングステン膜、窒化チタン膜、ポリシリコン膜、ニッケルシリサイド膜が順次積層されたゲート電極を有するNMISトランジスタと、タングステン膜、窒化チタン膜、ポリシリコン膜、ニッケルシリサイド膜が順次積層されたゲート電極を有するPMISトランジスタが形成される。
【0062】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0063】
【図1】本発明の実施形態に係る半導体装置の概略構成図である。
【図2】ボロン濃度とコンタクト抵抗の関係を示すグラフである。
【図3】コンタクト抵抗とRC遅延時間の関係を示すグラフである。
【図4】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図5】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図6】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図7】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図8】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図9】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図10】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図11】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図12】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図13】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図14】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図15】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図16】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図17】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図18】比較例による半導体装置の製造方法を示す工程断面図である。
【図19】比較例による半導体装置におけるゲート電極の等価回路図である。
【図20】希釈HF処理前後におけるコンタクト抵抗を示すグラフである。
【符号の説明】
【0064】
100 シリコン基板
101 pウェル
102、202 チャネル領域
103、203 拡散層
104、204 ゲート絶縁膜
105、205 ゲート電極
106 ゲート側壁膜
107、109 層間絶縁膜
108 コンタクト
110 配線
111 素子分離領域
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
トランジスタのゲート電極として、イオン注入法により不純物をドープしたポリシリコン膜が用いられている。ポリシリコン膜を用いるとトランジスタの電気極性に適した仕事関数を有するゲート電極を形成することができる。例えば、CMOSトランジスタでは、NMOSトランジスタにn型ドープポリシリコン膜を用い、PMOSトランジスタにp型ドープポリシリコン膜を用いることができる。
【0003】
しかし、このポリシリコン膜を用いたゲート電極では空乏化が生じ、実効的なゲート絶縁膜厚が厚くなる。このゲート空乏化はスケーリングダウンに伴って大きな問題となる。
【0004】
このような問題を解決するため、空乏化が生じない金属膜をゲート電極とするメタルゲート電極が提案されている。メタルゲート電極構造の1つとして、金属層をゲート電極下部に用い、その上部にポリシリコンを用いるポリシリコン/メタル積層電極構造がある。この構造は、従来のサリサイドプロセスと整合性がとれると共に、金属層の薄膜化によりゲート加工の負担が軽減されるといった利点がある。
【0005】
この構造をCMOSトランジスタに適用し、PMOSトランジスタとNMOSトランジスタのゲート電極のポリシリコンを同一の導電性にドープし、ゲート加工をさらに簡略化した半導体装置が提案されている(例えば特許文献1参照)。
【0006】
しかし、例えばポリシリコンにボロンを注入してp型にドープした場合、ポリシリコンと、ポリシリコン/メタル界面の反応防止層として使用される金属窒化物との界面にB−N結合が形成され、界面における電気的に活性なボロン濃度を著しく低下させるため、界面抵抗が上昇し、MOSトランジスタの動作速度が低下するという問題が生じる。
【0007】
また、例えばリンを注入してn型にドープした場合においても、PMOSトランジスタの拡散層形成に用いられるボロンがポリシリコンに侵入し、ポリシリコン内のボロン濃度によっては、上記と同様に反応防止層として使用される金属窒化物との界面にB−N結合が形成され、界面抵抗が上昇し、MOSトランジスタの動作速度が低下するという虞がある。
【特許文献1】特表2006−515471号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明はポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の一態様による半導体装置は、半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、第1の金属層及び前記第1の金属層上に形成された第1のn型ポリシリコン膜を含む第1のゲート電極と、を有するnチャネルMISFETと、前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成され、ボロンをドーパントとして含む第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、窒素又は炭素を含む第2の金属層及び前記第2の金属層上に形成され前記第2の金属層との界面部におけるボロン濃度が5E19cm−3以下である第2のn型ポリシリコン膜を含む第2のゲート電極と、を有するpチャネルMISFETと、を備えるものである。
【発明の効果】
【0010】
本発明によれば、本発明はポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止することができる。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施の形態による半導体装置を図面に基づいて説明する。
【0012】
図1に本発明の実施形態に係る半導体装置の概略構成を示す。半導体装置はCMIS(Complementary Metal Insulator Semiconductor)構造をなし、NMISトランジスタ領域N1とPMISトランジスタ領域P1を有する。
【0013】
NMISトランジスタ領域N1ではシリコン基板100にpウェル101が形成されている。pウェル101の表面部にチャネル領域102を挟むようにソース・ドレイン領域となる拡散層103が形成される。拡散層103はヒ素をドーパントとして含む浅い拡散層103a、リンをドーパントとして含む深い拡散層103b、浅い拡散層103a表面に形成されたニッケルシリサイド膜103cを有する。
【0014】
チャネル領域102上にはハフニウムを含むゲート絶縁膜104が形成される。ゲート絶縁膜104上には炭化タンタル膜105b、窒化チタン膜105c、ポリシリコン膜105d、ニッケルシリサイド膜105eが順次積層されたゲート電極105が形成される。ポリシリコン膜105dはリンが注入されたn型ポリシリコン膜である。窒化チタン膜105cはポリシリコン膜105dと炭化タンタル膜105bとが反応するのを防止するための反応防止膜である。炭化タンタル膜105bがこのNMISトランジスタの仕事関数を制御する。
【0015】
PMISトランジスタ領域P1ではシリコン基板100にnウェル201が形成されている。nウェル201の表面部にチャネル領域202を挟むようにソース・ドレイン領域となる拡散層203が形成される。拡散層203はそれぞれボロンをドーパントとして含む浅い拡散層203a及び深い拡散層203bと、浅い拡散層203a表面に形成されたニッケルシリサイド膜203cとを有する。
【0016】
チャネル領域202上にはハフニウムを含むゲート絶縁膜204が形成される。ゲート絶縁膜204上にはタングステン膜205a、炭化タンタル膜205b、窒化チタン膜205c、ポリシリコン膜205d、ニッケルシリサイド膜205eが順次積層されたゲート電極205が形成される。ポリシリコン膜205dは、ポリシリコン膜105dと同様に、リンが注入されたn型ポリシリコン膜である。窒化チタン膜205cはポリシリコン膜205dと炭化タンタル膜205bとが反応するのを防止するための反応防止膜である。タングステン膜205aがPMISトランジスタの仕事関数を制御する。
【0017】
ゲート電極105、205の側壁にはシリコン窒化膜106a、シリコン酸化膜106b、シリコン窒化膜106cからなるゲート側壁膜106が形成されている。
【0018】
拡散層103、203、ゲート電極105、205、ゲート側壁膜106を覆うように層間絶縁膜107が形成され、層間絶縁膜107を貫通し、それぞれ拡散層103、203、ゲート電極105、205に電気的に接続されるコンタクト108が形成されている。コンタクト108はチタン膜108a、窒化チタン膜108b、タングステン膜108cを有する。
【0019】
層間絶縁膜107上には層間絶縁膜109が形成され、層間絶縁膜109を貫通し、コンタクト108に電気的に接続される配線110が形成されている。配線110は窒化タンタル膜110a及び銅膜110bを有する。層間絶縁膜107、109は例えばシリコン酸化膜である。
【0020】
基板100表面部のNMISトランジスタ領域N1とPMISトランジスタ領域P1との間には素子分離絶縁膜111が形成されている。トレンチに埋め込まれた素子分離絶縁膜111は例えばシリコン酸化膜である。
【0021】
通常のポリシリコンによるゲート電極では仕事関数を制御するために、nMIS側にn型ポリシリコン電極、pMIS側にp型ポリシリコン電極を用いているが、本実施形態のようなポリシリコン膜/メタル積層構造のゲート電極105、205ではその仕事関数を下層の金属膜105b、205aにより制御するため、PMISトランジスタ領域P1のポリシリコン膜205dをリンが注入されたn型ポリシリコン膜にすることができる。
【0022】
拡散層203形成の際に不純物として用いられるボロンがポリシリコン膜205dに導入され得る。図2にポリシリコン膜205d中の窒化チタン膜205cとの界面におけるボロン濃度と、ポリシリコン膜205d/窒化チタン膜205c間のコンタクト抵抗Rcとの関係を示す。図2よりボロン濃度の上昇に伴い、コンタクト抵抗Rcが上昇することが分かる。これはボロン(B)と窒化チタン膜205c中の窒素(N)が結合してB−N反応層が形成され、金属(窒化チタン膜205c)−半導体(ポリシリコン膜205d)間で電流が流れにくくなるためである。
【0023】
図3にポリシリコン膜205d/窒化チタン膜205c間のコンタクト抵抗Rcと、RC遅延時間との関係を示す。縦軸はRC遅延時間をコンタクト抵抗Rc200Ωμm2におけるRC遅延時間で規格化した値を示し、横軸はコンタクト抵抗Rcを示す。コンタクト抵抗Rcの上昇に伴い、RC遅延時間が長くなる。コンタクト抵抗Rcが1000Ωμm2を超えるとRC遅延時間は急激に大きくなる。コンタクト抵抗Rc200Ωμm2におけるRC遅延時間の約1.5倍である。図2からわかるとおり、コンタクト抵抗Rcが1000Ωμm2に達する際のポリシリコン膜205d中のボロン濃度は約5E19cm−3である。デバイス用途によってはこの程度のRC遅延時間の上昇は設計上許容される。
【0024】
しかし、設計上の制約を緩和するためにも、RC遅延時間はより小さい方が好ましい。RC遅延時間が急激に大きくなり始める前の値、例えばコンタクト抵抗Rc200Ωμm2におけるRC遅延時間の約1.25倍以下が望ましい。コンタクト抵抗Rc200Ωμm2におけるRC遅延時間の約1.25倍となるコンタクト抵抗値Rcは約500Ωμm2である。従って、ポリシリコン膜205d中の窒化チタン膜205cとの界面におけるボロン濃度は図2より約1E19cm−3以下とすることが望ましい。
【0025】
次にこのような半導体装置の製造方法を図4〜図17に示す工程断面図を用いて説明する。
【0026】
図4に示すように、表面部にpウェル401、nウェル402、素子分離領域403が形成されたシリコン基板400上に、例えば化学的気相成長(CVD)法により、ハフニウムを含むゲート絶縁膜404を形成する。そして、ゲート絶縁膜404上に例えば有機ソースを用いたCVD法により仕事関数4.9eVを有するタングステン膜405を10nmの膜厚で成膜する。NMISトランジスタを形成していく領域をN1、PMISトランジスタを形成していく領域をP1とする。
【0027】
図5に示すように、領域N1のタングステン膜405を除去する。
【0028】
図6に示すように、全面に、例えばCVD法によって仕事関数4.2eVを有する炭化タンタル膜601を10nmの膜厚で形成する。さらに炭化タンタル膜601上に膜厚5nmの窒化チタン膜602を形成する。
【0029】
図7に示すように、窒化チタン膜602上にポリシリコン膜を形成し、領域N1、P1両方にリンイオンを注入し、n型ポリシリコン膜701を形成する。窒化チタン膜602はn型ポリシリコン膜701が炭化タンタル膜601と反応することを防止する反応防止膜である。なお、ポリシリコン膜を成膜する前に窒化チタン膜602に形成された自然酸化膜を除去する希釈HF処理を行っても良い。
【0030】
予め不純物(リン)を含んだポリシリコン膜を成膜しn型ポリシリコン膜701を形成するようにしてもよい。その場合、イオン注入時にチャネリング等の問題が発生しないため、n型ポリシリコン膜701の膜厚を薄くすることができる。
【0031】
図8に示すように、n型ポリシリコン膜701上にシリコン窒化膜801を形成する。
【0032】
図9に示すように、例えば30nmのゲート幅パターンになるようにシリコン窒化膜801、n型ポリシリコン膜701、窒化チタン膜602、炭化タンタル膜601、タングステン膜405、ゲート絶縁膜404を異方性エッチングにより除去し、ゲート電極901を形成する。
【0033】
図10に示すように、シリコン酸化膜1001、シリコン窒化膜1002を堆積し、シリコン酸化膜1001及びシリコン窒化膜1002のエッチバックを行い、ゲート電極901の側壁を囲む構造にする。
【0034】
図11に示すように、シリコン基板400の領域N1(pウェル401)にリンイオン、シリコン基板400の領域P1(nウェル402)にボロンイオンを注入し、例えば1030℃5秒の加熱処理を行って、拡散層1101、1102を形成する。領域N1、P1のイオン注入は別々に行われ、領域N1にイオン注入する際には領域P1はマスキングされ、領域P1にイオン注入する際には領域N1はマスキングされる。領域P1のボロンイオン注入の際、シリコン窒化膜801はn型ポリシリコン膜701へのボロン注入を防止する。
【0035】
図12に示すように、電極901側壁部のシリコン酸化膜1001、シリコン窒化膜1002を除去する。このときシリコン窒化膜801も除去される。そしてシリコン窒化膜1201を堆積し、エッチバックを行い、ゲート電極901の側壁を囲む構造にする。
【0036】
図13に示すように、シリコン基板400の領域N1(pウェル401)にヒ素イオン、シリコン基板400の領域P1(nウェル402)にボロンイオンを注入し(図11に示す工程と同様に領域N1にイオン注入する際には領域P1をマスキング、領域P1にイオン注入する際には領域N1をマスキング)、例えば800℃5秒の加熱処理を行って、拡散層1101、1102より浅い拡散層1301、1302を形成する。図11に示す工程よりもドーズ量、加速電圧を小さくしてイオン注入は行われる。従って、領域P1のn型ポリシリコン膜701に導入され得るボロンは極めて小さくすることができる。
【0037】
予め深い拡散層1101、1102を形成しておくことで、浅い拡散層1301、1302が深い拡散層1101、1102の形成に必要な熱処理工程を経ることがないため、浅い拡散層1301、1302の延びを抑えることが出来る。
【0038】
図14に示すように、シリコン酸化膜1401、シリコン窒化膜1402を形成し、エッチバックを行い、ゲート電極901の側壁(シリコン窒化膜1201)を囲む構造にする。
【0039】
図15に示すように、ニッケル膜を基板全面に堆積し、350℃30秒の加熱処理を行い、拡散層1301、1302上及びn型ポリシリコン膜701上にニッケルシリサイド膜1501を形成する。未反応ニッケル膜は例えば硫酸と過酸化水素水の混合液により除去する。
【0040】
図16に示すように、例えばシリコン酸化膜の層間絶縁膜1601を堆積し、層間絶縁膜1601に所望のパターンのコンタクトホールを形成し、そのコンタクトホールを埋め込むように、チタン膜1602、窒化チタン膜1603、タングステン膜1604を堆積し、CMP(化学機械研磨)法により平坦化し、コンタクト1605を形成する。
【0041】
図17に示すように、例えばシリコン酸化膜の層間絶縁膜1701を堆積し、所望のパターンの溝を形成し、その溝を埋め込むように窒化タンタル膜1702、銅膜1703を堆積し、CMP法により平坦化して、コンタクト1605と電気的に接続される銅配線1704を形成する。
【0042】
以上の構造においては、ゲート絶縁膜404に接する金属材料の仕事関数がトランジスタの閾値を支配する。ゲート絶縁膜404に接する金属材料は、領域N1が仕事関数4.2eVを有する炭化タンタル膜601、領域P1が仕事関数4.9eVを有するタングステン膜405であるため、領域N1にはNMISトランジスタ、領域P1にはPMISトランジスタが形成される。
【0043】
このようにして、ポリシリコン/メタル積層電極構造のポリシリコン/メタル界面における界面抵抗を低減し、動作速度の低下を防止した半導体装置を製造することが出来る。
【0044】
(比較例)比較例による半導体装置の製造方法を図を用いて説明する。図4〜図6に示す工程までは上記実施形態と同様のため、説明を省略する。
【0045】
図18に示すように、窒化チタン膜602上にポリシリコン膜を成膜し、領域N1にリンイオンを注入し、n型ポリシリコン膜1801を形成する。また、領域P1にはボロンイオンを注入し、p型ポリシリコン膜1802を形成する。
【0046】
その後の工程は図8〜図17に示される上記実施形態と同様であるので説明を省略する。
【0047】
このようにして製造された半導体装置におけるPMISトランジスタのゲート電極を配線と見なした時の電気的等価回路を図19に示す。横方向はゲート電極の長手方向である。等価回路はシリサイド層(ニッケルシリサイド膜)の抵抗R1、金属層(窒化チタン膜、炭化タンタル膜、タングステン膜)の抵抗R2、シリサイド層とp型ポリシリコン膜との間のコンタクト抵抗R3、p型ポリシリコン膜と金属層との間のコンタクト抵抗R4からなる。電流Iはトランジスタを流れる電流である。
【0048】
抵抗R1は10Ω未満、抵抗R2は200Ω未満、抵抗R3は10Ω未満である。
【0049】
図20に希釈HF処理を行う場合と行わない場合のそれぞれについての抵抗R4の値を示す。なお、比較のためn型ポリシリコン膜と金属層との間のコンタクト抵抗R5も示す。
【0050】
希釈HF処理を行わない場合はコンタクトR5の方がコンタクト抵抗R4よりも大きい。これはn型ポリシリコン膜における自然酸化膜がp型ポリシリコン膜よりも厚いためである。そのため、希釈HF処理で自然酸化膜を除去することでコンタクト抵抗R5は大きく低減する。
【0051】
一方、コンタクト抵抗R4は希釈HF処理を行ってもほとんど低減されない。これはp型ポリシリコン膜中のボロンと金属層の窒化チタン膜中の窒素とが結合してB−N反応層が形成され、ポリシリコン膜界面近傍の電気的に活性なボロン濃度が減少するためである。ボロン濃度減少により、いわゆる金属と半導体のショットキー接合のような振る舞いをし、金属−半導体間で電流が流れにくくなり、コンタクト抵抗が高くなる。
【0052】
図19に示す等価回路においては、コンタクト抵抗R4が他の抵抗成分よりも極めて高いことがわかる。電流Iがゲート電極の長手方向に流れる場合は抵抗の低いシリサイド層を容易に流れることができる。しかし、ポリシリコン膜と金属層との間のコンタクト抵抗が高いためにゲート電極に垂直な方向には流れにくいことになる。このためトランジスタの動作速度が低下する。
【0053】
このような現象はポリシリコン膜中にボロンが存在することと、金属膜中に窒素が存在することに関係する。従って、PMISトランジスタのポリシリコン膜をp型ポリシリコン膜でなくn型ポリシリコン膜にしても、例えば拡散層形成などに使用する不純物のボロンがn型ポリシリコン膜に所定濃度以上導入される場合は、B−N結合がもたらすコンタクト抵抗の上昇、トランジスタの動作速度低下により、回路設計上の制約が厳しくなる。
【0054】
これに対し、上記実施形態による半導体装置はNMISトランジスタ、PMISトランジスタのゲート電極に用いるポリシリコン膜を共にn型ポリシリコン膜にし、さらにPMISトランジスタのポリシリコン膜中のボロン濃度を約1E19cm−3以下とすることで、界面抵抗(ポリシリコン膜と金属層との間のコンタクト抵抗)を低く抑え、動作速度の低下を防止することができる。
【0055】
上述した実施形態は一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態ではポリシリコン膜と接する反応防止膜を窒化チタン膜としていたが、例えば窒化タンタル膜、窒化タングステン膜、窒化チタンシリコン(TiSiN)膜など、周期律表で言うところのIVa属(Ti、Zr、Hf)、Va属(V、Ng、Ta)、VIa属(Cr、Mo、W)の金属との窒化物としてもよい。
【0056】
また、反応防止膜に金属炭化物を用いた場合、ポリシリコン膜中のボロンと金属炭化物中の炭素によるB−C結合に伴う界面抵抗上昇を防止する必要がある。このような場合にも上記実施形態のような半導体装置を適用することで界面抵抗の上昇を防止し、トランジスタの動作速度低下を防止することができる。金属炭化物は例えば炭化チタン膜、炭化タングステン膜など、上記IVa属、Va属、VIa属の金属との炭化物である。
【0057】
また、反応防止膜はシリコン窒化物、シリコン酸化物でも良い。
【0058】
上記実施形態ではNMISトランジスタの仕事関数を決めるゲート電極材料として炭化タンタル、PMISトランジスタの仕事関数を決めるゲート電極材料としてタングステンを用いていたが、それぞれ仕事関数が4.3eVより低い金属、4.8eVより高い金属の組み合わせであれば良い。
【0059】
また、上記実施形態による半導体装置はnMIS領域とpMIS領域とで異なる仕事関数を有するメタルゲートトランジスタ、いわゆるデュアルメタルトランジスタ、であったが、いずれも同じ材料を用いるシングルメタルトランジスタでも良い。
【0060】
また、上記実施形態ではゲート絶縁膜の材料としてハフニウム系酸化膜を用いたが、これ以外に、例えばZr、Ti、Ta、Al、Sr、Y、La等の酸化物、もしくはZrSixOyなどこれらの元素とシリコンの酸化物でも良い。またそれら酸化物の積層膜にしても良い。
【0061】
また、上記実施形態では図4〜6に示すように、ゲート絶縁膜404上にタングステン膜405を形成し、領域N1のタングステン膜405を除去した後に、全面に炭化タンタル膜601を形成するようにしていたが、ゲート絶縁膜404上に炭化タンタル膜を形成し、領域P1の炭化タンタル膜を除去した後に、全面にタングステン膜を形成するようにしても良い。このような工程にした場合、炭化タンタル膜、タングステン膜、窒化チタン膜、ポリシリコン膜、ニッケルシリサイド膜が順次積層されたゲート電極を有するNMISトランジスタと、タングステン膜、窒化チタン膜、ポリシリコン膜、ニッケルシリサイド膜が順次積層されたゲート電極を有するPMISトランジスタが形成される。
【0062】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0063】
【図1】本発明の実施形態に係る半導体装置の概略構成図である。
【図2】ボロン濃度とコンタクト抵抗の関係を示すグラフである。
【図3】コンタクト抵抗とRC遅延時間の関係を示すグラフである。
【図4】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図5】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図6】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図7】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図8】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図9】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図10】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図11】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図12】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図13】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図14】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図15】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図16】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図17】同実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図18】比較例による半導体装置の製造方法を示す工程断面図である。
【図19】比較例による半導体装置におけるゲート電極の等価回路図である。
【図20】希釈HF処理前後におけるコンタクト抵抗を示すグラフである。
【符号の説明】
【0064】
100 シリコン基板
101 pウェル
102、202 チャネル領域
103、203 拡散層
104、204 ゲート絶縁膜
105、205 ゲート電極
106 ゲート側壁膜
107、109 層間絶縁膜
108 コンタクト
110 配線
111 素子分離領域
【特許請求の範囲】
【請求項1】
半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、第1の金属層及び前記第1の金属層上に形成された第1のn型ポリシリコン膜を含む第1のゲート電極と、を有するnチャネルMISFETと、
前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成され、ボロンをドーパントとして含む第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、窒素又は炭素を含む第2の金属層及び前記第2の金属層上に形成され前記第2の金属層との界面部におけるボロン濃度が5E19cm−3以下である第2のn型ポリシリコン膜を含む第2のゲート電極と、を有するpチャネルMISFETと、
を備えることを特徴とする半導体装置。
【請求項2】
前記第2のn型ポリシリコン膜の前記ボロン濃度は1E19cm−3以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1及び第2の金属層はそれぞれ積層された複数の金属膜を有し、前記第1の金属層のうち前記第1のn型ポリシリコン膜側の前記金属膜及び前記第2の金属層のうち前記第2のn型ポリシリコン膜側の前記金属膜は金属窒化物又は金属炭化物であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1の金属膜の仕事関数は4.3eV以下であり、前記第3の金属膜の仕事関数は4.8eV以上であることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記第1及び第2のゲート絶縁膜はHf、Zr、Ti、Ta、Al、Sr、Y、Laのうちいずれか1つの酸化物を含むことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
【請求項1】
半導体基板表面部の第1の領域に第1のチャネル領域を挟むように形成された第1の拡散層と、前記第1のチャネル領域上に形成された第1のゲート絶縁膜と、第1の金属層及び前記第1の金属層上に形成された第1のn型ポリシリコン膜を含む第1のゲート電極と、を有するnチャネルMISFETと、
前記半導体基板表面部の第2の領域に第2のチャネル領域を挟むように形成され、ボロンをドーパントとして含む第2の拡散層と、前記第2のチャネル領域上に形成された第2のゲート絶縁膜と、窒素又は炭素を含む第2の金属層及び前記第2の金属層上に形成され前記第2の金属層との界面部におけるボロン濃度が5E19cm−3以下である第2のn型ポリシリコン膜を含む第2のゲート電極と、を有するpチャネルMISFETと、
を備えることを特徴とする半導体装置。
【請求項2】
前記第2のn型ポリシリコン膜の前記ボロン濃度は1E19cm−3以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1及び第2の金属層はそれぞれ積層された複数の金属膜を有し、前記第1の金属層のうち前記第1のn型ポリシリコン膜側の前記金属膜及び前記第2の金属層のうち前記第2のn型ポリシリコン膜側の前記金属膜は金属窒化物又は金属炭化物であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第1の金属膜の仕事関数は4.3eV以下であり、前記第3の金属膜の仕事関数は4.8eV以上であることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記第1及び第2のゲート絶縁膜はHf、Zr、Ti、Ta、Al、Sr、Y、Laのうちいずれか1つの酸化物を含むことを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2008−282856(P2008−282856A)
【公開日】平成20年11月20日(2008.11.20)
【国際特許分類】
【出願番号】特願2007−123362(P2007−123362)
【出願日】平成19年5月8日(2007.5.8)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年11月20日(2008.11.20)
【国際特許分類】
【出願日】平成19年5月8日(2007.5.8)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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