【課題】寄生抵抗の問題が生じることのないソース・ドレイン領域を有する。
【解決手段】半導体装置２５は、半導体基板１０上に一定間隔で列状に形成された多数のＭＯＳＦＥＴ用の複数の柱状ゲート電極１６と、複数の柱状ゲート電極１６のうちの隣接する２つの柱状ゲート電極間の一部分に形成されるＭＯＳＦＥＴのチャネルに相当する半導体領域１９と、を備える。この半導体装置の製造方法は、半導体基板を含む基層１０〜１２の表面に複数の穴１４を列状に形成し、これら列状の複数の穴１４に半導体を埋め込んで柱状ゲート電極１６を列状に複数形成し、ゲート電極１６の少なくとも一部を露出させて半導体基板１０，１１の表面に複数の柱状ゲート電極１６を露出させ、隣接する２つの前記柱ゲート電極の離隔する距離の半分の長さよりも厚い絶縁物からなるゲート側壁膜１７を成膜し、列状で複数の柱状ゲート電極１６の上端を平坦面としてから金属膜により橋絡して第２ゲート電極２３を形成し、ゲート電極を製造する。 （もっと読む）

【課題】ポリメタル構造のゲート電極を有するＤＲＡＭ装置について、リフレッシュ特性を改善すると共に、配線抵抗の低減を実現する。
【解決手段】ポリメタルゲート電極の製造に際して、まず、ポリシリコンのゲート下部電極６を、その上に形成したマスク窒化膜でパターニングする。次いで、ゲート下部電極６についてリフレッシュ特性改善のための側壁酸化を行う。ゲート下部電極６及びマスク窒化膜の側壁に側壁酸化膜７を形成した後に、マスク窒化膜を除去してゲート下部電極６の表面を露出させ、その露出した表面上にタングステン層を含むゲート上部電極１３を形成する。 （もっと読む）

【課題】短チャネル効果を抑制するとともに、オン電流を向上させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１００に形成されたＳＴＩ領域１０３と、ＳＴＩ領域１０３に囲まれた活性領域と、活性領域を横切るように一方向に形成されたゲート電極１２とを備え、半導体基板１００は、活性領域とゲート電極１２とが重なる領域において、活性領域の半導体基板１００に活性領域の長軸方向と平行に形成された二つのゲートトレンチ１０８及び二つのゲートトレンチ１０８の間に位置し半導体基板１００の一部であるフィン状部１００ｆを有し、ゲート電極１２は二つのゲートトレンチ１０８内に埋め込まれ且つフィン状部１００ｆ上にも形成され、フィン状部１００ｆがチャネル領域となっているフィントランジスタを備える。これにより、チャネル領域の幅がゲート長よりも短いフィントランジスタが得られる。 （もっと読む）

【課題】改善されたリセスチャンネルトランジスタを備えた半導体素子及びその製造方法に関するものである。
【解決手段】本発明は、半導体素子及びその製造方法に関し、特に３次元リセスチャンネル構造を埋め込む下部ゲート電極を第１下部ゲート導電層、リセスチャンネル構造の埋込み時に発生するシームとその移動を防止する支持層及び第２下部ゲート導電層の積層構造で形成するように半導体素子を設計することで、３次元リセスチャンネル構造のトポロジー特性により、リセスチャンネル構造内に生成するシームと後続する熱処理工程によるシームの移動現象を最小化し、素子の動作特性を向上させることのできる技術である。 （もっと読む）

【課題】マスク数を増やすことなく、ＰＭＯＳトランジスタのソース／ドレイン拡散層内にＳｉＧｅ層を形成することで、ＰＭＯＳトランジスタのオン電流を向上する。
【解決手段】選択成長層１５が表面に形成されたＰＭＯＳトランジスタのシリコン基板１１内のソース／ドレイン拡散層上に、ＰＭＯＳ用コンタクトホール２０を形成する。この際に、コンタクトホール２０がシリコン基板１１のソース／ドレイン拡散層内に届くようにエッチングする。コンタクトホール２０内の拡散層上及び選択成長層１５の側面にＧｅを選択成長し、熱処理よりＳｉＧｅ層２４とする。ＮＭＯＳトランジスタのコンタクトホール２５を選択成長層１６に達するように形成する。コンタクトホール２０、２５内のＳｉＧｅ層２４及び選択成長層１６上にコンタクトプラグ３０を形成する。 （もっと読む）

【課題】本発明は、フェルミレベルピニング、ゲート電極空乏化、拡散現象等の各問題を解決することができ、より簡略化した製造プロセスにより、閾値電圧が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値電圧を適切に調整（制御）することができる、ＭＯＳ構造を有する半導体装置を提供する。
【解決手段】本発明に係わるＭＯＳ構造を有する半導体装置では、ＰＭＯＳトランジスタＱＰは、ゲート絶縁膜５、第１金属層６４、第２金属層６５、多結晶ポリシリコン層６３が当該順に形成された構成を有する。またＮＭＯＳトランジスタＱＮは、ゲート絶縁膜５、多結晶ポリシリコン６３が当該順に形成された構成を有する。 （もっと読む）

【課題】互いに隣接するシリコンエピタキシャル層同士のショートを防止する。
【解決手段】活性領域１３の露出面をドライエッチング又はウェットエッチングで掘り下げることにより、活性領域１３の露出面には凹部１３ａが形成される。これにより、素子分離領域１２を構成するフィールド酸化膜１２の側面部分１２ａが露出し、凹部１３ａの周囲がフィールド酸化膜の側面部分１２ａで囲まれた状態となる。その後、凹部１３ａが形成された活性領域１３の露出面にシリコンエピタキシャル層１９を形成する。ここで、活性領域の露出面は掘り下げられており、活性領域１３の幅方向の両端はフィールド酸化膜による壁で囲われていることから、シリコンエピタキシャル層１９の横方向への成長を抑制することができ、互いに隣接するシリコンエピタキシャル層１９、１９間のショートを防止することができる。 （もっと読む）

基板（１０）上に位置するスタック（３０）。スタックは、誘電体層（１６）と金属層（２６）との間に層（２４）を有する。その層は、ハロゲン及び金属を含む。一実施形態において、ハロゲンはフッ素である。一実施形態において、スタックは、トランジスタ用の制御電極スタックである。一例において、制御電極スタックは、ＭＯＳＦＥＴ用のゲートスタックである。一例において、層はフッ化アルミニウムを含む。
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【課題】ＣＶＤ法でＴａＳｉＮ系又はＴｉＳｉＮ系膜によるゲート電極を形成することで、成膜時の組成を制御することトランジスタの閾値電圧を制御する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ原料として水素化シリコン、Ｔａ原料としてＴａのアミド化合物、イミド化合物又はハロゲン化物から選択される１つと又はＴｉ原料として四塩化チタンを、Ｎ原料としてはＮＨ_３とをそれぞれ供給して、Ｓｉ堆積膜層が０．２〜２．０ｎｍ、ＴａＮ又はＴｉＮ堆積膜層が０．５〜３．０ｎｍを交互に積層させ、ＴａＳｉ_ｘＮ_ｙ又はＴｉＳｉ_ｘＮ_ｙ膜層（ここで、ｘが０．１〜３．０、ｙが０．５〜５．０の範囲にする。）を１〜２０ｎｍの層厚にする半導体装置の製造方法とする。 （もっと読む）

【課題】本発明は、ゲート絶縁膜の膜厚が増加することを抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に絶縁膜２０を形成するステップと、絶縁膜上に第１の金属膜３０を形成するステップと、第１の金属膜の上方に、酸素分子１モルあたりの金属酸化物を生成する際の生成エネルギーが負であって、かつ生成エネルギーの絶対値が第１の金属膜より大きい第２の金属膜５０を形成するステップと、第１及び第２の金属膜にパターニングを行うステップと、所定の熱処理を行うステップとを備える。 （もっと読む）

【課題】 半導体素子の微細化にともない半導体基板の斜面を使用したＭＯＳトランジスタにおいては、斜面の上端に近い箇所と下端に近い箇所とでゲート電極膜の膜厚が異なることになり、ドライエッチングによるパターニングが困難になるという問題点がある。
【解決手段】 斜面上にゲート電極を有するＭＯＳトランジスタは、最初に斜面の下端に近い箇所の下層ゲート電極膜のパターニングを行う。さらにそのゲート電極間のスペースを基板の主表面まで埋設させ主表面と高さを同一とした後、上層のゲート電極膜を成膜しゲート電極膜のパターニングを行う。このためにコンタクトホール開口時のアスペクト比が小さくなり、微細パターンのパターニングが可能となる。 （もっと読む）

【課題】ＣＥＴ特性及び絶縁特性を向上させた半導体素子を提供する。
【解決手段】基板１１０と、基板１１０上に積層され、高誘電体物質から形成されるゲート酸化膜１２０と、ゲート酸化膜１２０上に積層され、ゲート酸化膜１２０と同種金属の窒化物から形成される第１金属層１３１と、第１金属層１３１上に積層される第２金属層１３２と、第２金属層１３２上に積層される第３金属層１３３と、第３金属層１３３上に積層され、第１金属層１３１〜第３金属層１３３と共にゲート電極を形成する物質層１４０と、を含んでいる。これにより、半導体素子のゲート酸化膜と金属層間の化学的な反応により発生するＣＥＴ特性の低下および電流の漏れなどを防止することで半導体素子の絶縁特性を向上させることができる。 （もっと読む）

【課題】二重仕事関数金属ゲートスタックを備えるＣＭＯＳ半導体装置を提供する。
【解決手段】ＣＭＯＳ半導体装置は、ＰＭＯＳ及びＮＭＯＳ装置の仕事関数を独立的に調節できる工程技術を利用して形成された二重仕事関数金属ゲート構造物を備えて、ゲート絶縁膜の信頼性に悪い影響を与えることをかなり低減または除去できる。 （もっと読む）

【課題】Ｐ型ＭＯＳＦＥＴの閾値のバラつきを抑制して高品質の半導体装置を形成することができ、また、製品開発のコストを抑制することができる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上１００にゲート絶縁膜１０２を形成する第１の工程と、ゲート絶縁膜１０２上に、ゲート電極１０４を構成する導電体膜１０３を、有機材料を用いた形成法によって形成する第２の工程と、導電体膜１０３が形成されたシリコン基板１００を、酸化性雰囲気である水蒸気と、還元性雰囲気である水素との混合雰囲気中で加熱する第３の工程と、を備えた半導体装置の製造方法であって、第３の工程における水蒸気に対する水素の分圧比が、炭素が酸化され、かつ、導電体膜１０４を構成する金属材料が還元される分圧であることを特徴とする。 （もっと読む）

【課題】フェルミレベルピニングの発生を抑制することにより、しきい値電圧の変動を抑制しつつ、さらにリーク電流等の発生を抑制することにより、製品の長期的な信頼性を安定させることの可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、ゲート電極を形成する工程を含む。前記工程は、半導体基板（Ｐ型半導体基板１０２ａ）上に、Ｈｆ、Ｚｒ、Ａｌ、ＬａおよびＴａからなる群より選択される１種以上の金属元素を含む高誘電率膜により構成されるゲート絶縁膜１０４と、ＴｉＮ、ＴａＮおよびＷＮからなる群より選択される１種以上の金属窒化物からなるバリア膜１０６と、金属膜１０８と、多結晶シリコン膜１１０とを順に積層し積層膜を形成する工程と、前記積層膜を加熱処理することにより、金属膜１０８の金属を多結晶シリコン膜１１０に拡散させて多結晶シリコン膜１１０の下層をシリサイド化する（第１シリサイド層１１０ａを形成する）工程と、を含む。 （もっと読む）

【課題】 ｎＭＩＳおよびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたデュアルメタルゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置を製造する方法を提供する。
【解決手段】 単結晶シリコン基板１００のｎＭＩＳおよびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２上にシリコンおよびゲルマニウムを含まない第一の金属膜１０３を形成し、ｐＭＩＳ形成領域のゲート絶縁膜上に第一の金属膜１０３を残して、ｎＭＩＳ形成領域の第一の金属膜１０３を除去する。次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２および第一の金属膜１０３上にシリコンまたはゲルマニウムを含む第二の金属膜１０４を形成し、第一および第二の金属膜１０３、１０４を加工してゲート電極Ｇｎ、Ｇｐをそれぞれ形成する。また、第一の金属膜１０３と第二の金属膜１０４に含まれる主の金属元素は周期律表における同族金属元素とする。 （もっと読む）

【課題】 半導体装置の製造方法に関し、Ｍｏ、Ａｌ、Ｗなど柱状結晶のメタルをゲート電極とするＭＯＳＦＥＴのソース領域及びドレイン領域をイオン注入で形成する際、極めて簡単な手段を採ることでイオンがチャネリングに依って深く打ち込まれることを防止できるようにする。
【解決手段】 柱状結晶構造をもつメタル膜からなるゲート電極３をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、前記柱状結晶構造のグレイン境界３Ａをイオンが横切るように斜め方向からイオン注入を行う工程が含まれてなることを特徴とする。 （もっと読む）

【課題】トランジスタ特性のばらつきが抑えられた半導体装置の製造方法を提供する。
【解決手段】Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜、ノンドープポリシリコン膜、金属シリサイド膜、金属ナイトライド膜、金属膜を形成する工程と、金属シリサイド膜の、Ｐ型ＭＯＳＦＥＴのゲート電極を構成する部分とＮ型ＭＯＳＦＥＴのゲート電極を構成する部分とが互いに分離するように、金属膜、金属ナイトライド膜および金属シリサイド膜を少なくとも加工してゲート形状にパターニングする工程と、Ｐ型およびＮ型のＭＯＳＦＥＴ形成領域内のノンドープポリシリコン膜にそれぞれＰ型およびＮ型不純物を導入する工程と、不純物を拡散させるための熱処理を行う工程と、不純物導入後のポリシリコン膜をゲート形状にパターニングする工程を有する半導体装置の製造方法。 （もっと読む）

【課題】 電極サイズが大きい場合でも、アルミニウムを含むメタル配線に変質、変形等の悪影響を与えることなく、界面準位を十分に低減できるようにした半導体導体装置の製造方法を提供する。
【解決手段】 ゲート電極１５両側のシリコン層５にＳ／Ｄ１９とを形成する工程と、Ｓ／Ｄ１９とが形成されたシリコン層５上に層間絶縁膜２１を形成する工程と、層間絶縁膜２１を選択的にエッチングしてコンタクトホールｈ１〜ｈ３を形成する工程と、コンタクトホールｈ１〜ｈ３の底面にＴｉＮ／Ｔｉ膜２３を形成する工程と、ＴｉＮ／Ｔｉ膜２３が形成されたＳＯＩ基板１０に水素シンターを施す工程と、水素シンターの後でＴｉＮ／Ｔｉ膜２３上にアルミニウムを含むメタル配線３１を形成する工程と、を含む。長チャネルトランジスタについては、メタル配線３１に悪影響を与えることなく、シリコン層５とゲート絶縁膜１３との間の界面準位を低減できる。 （もっと読む）

【課題】高温で安定であり、抵抗等の特性が改善され、信頼性が高い多層ゲート電極及びこれを備える半導体素子、ならびに多層ゲート電極の製造方法及び半導体素子の製造方法を提供する。
【解決手段】多層ゲート電極は、ゲート絶縁膜上に形成され導電型不純物がドープされた多結晶半導体膜と、前記多結晶半導体膜上に形成されタングステン（Ｗ１−ｘ）及び非タングステン金属（Ｍｘ、ｘ＝０．０１〜０．５５）を含むオーミックコンタクト膜と、前記オーミックコンタクト膜の上に形成された金属バリヤ膜と、前記金属バリヤ膜の上に形成された高融点金属膜と、を備える。 （もっと読む）