半導体装置およびその製造方法
【課題】 nMISおよびpMIS形成領域の高誘電率ゲート絶縁膜上に設けられたデュアルメタルゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置を製造する方法を提供する。
【解決手段】 単結晶シリコン基板100のnMISおよびpMIS形成領域に高誘電率ゲート絶縁膜102を形成し、ゲート絶縁膜102上にシリコンおよびゲルマニウムを含まない第一の金属膜103を形成し、pMIS形成領域のゲート絶縁膜上に第一の金属膜103を残して、nMIS形成領域の第一の金属膜103を除去する。次に、nMIS形成領域のゲート絶縁膜102および第一の金属膜103上にシリコンまたはゲルマニウムを含む第二の金属膜104を形成し、第一および第二の金属膜103、104を加工してゲート電極Gn、Gpをそれぞれ形成する。また、第一の金属膜103と第二の金属膜104に含まれる主の金属元素は周期律表における同族金属元素とする。
【解決手段】 単結晶シリコン基板100のnMISおよびpMIS形成領域に高誘電率ゲート絶縁膜102を形成し、ゲート絶縁膜102上にシリコンおよびゲルマニウムを含まない第一の金属膜103を形成し、pMIS形成領域のゲート絶縁膜上に第一の金属膜103を残して、nMIS形成領域の第一の金属膜103を除去する。次に、nMIS形成領域のゲート絶縁膜102および第一の金属膜103上にシリコンまたはゲルマニウムを含む第二の金属膜104を形成し、第一および第二の金属膜103、104を加工してゲート電極Gn、Gpをそれぞれ形成する。また、第一の金属膜103と第二の金属膜104に含まれる主の金属元素は周期律表における同族金属元素とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法、特にデュアルメタルゲート電極構造のMISFET(Metal Insulator Semiconductor Field Effect Transistor)およびその製造方法に関する。
【背景技術】
【0002】
近年、MISFETにおいては、高性能化を実現するためにデバイスの微細化が進められている。しかし、微細化に伴ってゲート酸化膜が薄膜化し、ゲートリーク電流の増加あるいはゲート電極の空乏化が問題となっている。
【0003】
これら問題を回避するため、ゲート絶縁膜を高誘電体膜に置き換えることにより物理膜厚を稼いでゲートリーク電流を抑え、またゲート電極をメタル化することでゲート電極の空乏化を防ぐことが考えられている。
【0004】
しかし、メタルゲート電極構造のMISFETでは、トランジスタのしきい値電圧が、チャネル領域の不純物濃度とゲート電極の仕事関数によって決定される。そのため所望のしきい値電圧を得るには、nMISゲート電極に仕事関数が4.3eV以下の金属材料、pMISゲート電極に仕事関数が4.8eV以上の金属材料を用いた、デュアルメタルゲート構造が必要となる。
【0005】
しかし、高誘電率ゲート絶縁膜上にシリコンを含むメタルゲート電極を形成した場合、ゲート絶縁膜とメタルゲート電極の間において、高誘電率ゲート絶縁膜材料とメタルゲート電極に含まれているシリコンとが反応することにより、メタルゲート電極の仕事関数が変化し、所望のしきい値電圧を得られないという問題が発生する場合がある(例えば、非特許文献1参照。)。
【非特許文献1】E. Cartier et al., “Systematic study of pFET Vt with Hf-based gate stacks with poly-Si and FUSI gates”, Proc. Symp.on VLSI Tech. Digest, pp.44-45, 2004.
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記問題点を解決するためになされたもので、nMIS形成領域およびpMIS形成領域の高誘電率ゲート絶縁膜上に設けられたゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板のnMIS形成領域およびpMIS形成領域に高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上にシリコンおよびゲルマニウムを含まない第一の金属膜を形成する工程と、前記nMIS形成領域の第一の金属膜を除去する工程と、前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記pMIS形成領域の第一の金属膜上にシリコンまたはゲルマニウムを含む第二の金属膜を形成する工程と、前記第一の金属膜および前記第二の金属膜を加工する工程を備えたことを特徴とする。
【0008】
また、本発明の別の態様の半導体装置は、半導体基板のnMIS形成領域およびpMIS形成領域に形成された高誘電率ゲート絶縁膜と、前記pMIS形成領域の高誘電率ゲート絶縁膜上に形成されたシリコンおよびゲルマニウムを含まない第一の金属膜と、前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記第一の金属膜上に形成されたシリコンおよび窒素又はゲルマニウムおよび窒素を含む第二の金属膜と、前記第二の金属膜上に形成されたシリコン膜又は前記第一の金属膜および前記第二の金属膜よりも低抵抗の第三の金属膜を備えたことを特徴とする。
【発明の効果】
【0009】
本発明によれば、nMIS形成領域およびpMIS形成領域の高誘電率ゲート絶縁膜上に設けられたゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例1】
【0011】
図1および図2は、本発明の第1実施例に係るデュアルメタルゲート電極構造のMISFETの製造工程を示す工程断面図である。
【0012】
まず、図1(a)に示すように、半導体基板、例えば単結晶シリコン基板100の表面に素子分離101を形成する。次に、有機ソースを用いた化学的気相成長(CVD:Chemical vapor depositionの略で、以下、単にCVDと言う)法等により、単結晶シリコン基板100の上面全面に、高誘電率ゲート絶縁膜としてハフニウム(Hf)を含むゲート絶縁膜102を形成する。続いて、CVD法等によりゲート絶縁膜102の上面全面にシリコンおよびゲルマニウムを含まない第一の金属膜、例えば仕事関数4.9eVを有するWN膜103を10nmの膜厚で形成する。
【0013】
次いで、図1(b)に示すように、例えば、pMIS形成領域のWN膜103をフォトレジストでマスクし、過酸化水素水等のエッチング液を用いて、nMIS形成領域上のWN膜103をエッチング除去し、pMIS形成領域上にWN膜103を残す。
【0014】
さらに、図1(c)に示すように、CVD法等によってシリコン又はゲルマニウムを含む第二の金属膜、例えば仕事関数4.2eVのWSiN膜104を10nmの膜厚でnMIS形成領域のゲート絶縁膜102上およびpMIS形成領域のWN膜103上に形成する。
【0015】
本実施例において、上述のように、まず、WN膜103をゲート絶縁膜102上面全面に形成した後、pMIS形成領域のゲート絶縁膜102上にWN膜103を残してnMIS形成領域のゲート絶縁膜102上のWN膜103を除去し、次に、nMIS形成領域のゲート絶縁膜102上およびpMIS形成領域のWN膜103上にWSiN膜104を形成する、この工程順が非常に重要であり、その理由を以下に図3を参照して説明する。
【0016】
図3は、図1に示した第一の金属膜と第二の金属膜の形成工程を逆にした場合のデュアルメタルゲート電極構造を有するMISFETの製造工程を示す工程断面図である。
【0017】
まず、例えば、図3(a)に示すように、素子分離201を有する単結晶シリコン基板200上面全面に、高誘電率ゲート絶縁膜としてハフニウム(Hf)を含むゲート絶縁膜202を形成して、さらに、このゲート絶縁膜202上にWSiN膜203を形成する。
【0018】
次に、図3(b)に示すように、nMIS形成領域のWSiN膜203を残してpMIS形成領域のWSiN膜203をエッチング除去する。
【0019】
次に、図3(c)に示すように、WN膜204をnMIS形成領域のWSiN膜203上およびpMIS形成領域のゲート絶縁膜202上に形成する。
【0020】
このように、Hfを含むゲート絶縁膜202上にWSiN膜203を形成する場合、ゲート絶縁膜202とWSiN膜203の界面でHfとシリコンが結合してHfシリサイド層が形成されることが知られている。またその後、WSiN膜203を除去したとしても、一度形成されたHfシリサイド層を完全に除去することは非常に困難とされている。
【0021】
従って、pMIS形成領域のゲート絶縁膜202上に形成されたWSiN膜203を除去した後、pMIS形成領域のゲート絶縁膜202上にWN膜204を形成する場合、ゲート絶縁膜202とWN膜204の間にはHfシリサイド層が残留しているため、Hfシリサイド層がpMIS形成領域のゲート電極の仕事関数に影響を与えることとなる。
【0022】
このため、pMIS形成領域のゲート電極の仕事関数は、pMIS形成領域のゲート絶縁膜202上に形成されたWN膜の仕事関数が4.9eVであるにもかかわらず、仕事関数が4.2eVであるHfシリサイド層の影響を受けることにより、4.9eV未満に抑えられてしまう。その結果、pMIS形成領域のゲート電極は、4.8eV以上の仕事関数を得ることができなくなり、トランジスタのしきい値電圧が必然的に高くなることから、信頼性の高いデュアルメタルゲート構造の半導体装置を製造することができなくなる。
【0023】
また、上述のWSiN膜203のシリコンをゲルマニウムに代えても同様に、Hfとゲルマニウムとの反応層が形成されることにより、pMIS形成領域のゲート電極の仕事関数が変化するといった問題が起こる場合がある。
【0024】
以上のような理由から、本実施例では、上述の工程順にしている。すなわち、pMIS形成領域のゲート絶縁膜102上に、まず、WN膜103を形成し、そのWN膜103上にWSiN膜104を形成している。つまり、pMIS形成領域のゲート絶縁膜102上にはシリコンを含む金属膜であるWSiN膜104を一度も直接形成しないため、pMIS形成領域のゲート絶縁膜102上にHfシリサイド層が形成されない。従って、pMISFETのゲート電極の仕事関数は、WN膜103の仕事関数である4.9eVとなり、pMISFETのゲート電極に求められる4.8eV以上の仕事関数の条件を満たしている。
【0025】
一方、nMIS形成領域のゲート絶縁膜102上にはWSiN膜104が直接形成されているため、ゲート絶縁膜102とWSiN膜104の間にはHfシリサイド層が形成されている。従って、nMISFETのゲート電極の仕事関数は、Hfシリサイド層の影響を受けることになるが、Hfシリサイド層の仕事関数が4.2eVであり、nMISFETゲート電極に求められる4.3eV以下の仕事関数の条件を満たしているため、Hfシリサイド層の形成による問題は起こらない。
【0026】
引き続いて、本発明の第1実施例に係るデュアルメタルゲート電極構造のMISFETの製造工程を説明する。図1(d)に示すように、CVD法等によりシリコン膜として、例えば多結晶シリコン膜105をWSiN膜104の上面全面に形成した後、nMIS形成領域あるいはpMIS形成領域の多結晶シリコン105上にフォトレジストを選択的に形成し、このフォトレジストをマスクして、nMIS形成領域の多結晶シリコン膜105部分にはAs+イオン、pMIS形成領域の多結晶シリコン膜105部分にはB+イオンを注入し、さらにCVD法等により多結晶シリコン膜105の上面全面にシリコン窒化膜106を形成する。
【0027】
次いで、図1(e)に示すように、シリコン窒化膜106、多結晶シリコン膜105、WSiN膜104、WN膜103を異方性エッチングにより加工して、nMIS形成領域およびpMIS形成領域に、例えば30nmのゲート長を有するゲート電極Gn、Gpを同時にそれぞれ形成する。この異方性エッチングは、例えばCF4ガスを用いたプラズマによるドライエッチングにより行う。
【0028】
本実施例では、第一の金属膜のWN膜103と第二の金属膜のWSiN膜104に含まれる主の金属元素が、周期律表におけるVIa族のW元素であるが、以下に、第一の金属膜103と第二の金属膜104に含まれる主の金属元素が周期律表における同族の元素でない場合に起こる問題を、図4および図5を参照して説明する。
【0029】
図4および図5は、図1に示した第一の金属膜および第二の金属膜が、周期律表において異なる族の金属元素を含む場合のデュアルメタルゲート電極構造のMISFETの製造工程を説明するための図である。
【0030】
まず、図4(a)に示すように、素子分離301を有した単結晶シリコン基板300上に、高誘電率ゲート絶縁膜としてHfを含むゲート絶縁膜302を形成し、そのゲート絶縁膜302上に、CVD法によりシリコンおよびゲルマニウムを含まない第一の金属膜、例えば仕事関数4.8eVを有するTiN膜303を形成する。
【0031】
次いで、pMIS形成領域のTiN膜303を残してnMIS形成領域のTiN膜303をエッチング除去する。さらに、シリコンを含む第二の金属膜、例えば仕事関数4.2eVを有するTaSiN膜304を、nMIS形成領域のゲート絶縁膜302およびpMIS形成領域のTiN膜303上に形成する。このとき、図4(a)の丸印Aで囲んだ部分の拡大図である図4(a−1)に示すように、通常、TiN膜303の外縁部近傍307におけるTaSiN膜304は、その外縁部近傍307以外よりも厚く形成されてしまう。この後、多結晶シリコン膜305をTaSiN膜304上に形成した後、nMIS形成領域あるいはpMIS形成領域の多結晶シリコン305上にフォトレジストを選択的に形成し、そのフォトレジストをマスクして、nMIS形成領域の多結晶シリコン膜305にはAs+イオンをイオン注入し、pMIS形成領域の多結晶シリコン膜305にはB+イオンをイオン注入し、さらにその多結晶シリコン膜305上にシリコン窒化膜306を形成する。
【0032】
次に、図4(b)に示すように、所望のパターンにシリコン窒化膜306、多結晶シリコン膜305を、例えばCF4ガスを用いたプラズマにより異方性エッチングする。
【0033】
次いで、図4(c)に示すように、多結晶シリコン膜305とシリコン窒化膜306の積層パターンをマスクにして、TaSiN膜304を、例えばCF4ガスを用いたプラズマによりドライエッチングする。このとき、図4(c)の丸印Bで囲んだ部分の拡大図である図4(c−1)に示すように、TiN膜303の外縁部近傍307を除いたnMIS形成領域のゲート絶縁膜302およびpMIS形成領域のTiN膜303上の薄いTaSiN膜304部分を除去できても、TiN膜の外縁部近傍307における厚いTaSiN膜304部分はエッチングが不十分となり、TaSiN膜304の一部が残置(以下、これを残置物304aという)してしまう。
【0034】
この後、図5(a)および図5(a)の丸印Cで囲んだ部分の拡大図の図5(a−1)に示すように、HBrガスを用いたプラズマによってTiN膜303をドライエッチングしても、残置物304aはCF4ガスを用いたプラズマによって除去されないために、そのまま残置してしまう。
【0035】
これは、「T. P. Chow and A. J. Steckle, “Plasma Etching of Refractory Gates for VLSI Applications”, J. Electrochem. Soc., Vol.131, pp.2325-2335 (1985)」に記載されているように、金属元素のハロゲン化物の沸点は金属によって大きく異なるため、ゲート金属材料の金属元素が周期律表において同族の元素ならば同じハロゲンガスを用いてドライエッチングすることが可能であるが、金属元素が異なる族の場合は同じハロゲンガスを用いて金属材料をドライエッチングすることが困難となるためである。
【0036】
このような残置物304aは、後工程でダスト発生原因となり歩留まりの低下を招くほか、図5(a)の平面図である図5(a−2)に示すように、残置物304aはpMIS形成領域を囲むように形成されるなど配線間のショート原因ともなりうる。
【0037】
それゆえ、本実施例では、nMIS形成領域とpMIS形成領域のゲート金属電極には、その金属成分が周期律表の同族金属元素のものを使用している。すなわち、図1(e)に示すように、nMIS形成領域のゲート電極材料にWSiN膜104の単層、pMIS形成領域のゲート電極材料にWSiN104膜とWN103膜の積層を用いている。従って、nMIS形成領域上のWSiN膜104の単層とpMIS形成領域上のWN膜103及びWSiN膜104からなる積層を同一のエッチングガスを用いて異方性エッチングすることができ、上述したような残留物が形成されることがない。
【0038】
引き続いて、本発明の実施例1に係るデュアルメタルゲート電極構造のMISFETの製造工程を、図2を参照して説明する。
【0039】
図2(a)に示すように、例えば、CVD法により、単結晶シリコン基板100およびゲート電極Gn、Gp上の全面にシリコン窒化膜107およびシリコン酸化膜108を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン酸化膜108、シリコン窒化膜107のエッチバックを行い、ゲート電極Gn、Gpの側壁部分をシリコン窒化膜107とシリコン酸化膜108で囲む構造にする。
【0040】
さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極Gnをマスクにして、nMIS形成領域にはP+イオンをイオン注入し、また、nMIS形成領域をフォトレジスト等で覆い、ゲート電極Gpをマスクにして、pMIS形成領域にはB+イオンをイオン注入し、1030℃で5秒間加熱処理を施すことによって、ソース/ドレインとしての深い拡散層109を形成する。
【0041】
この後、図2(b)に示すように、ゲート電極Gn、Gpの側壁部分のシリコン窒化膜107およびシリコン酸化膜108を、例えば、CF4を用いたプラズマによってドライエッチング除去する。このとき、ゲート電極Gn、Gpの上部のシリコン窒化膜106も同時に除去される。次いで、例えば、CVD法を用いて、単結晶シリコン基板100およびゲート電極Gn、Gp上の全面にシリコン窒化膜110を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン窒化膜110のエッチバックを行い、ゲート電極Gn、Gpの側壁部分をシリコン窒化膜110で囲む構造にする。
【0042】
さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極GnをマスクにしてnMIS形成領域にはAs+イオンをイオン注入し、また、nMIS形成領域をフォトレジスト等で覆い、ゲート電極GpをマスクにしてpMIS形成領域にはB+イオンをイオン注入し、800℃5秒の加熱処理を施すことによって、ソース/ドレインである浅い拡散層111を形成する。
【0043】
次いで、図2(c)に示すように、再度、例えばCVD法により、単結晶シリコン基板100およびゲート電極Gn、Gp上の全面にシリコン窒化膜112およびシリコン酸化膜113を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン酸化膜113、シリコン窒化膜112のエッチバックを行い、ゲート電極Gn、Gpの側壁部分をシリコン窒化膜112とシリコン酸化膜113で囲む構造にする。
【0044】
そして、例えばCVD法等により、Ni膜を単結晶シリコン基板100の上面全面に膜厚10nmとなるように堆積し、350℃30秒程度の加熱処理を行い、Niと単結晶シリコン基板100を反応させた後、未反応Ni膜を例えば硫酸と過酸化水素水の混合のエッチング液により除去する。そして、500℃30秒程度の加熱処理を行う。このとき、ゲート電極Gn、Gpの上部と浅い拡散層111上面にシリサイド層114が形成される。
【0045】
なお、本実施例では、多結晶シリコン膜105をほとんど残すようにゲート電極Gn、Gpの上部にシリサイド層114を形成したが、ゲート電極Gn、Gpの多結晶シリコン膜105がすべてシリサイド層になっても良い。
【0046】
次に、図2(d)に示すように、例えばCVD法により、第一の層間膜115を単結晶シリコン基板100上に堆積した後、リソグラフィー法により、所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばTi/TiN/W膜を埋め込み、CMP法により平坦化することにより、コンタクト116を形成する。次いで、例えば、CVD法により、第二の層間膜117を第一層間膜115上およびコンタクト116上に堆積し、リソグラフィー法により、所望の溝パターンを形成した後、例えばTaN/Cu膜を溝内部に埋め込んでCMP法によって平坦化することにより、コンタクト116を電気的につなぐCu配線118を形成する。
【0047】
以上の工程により、仕事関数4.2eVのnMISFETのゲート電極と仕事関数4.9eVのpMISFETのゲート電極のデュアルメタルゲート構造のFETが得られる。
【0048】
以上のように、本実施例によれば、pMIS形成領域の高誘電率ゲート絶縁膜上にシリコンまたはゲルマニウムを含む金属電極材料を直接形成しないようにすることで、pMIS形成領域のゲート電極の仕事関数の変化を抑制して、仕事関数4.2eVのnMISFETゲート電極および仕事関数4.9eVのpMISFETゲート電極を有した所望のしきい値電圧を持つ信頼性の高いデュアルメタルゲート構造のデュアルメタルゲート構造することが可能となる。
【0049】
また、本実施例によれば、pMISFETのゲート電極材料として第一の金属膜とnMISFETのゲート電極材料として第二の金属膜は、その金属膜に含まれる主の金属元素が周期律表における同族金属元素からなる金属材料を用いている。従って、nMISFETとpMISFETのゲート電極を同一のエッチングガスにより加工できるので、デュアルメタルゲート構造の半導体装置の製造が容易になる。また、第二の金属膜のエッチングにおいて第一の金属膜の外縁部に第二の金属膜の一部が残置しても、第一の金属膜のエッチング時に第一の金属膜と一緒にエッチング除去されるため、歩留まりを低下させることなくデュアルメタルゲート構造の半導体装置を製造することが可能となる。
【0050】
さらにまた本実施例のように、多結晶シリコン膜105の下層に、第二の金属膜としてWSiN膜104のような窒素を含む金属膜を形成した場合、この窒素を含む金属膜が、加熱処理工程において、多結晶シリコン膜105と窒素を含む金属膜の下層に形成された第一の金属膜とが反応することを防止するバリア層として働くため、ゲート電極の耐熱性を向上することが可能となる。
【0051】
なお、本実施例では、ゲート電極材料としての第一の金属膜および第二の金属膜にそれぞれWN膜103およびWSiN膜104等を用いているが、この第一の金属膜および第二の金属膜をそれぞれ、W膜およびWSi膜、又はWC膜およびWSiC膜、又はWB膜およびWSiB膜等の窒素を含まない金属膜に変更してもよく、この場合には多結晶シリコン膜105と接触する第二の金属膜の表層部に窒素を含めることが好ましい。第二の金属膜の表層部に窒素を含めることにより、加熱処理工程において、多結晶シリコン膜105と第一の金属膜または第二の金属膜の窒素を含まない部分とが反応しないため、ゲート電極の耐熱性を向上することが可能となる。
【実施例2】
【0052】
図6および図7は、本発明の第2実施例に係るMISFETの製造工程を示す工程断面図である。
【0053】
はじめに、図6(a)に示すように、素子分離401を有した半導体基板、例えば単結晶シリコン基板400の上面全面に高誘電率ゲート絶縁膜としてHfを含むゲート絶縁膜402を形成し、さらにゲート絶縁膜402の上面全面にシリコンおよびゲルマニウムを含まない仕事関数4.8eVを有する第一の金属膜、例えばTiN膜403を10nmの膜厚で形成する。
【0054】
次いで、図6(b)に示すように、例えば、pMIS形成領域のTiN膜403をフォトレジストで覆い、このフォトレジストをマスクして、過酸化水素水等のエッチング液を用いてnMIS形成領域のTiN膜403を除去し、pMIS形成領域のゲート絶縁膜402上にTiN膜403を残す。さらに、図6(c)に示すように、例えば、CVD法によってシリコンを含む第二の金属膜、例えば仕事関数4.2eVのTiSiN膜404を10nmの膜厚で形成する。
【0055】
次に、図6(d)に示すように、MISFETの低抵抗化を図るため、TiSiN膜404の上面全面に、第一の金属膜および第二の金属膜よりも低抵抗の第三の金属膜、例えばW膜405を形成する。さらにそのW膜405の上面全面に、シリコン窒化膜406をCVD法等により形成する。
【0056】
次いで、図6(e)に示すように、例えば30nmのゲート長パターンにシリコン窒化膜406、W膜405、TiSiN膜404、TiN膜403を異方性エッチングにより加工して、nMIS形成領域およびpMIS形成領域に例えば30nmのゲート長を有するゲート電極Gn2、Gp2を同時にそれぞれ形成する。この異方性エッチングは、例えばW膜405にはCF4ガス、TiSiN膜404およびTiN膜403にはHBrガスを用いたプラズマによるドライエッチングを行う。
【0057】
この後、図7(a)に示すように、単結晶シリコン基板400上にシリコン窒化膜407を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン窒化膜407のエッチバックを行い、ゲート電極Gn2、Gp2の側壁部分をシリコン窒化膜407で囲む構造にする。さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極Gn2をマスクにしてnMIS形成領域にはAs+イオンをイオン注入し、またnMIS形成領域をフォトレジスト等で覆い、ゲート電極Gp2をマスクにしてpMIS形成領域にはB+イオンをイオン注入し、800℃5秒の加熱処理を施すことによって、ソース/ドレインである浅い拡散層408を形成する。
【0058】
図7(b)に示すように、再度、CVD法により、単結晶シリコン基板400およびゲート電極Gn2、Gp2上の全面にシリコン窒化膜409およびシリコン酸化膜410を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン酸化膜410、シリコン窒化膜409のエッチバックを行い、ゲート電極Gn2、Gp2の側壁部分をシリコン窒化膜409とシリコン酸化膜410で囲む構造にする。さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極Gn2をマスクにしてnMIS形成領域にはP+イオンをイオン注入し、またnMIS形成領域をフォトレジスト等で覆い、ゲート電極Gp2をマスクにしてpMIS形成領域にはB+イオンをイオン注入し、1030℃5秒の加熱処理を施すことによって、ソース/ドレインである深い拡散層411を形成する。
【0059】
そして、CVD法等により、Ni膜を単結晶シリコン基板400の上面全面に膜厚10nmに堆積し、350℃30秒程度の加熱処理を行い、Niとシリコン基板を反応させた後、未反応Ni膜を例えば硫酸と過酸化水素水の混合液により除去する。その後、500℃30秒程度の加熱処理を行い、浅い拡散層408上にシリサイド層412を形成する。
【0060】
図7(c)に示すように、例えばCVD法により、第一の層間膜413を単結晶シリコン基板400上に堆積した後、リソグラフィー法により、所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばTi/TiN/W膜を埋め込み、CMP法により平坦化することにより、コンタクト414を形成する。次いで、例えば、CVD法により、第二の層間膜415を第一の層間膜413上およびコンタクト414上に堆積し、リソグラフィー法により、所望の溝パターンを形成した後、例えばTaN/Cu膜を溝内部に埋め込んでCMP法によって平坦化することにより、コンタクト414を電気的につなぐCu配線416を形成する。
【0061】
以上の工程により、仕事関数4.2eVのnMISFETのゲート電極と仕事関数4.8eVのpMISFETのゲート電極のデュアルメタルゲート構造のFETが得られる。
【0062】
また、本実施例によれば、pMIS形成領域の高誘電率ゲート絶縁膜402上にシリコンまたはゲルマニウムを含む金属電極材料を直接形成しないようにすることで、pMIS形成領域のゲート電極の仕事関数の変化を抑制して、仕事関数4.2eVのnMISFETゲート電極および仕事関数4.8eVのpMISFETゲート電極を有した所望のしきい値電圧を持つ信頼性の高いデュアルメタルゲート構造の半導体装置を製造することが可能となる。
【0063】
また、本実施例によれば、ゲート電極材料としての第一の金属膜および第二の金属膜は、その金属膜に含まれる主の金属元素が周期律表における同族金属元素からなる金属材料を用いている。従って、第一の金属膜および第二の金属膜を同一のエッチングガスにより加工できるので、デュアルメタルゲート構造の半導体装置の製造が容易になる。また、第二の金属膜のエッチングにおいて第一の金属膜の外縁部に第二の金属膜の一部が残置しても、第一の金属膜のエッチング時に第一の金属膜と一緒にエッチング除去されるため、歩留まりを低下させることなくデュアルメタルゲート構造の半導体装置を製造することが可能となる。
【0064】
さらにまた、本実施例では、nMIS形成領域およびpMIS形成領域のゲート電極の第二の金属膜上に、第一の金属膜および第二の金属膜よりも低抵抗であるW膜405を形成することによって、ゲート電極の低抵抗化を図ることができる。さらに、本実施例のように、W膜405の下層に、第二の金属膜としてTiSiN膜404のような窒素を含む金属膜を形成した場合、この窒素を含む金属膜が、加熱処理工程において、W膜405と窒素を含む金属膜の下層に形成された第一の金属膜とが反応することを防止するバリア層として働くため、ゲート電極の耐熱性を向上することが可能となる。
【0065】
なお、本実施例では、ゲート電極の低抵抗化を図るため、第三の金属膜としてW膜405を用いたが、第一の金属膜および第二の金属膜よりも低抵抗の金属膜、例えばAl膜等でもよい。
【0066】
本発明は、上記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施することができる。例えば、上記実施例では、第一の金属膜および第二の金属膜は、その主の金属元素としてW、またはTiを含む金属を用いたが、これらに限定されない。例えば、IVa族、Va族、VIa族のいずれかの同族金属元素を第一の金属膜および第二の金属膜の主の金属元素としてもよい。
【0067】
また、上記実施例では、第一の金属膜にWN膜103またはTiN膜403、第二の金属膜にWSiN膜104、またはTiSiN膜404を使用したが、これらに限定されず、第一の金属膜はシリコンおよびゲルマニウムを含まない金属膜、第二の金属膜はシリコン又はゲルマニウムを含む金属膜であればよい。第一の金属膜および第二の金属膜をそれぞれこのような金属膜とすることで、pMISFET側により大きい仕事関数、nMISFET側により小さい仕事関数を有するゲート電極を形成でき、ひいてはpMISFETおよびnMISFETともに、所望のしきい値電圧を得ることができる。ただし、これらの場合であっても、第一の金属膜と第二の金属膜の主の金属元素は、周期律表における同族の金属元素とすることが好ましい。
【0068】
さらに、上記実施例において、ゲート電極上またはシリコン基板の拡散層上にNiとシリコンを反応させたNiシリサイドを形成しているが、Niの他にW、Ti、Mo、Co等のシリサイドを形成してもよい。
【0069】
さらにまた、上記実施例において、高誘電率ゲート絶縁膜材料としてHf系酸化膜を用いたが、Hf系酸化物以外に、例えば、Zr、Ti、Al、Sr、Y、La等の酸化物、もしくはZrSixOy等それら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【図面の簡単な説明】
【0070】
【図1】本発明の第1実施例に係る半導体装置の製造方法を示す工程断面図。
【図2】本発明の第1実施例に係る半導体装置の製造方法を示す工程断面図。
【図3】本発明の第1実施例に係る第一の金属膜と第二の金属膜との形成工程を逆にした場合の問題を説明するための工程断面図。
【図4】本発明の第1実施例に係る第一の金属膜と第二の金属膜に含まれる主の金属元素が異なる族の場合の問題を説明するための図。
【図5】本発明の第1実施例に係る第一の金属膜と第二の金属膜に含まれる主の金属元素が異なる族の場合の問題を説明するための図。
【図6】本発明の第2実施例に係る半導体装置の製造方法を示す工程断面図。
【図7】本発明の第2実施例に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
【0071】
100 単結晶シリコン基板
102 高誘電率ゲート絶縁膜
103 WN膜(第一の金属膜)
104 WSiN膜(第二の金属膜)
105 多結晶シリコン膜
400 単結晶シリコン基板
402 高誘電率ゲート絶縁膜
403 TiN膜(第一の金属膜)
404 TiSiN膜(第二の金属膜)
405 W膜(第三の金属膜)
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法、特にデュアルメタルゲート電極構造のMISFET(Metal Insulator Semiconductor Field Effect Transistor)およびその製造方法に関する。
【背景技術】
【0002】
近年、MISFETにおいては、高性能化を実現するためにデバイスの微細化が進められている。しかし、微細化に伴ってゲート酸化膜が薄膜化し、ゲートリーク電流の増加あるいはゲート電極の空乏化が問題となっている。
【0003】
これら問題を回避するため、ゲート絶縁膜を高誘電体膜に置き換えることにより物理膜厚を稼いでゲートリーク電流を抑え、またゲート電極をメタル化することでゲート電極の空乏化を防ぐことが考えられている。
【0004】
しかし、メタルゲート電極構造のMISFETでは、トランジスタのしきい値電圧が、チャネル領域の不純物濃度とゲート電極の仕事関数によって決定される。そのため所望のしきい値電圧を得るには、nMISゲート電極に仕事関数が4.3eV以下の金属材料、pMISゲート電極に仕事関数が4.8eV以上の金属材料を用いた、デュアルメタルゲート構造が必要となる。
【0005】
しかし、高誘電率ゲート絶縁膜上にシリコンを含むメタルゲート電極を形成した場合、ゲート絶縁膜とメタルゲート電極の間において、高誘電率ゲート絶縁膜材料とメタルゲート電極に含まれているシリコンとが反応することにより、メタルゲート電極の仕事関数が変化し、所望のしきい値電圧を得られないという問題が発生する場合がある(例えば、非特許文献1参照。)。
【非特許文献1】E. Cartier et al., “Systematic study of pFET Vt with Hf-based gate stacks with poly-Si and FUSI gates”, Proc. Symp.on VLSI Tech. Digest, pp.44-45, 2004.
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、上記問題点を解決するためになされたもので、nMIS形成領域およびpMIS形成領域の高誘電率ゲート絶縁膜上に設けられたゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法は、半導体基板のnMIS形成領域およびpMIS形成領域に高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上にシリコンおよびゲルマニウムを含まない第一の金属膜を形成する工程と、前記nMIS形成領域の第一の金属膜を除去する工程と、前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記pMIS形成領域の第一の金属膜上にシリコンまたはゲルマニウムを含む第二の金属膜を形成する工程と、前記第一の金属膜および前記第二の金属膜を加工する工程を備えたことを特徴とする。
【0008】
また、本発明の別の態様の半導体装置は、半導体基板のnMIS形成領域およびpMIS形成領域に形成された高誘電率ゲート絶縁膜と、前記pMIS形成領域の高誘電率ゲート絶縁膜上に形成されたシリコンおよびゲルマニウムを含まない第一の金属膜と、前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記第一の金属膜上に形成されたシリコンおよび窒素又はゲルマニウムおよび窒素を含む第二の金属膜と、前記第二の金属膜上に形成されたシリコン膜又は前記第一の金属膜および前記第二の金属膜よりも低抵抗の第三の金属膜を備えたことを特徴とする。
【発明の効果】
【0009】
本発明によれば、nMIS形成領域およびpMIS形成領域の高誘電率ゲート絶縁膜上に設けられたゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【0010】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照して説明する。
【実施例1】
【0011】
図1および図2は、本発明の第1実施例に係るデュアルメタルゲート電極構造のMISFETの製造工程を示す工程断面図である。
【0012】
まず、図1(a)に示すように、半導体基板、例えば単結晶シリコン基板100の表面に素子分離101を形成する。次に、有機ソースを用いた化学的気相成長(CVD:Chemical vapor depositionの略で、以下、単にCVDと言う)法等により、単結晶シリコン基板100の上面全面に、高誘電率ゲート絶縁膜としてハフニウム(Hf)を含むゲート絶縁膜102を形成する。続いて、CVD法等によりゲート絶縁膜102の上面全面にシリコンおよびゲルマニウムを含まない第一の金属膜、例えば仕事関数4.9eVを有するWN膜103を10nmの膜厚で形成する。
【0013】
次いで、図1(b)に示すように、例えば、pMIS形成領域のWN膜103をフォトレジストでマスクし、過酸化水素水等のエッチング液を用いて、nMIS形成領域上のWN膜103をエッチング除去し、pMIS形成領域上にWN膜103を残す。
【0014】
さらに、図1(c)に示すように、CVD法等によってシリコン又はゲルマニウムを含む第二の金属膜、例えば仕事関数4.2eVのWSiN膜104を10nmの膜厚でnMIS形成領域のゲート絶縁膜102上およびpMIS形成領域のWN膜103上に形成する。
【0015】
本実施例において、上述のように、まず、WN膜103をゲート絶縁膜102上面全面に形成した後、pMIS形成領域のゲート絶縁膜102上にWN膜103を残してnMIS形成領域のゲート絶縁膜102上のWN膜103を除去し、次に、nMIS形成領域のゲート絶縁膜102上およびpMIS形成領域のWN膜103上にWSiN膜104を形成する、この工程順が非常に重要であり、その理由を以下に図3を参照して説明する。
【0016】
図3は、図1に示した第一の金属膜と第二の金属膜の形成工程を逆にした場合のデュアルメタルゲート電極構造を有するMISFETの製造工程を示す工程断面図である。
【0017】
まず、例えば、図3(a)に示すように、素子分離201を有する単結晶シリコン基板200上面全面に、高誘電率ゲート絶縁膜としてハフニウム(Hf)を含むゲート絶縁膜202を形成して、さらに、このゲート絶縁膜202上にWSiN膜203を形成する。
【0018】
次に、図3(b)に示すように、nMIS形成領域のWSiN膜203を残してpMIS形成領域のWSiN膜203をエッチング除去する。
【0019】
次に、図3(c)に示すように、WN膜204をnMIS形成領域のWSiN膜203上およびpMIS形成領域のゲート絶縁膜202上に形成する。
【0020】
このように、Hfを含むゲート絶縁膜202上にWSiN膜203を形成する場合、ゲート絶縁膜202とWSiN膜203の界面でHfとシリコンが結合してHfシリサイド層が形成されることが知られている。またその後、WSiN膜203を除去したとしても、一度形成されたHfシリサイド層を完全に除去することは非常に困難とされている。
【0021】
従って、pMIS形成領域のゲート絶縁膜202上に形成されたWSiN膜203を除去した後、pMIS形成領域のゲート絶縁膜202上にWN膜204を形成する場合、ゲート絶縁膜202とWN膜204の間にはHfシリサイド層が残留しているため、Hfシリサイド層がpMIS形成領域のゲート電極の仕事関数に影響を与えることとなる。
【0022】
このため、pMIS形成領域のゲート電極の仕事関数は、pMIS形成領域のゲート絶縁膜202上に形成されたWN膜の仕事関数が4.9eVであるにもかかわらず、仕事関数が4.2eVであるHfシリサイド層の影響を受けることにより、4.9eV未満に抑えられてしまう。その結果、pMIS形成領域のゲート電極は、4.8eV以上の仕事関数を得ることができなくなり、トランジスタのしきい値電圧が必然的に高くなることから、信頼性の高いデュアルメタルゲート構造の半導体装置を製造することができなくなる。
【0023】
また、上述のWSiN膜203のシリコンをゲルマニウムに代えても同様に、Hfとゲルマニウムとの反応層が形成されることにより、pMIS形成領域のゲート電極の仕事関数が変化するといった問題が起こる場合がある。
【0024】
以上のような理由から、本実施例では、上述の工程順にしている。すなわち、pMIS形成領域のゲート絶縁膜102上に、まず、WN膜103を形成し、そのWN膜103上にWSiN膜104を形成している。つまり、pMIS形成領域のゲート絶縁膜102上にはシリコンを含む金属膜であるWSiN膜104を一度も直接形成しないため、pMIS形成領域のゲート絶縁膜102上にHfシリサイド層が形成されない。従って、pMISFETのゲート電極の仕事関数は、WN膜103の仕事関数である4.9eVとなり、pMISFETのゲート電極に求められる4.8eV以上の仕事関数の条件を満たしている。
【0025】
一方、nMIS形成領域のゲート絶縁膜102上にはWSiN膜104が直接形成されているため、ゲート絶縁膜102とWSiN膜104の間にはHfシリサイド層が形成されている。従って、nMISFETのゲート電極の仕事関数は、Hfシリサイド層の影響を受けることになるが、Hfシリサイド層の仕事関数が4.2eVであり、nMISFETゲート電極に求められる4.3eV以下の仕事関数の条件を満たしているため、Hfシリサイド層の形成による問題は起こらない。
【0026】
引き続いて、本発明の第1実施例に係るデュアルメタルゲート電極構造のMISFETの製造工程を説明する。図1(d)に示すように、CVD法等によりシリコン膜として、例えば多結晶シリコン膜105をWSiN膜104の上面全面に形成した後、nMIS形成領域あるいはpMIS形成領域の多結晶シリコン105上にフォトレジストを選択的に形成し、このフォトレジストをマスクして、nMIS形成領域の多結晶シリコン膜105部分にはAs+イオン、pMIS形成領域の多結晶シリコン膜105部分にはB+イオンを注入し、さらにCVD法等により多結晶シリコン膜105の上面全面にシリコン窒化膜106を形成する。
【0027】
次いで、図1(e)に示すように、シリコン窒化膜106、多結晶シリコン膜105、WSiN膜104、WN膜103を異方性エッチングにより加工して、nMIS形成領域およびpMIS形成領域に、例えば30nmのゲート長を有するゲート電極Gn、Gpを同時にそれぞれ形成する。この異方性エッチングは、例えばCF4ガスを用いたプラズマによるドライエッチングにより行う。
【0028】
本実施例では、第一の金属膜のWN膜103と第二の金属膜のWSiN膜104に含まれる主の金属元素が、周期律表におけるVIa族のW元素であるが、以下に、第一の金属膜103と第二の金属膜104に含まれる主の金属元素が周期律表における同族の元素でない場合に起こる問題を、図4および図5を参照して説明する。
【0029】
図4および図5は、図1に示した第一の金属膜および第二の金属膜が、周期律表において異なる族の金属元素を含む場合のデュアルメタルゲート電極構造のMISFETの製造工程を説明するための図である。
【0030】
まず、図4(a)に示すように、素子分離301を有した単結晶シリコン基板300上に、高誘電率ゲート絶縁膜としてHfを含むゲート絶縁膜302を形成し、そのゲート絶縁膜302上に、CVD法によりシリコンおよびゲルマニウムを含まない第一の金属膜、例えば仕事関数4.8eVを有するTiN膜303を形成する。
【0031】
次いで、pMIS形成領域のTiN膜303を残してnMIS形成領域のTiN膜303をエッチング除去する。さらに、シリコンを含む第二の金属膜、例えば仕事関数4.2eVを有するTaSiN膜304を、nMIS形成領域のゲート絶縁膜302およびpMIS形成領域のTiN膜303上に形成する。このとき、図4(a)の丸印Aで囲んだ部分の拡大図である図4(a−1)に示すように、通常、TiN膜303の外縁部近傍307におけるTaSiN膜304は、その外縁部近傍307以外よりも厚く形成されてしまう。この後、多結晶シリコン膜305をTaSiN膜304上に形成した後、nMIS形成領域あるいはpMIS形成領域の多結晶シリコン305上にフォトレジストを選択的に形成し、そのフォトレジストをマスクして、nMIS形成領域の多結晶シリコン膜305にはAs+イオンをイオン注入し、pMIS形成領域の多結晶シリコン膜305にはB+イオンをイオン注入し、さらにその多結晶シリコン膜305上にシリコン窒化膜306を形成する。
【0032】
次に、図4(b)に示すように、所望のパターンにシリコン窒化膜306、多結晶シリコン膜305を、例えばCF4ガスを用いたプラズマにより異方性エッチングする。
【0033】
次いで、図4(c)に示すように、多結晶シリコン膜305とシリコン窒化膜306の積層パターンをマスクにして、TaSiN膜304を、例えばCF4ガスを用いたプラズマによりドライエッチングする。このとき、図4(c)の丸印Bで囲んだ部分の拡大図である図4(c−1)に示すように、TiN膜303の外縁部近傍307を除いたnMIS形成領域のゲート絶縁膜302およびpMIS形成領域のTiN膜303上の薄いTaSiN膜304部分を除去できても、TiN膜の外縁部近傍307における厚いTaSiN膜304部分はエッチングが不十分となり、TaSiN膜304の一部が残置(以下、これを残置物304aという)してしまう。
【0034】
この後、図5(a)および図5(a)の丸印Cで囲んだ部分の拡大図の図5(a−1)に示すように、HBrガスを用いたプラズマによってTiN膜303をドライエッチングしても、残置物304aはCF4ガスを用いたプラズマによって除去されないために、そのまま残置してしまう。
【0035】
これは、「T. P. Chow and A. J. Steckle, “Plasma Etching of Refractory Gates for VLSI Applications”, J. Electrochem. Soc., Vol.131, pp.2325-2335 (1985)」に記載されているように、金属元素のハロゲン化物の沸点は金属によって大きく異なるため、ゲート金属材料の金属元素が周期律表において同族の元素ならば同じハロゲンガスを用いてドライエッチングすることが可能であるが、金属元素が異なる族の場合は同じハロゲンガスを用いて金属材料をドライエッチングすることが困難となるためである。
【0036】
このような残置物304aは、後工程でダスト発生原因となり歩留まりの低下を招くほか、図5(a)の平面図である図5(a−2)に示すように、残置物304aはpMIS形成領域を囲むように形成されるなど配線間のショート原因ともなりうる。
【0037】
それゆえ、本実施例では、nMIS形成領域とpMIS形成領域のゲート金属電極には、その金属成分が周期律表の同族金属元素のものを使用している。すなわち、図1(e)に示すように、nMIS形成領域のゲート電極材料にWSiN膜104の単層、pMIS形成領域のゲート電極材料にWSiN104膜とWN103膜の積層を用いている。従って、nMIS形成領域上のWSiN膜104の単層とpMIS形成領域上のWN膜103及びWSiN膜104からなる積層を同一のエッチングガスを用いて異方性エッチングすることができ、上述したような残留物が形成されることがない。
【0038】
引き続いて、本発明の実施例1に係るデュアルメタルゲート電極構造のMISFETの製造工程を、図2を参照して説明する。
【0039】
図2(a)に示すように、例えば、CVD法により、単結晶シリコン基板100およびゲート電極Gn、Gp上の全面にシリコン窒化膜107およびシリコン酸化膜108を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン酸化膜108、シリコン窒化膜107のエッチバックを行い、ゲート電極Gn、Gpの側壁部分をシリコン窒化膜107とシリコン酸化膜108で囲む構造にする。
【0040】
さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極Gnをマスクにして、nMIS形成領域にはP+イオンをイオン注入し、また、nMIS形成領域をフォトレジスト等で覆い、ゲート電極Gpをマスクにして、pMIS形成領域にはB+イオンをイオン注入し、1030℃で5秒間加熱処理を施すことによって、ソース/ドレインとしての深い拡散層109を形成する。
【0041】
この後、図2(b)に示すように、ゲート電極Gn、Gpの側壁部分のシリコン窒化膜107およびシリコン酸化膜108を、例えば、CF4を用いたプラズマによってドライエッチング除去する。このとき、ゲート電極Gn、Gpの上部のシリコン窒化膜106も同時に除去される。次いで、例えば、CVD法を用いて、単結晶シリコン基板100およびゲート電極Gn、Gp上の全面にシリコン窒化膜110を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン窒化膜110のエッチバックを行い、ゲート電極Gn、Gpの側壁部分をシリコン窒化膜110で囲む構造にする。
【0042】
さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極GnをマスクにしてnMIS形成領域にはAs+イオンをイオン注入し、また、nMIS形成領域をフォトレジスト等で覆い、ゲート電極GpをマスクにしてpMIS形成領域にはB+イオンをイオン注入し、800℃5秒の加熱処理を施すことによって、ソース/ドレインである浅い拡散層111を形成する。
【0043】
次いで、図2(c)に示すように、再度、例えばCVD法により、単結晶シリコン基板100およびゲート電極Gn、Gp上の全面にシリコン窒化膜112およびシリコン酸化膜113を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン酸化膜113、シリコン窒化膜112のエッチバックを行い、ゲート電極Gn、Gpの側壁部分をシリコン窒化膜112とシリコン酸化膜113で囲む構造にする。
【0044】
そして、例えばCVD法等により、Ni膜を単結晶シリコン基板100の上面全面に膜厚10nmとなるように堆積し、350℃30秒程度の加熱処理を行い、Niと単結晶シリコン基板100を反応させた後、未反応Ni膜を例えば硫酸と過酸化水素水の混合のエッチング液により除去する。そして、500℃30秒程度の加熱処理を行う。このとき、ゲート電極Gn、Gpの上部と浅い拡散層111上面にシリサイド層114が形成される。
【0045】
なお、本実施例では、多結晶シリコン膜105をほとんど残すようにゲート電極Gn、Gpの上部にシリサイド層114を形成したが、ゲート電極Gn、Gpの多結晶シリコン膜105がすべてシリサイド層になっても良い。
【0046】
次に、図2(d)に示すように、例えばCVD法により、第一の層間膜115を単結晶シリコン基板100上に堆積した後、リソグラフィー法により、所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばTi/TiN/W膜を埋め込み、CMP法により平坦化することにより、コンタクト116を形成する。次いで、例えば、CVD法により、第二の層間膜117を第一層間膜115上およびコンタクト116上に堆積し、リソグラフィー法により、所望の溝パターンを形成した後、例えばTaN/Cu膜を溝内部に埋め込んでCMP法によって平坦化することにより、コンタクト116を電気的につなぐCu配線118を形成する。
【0047】
以上の工程により、仕事関数4.2eVのnMISFETのゲート電極と仕事関数4.9eVのpMISFETのゲート電極のデュアルメタルゲート構造のFETが得られる。
【0048】
以上のように、本実施例によれば、pMIS形成領域の高誘電率ゲート絶縁膜上にシリコンまたはゲルマニウムを含む金属電極材料を直接形成しないようにすることで、pMIS形成領域のゲート電極の仕事関数の変化を抑制して、仕事関数4.2eVのnMISFETゲート電極および仕事関数4.9eVのpMISFETゲート電極を有した所望のしきい値電圧を持つ信頼性の高いデュアルメタルゲート構造のデュアルメタルゲート構造することが可能となる。
【0049】
また、本実施例によれば、pMISFETのゲート電極材料として第一の金属膜とnMISFETのゲート電極材料として第二の金属膜は、その金属膜に含まれる主の金属元素が周期律表における同族金属元素からなる金属材料を用いている。従って、nMISFETとpMISFETのゲート電極を同一のエッチングガスにより加工できるので、デュアルメタルゲート構造の半導体装置の製造が容易になる。また、第二の金属膜のエッチングにおいて第一の金属膜の外縁部に第二の金属膜の一部が残置しても、第一の金属膜のエッチング時に第一の金属膜と一緒にエッチング除去されるため、歩留まりを低下させることなくデュアルメタルゲート構造の半導体装置を製造することが可能となる。
【0050】
さらにまた本実施例のように、多結晶シリコン膜105の下層に、第二の金属膜としてWSiN膜104のような窒素を含む金属膜を形成した場合、この窒素を含む金属膜が、加熱処理工程において、多結晶シリコン膜105と窒素を含む金属膜の下層に形成された第一の金属膜とが反応することを防止するバリア層として働くため、ゲート電極の耐熱性を向上することが可能となる。
【0051】
なお、本実施例では、ゲート電極材料としての第一の金属膜および第二の金属膜にそれぞれWN膜103およびWSiN膜104等を用いているが、この第一の金属膜および第二の金属膜をそれぞれ、W膜およびWSi膜、又はWC膜およびWSiC膜、又はWB膜およびWSiB膜等の窒素を含まない金属膜に変更してもよく、この場合には多結晶シリコン膜105と接触する第二の金属膜の表層部に窒素を含めることが好ましい。第二の金属膜の表層部に窒素を含めることにより、加熱処理工程において、多結晶シリコン膜105と第一の金属膜または第二の金属膜の窒素を含まない部分とが反応しないため、ゲート電極の耐熱性を向上することが可能となる。
【実施例2】
【0052】
図6および図7は、本発明の第2実施例に係るMISFETの製造工程を示す工程断面図である。
【0053】
はじめに、図6(a)に示すように、素子分離401を有した半導体基板、例えば単結晶シリコン基板400の上面全面に高誘電率ゲート絶縁膜としてHfを含むゲート絶縁膜402を形成し、さらにゲート絶縁膜402の上面全面にシリコンおよびゲルマニウムを含まない仕事関数4.8eVを有する第一の金属膜、例えばTiN膜403を10nmの膜厚で形成する。
【0054】
次いで、図6(b)に示すように、例えば、pMIS形成領域のTiN膜403をフォトレジストで覆い、このフォトレジストをマスクして、過酸化水素水等のエッチング液を用いてnMIS形成領域のTiN膜403を除去し、pMIS形成領域のゲート絶縁膜402上にTiN膜403を残す。さらに、図6(c)に示すように、例えば、CVD法によってシリコンを含む第二の金属膜、例えば仕事関数4.2eVのTiSiN膜404を10nmの膜厚で形成する。
【0055】
次に、図6(d)に示すように、MISFETの低抵抗化を図るため、TiSiN膜404の上面全面に、第一の金属膜および第二の金属膜よりも低抵抗の第三の金属膜、例えばW膜405を形成する。さらにそのW膜405の上面全面に、シリコン窒化膜406をCVD法等により形成する。
【0056】
次いで、図6(e)に示すように、例えば30nmのゲート長パターンにシリコン窒化膜406、W膜405、TiSiN膜404、TiN膜403を異方性エッチングにより加工して、nMIS形成領域およびpMIS形成領域に例えば30nmのゲート長を有するゲート電極Gn2、Gp2を同時にそれぞれ形成する。この異方性エッチングは、例えばW膜405にはCF4ガス、TiSiN膜404およびTiN膜403にはHBrガスを用いたプラズマによるドライエッチングを行う。
【0057】
この後、図7(a)に示すように、単結晶シリコン基板400上にシリコン窒化膜407を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン窒化膜407のエッチバックを行い、ゲート電極Gn2、Gp2の側壁部分をシリコン窒化膜407で囲む構造にする。さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極Gn2をマスクにしてnMIS形成領域にはAs+イオンをイオン注入し、またnMIS形成領域をフォトレジスト等で覆い、ゲート電極Gp2をマスクにしてpMIS形成領域にはB+イオンをイオン注入し、800℃5秒の加熱処理を施すことによって、ソース/ドレインである浅い拡散層408を形成する。
【0058】
図7(b)に示すように、再度、CVD法により、単結晶シリコン基板400およびゲート電極Gn2、Gp2上の全面にシリコン窒化膜409およびシリコン酸化膜410を堆積した後、例えば、CF4を用いたプラズマによってドライエッチングして、シリコン酸化膜410、シリコン窒化膜409のエッチバックを行い、ゲート電極Gn2、Gp2の側壁部分をシリコン窒化膜409とシリコン酸化膜410で囲む構造にする。さらに、pMIS形成領域をフォトレジスト等で覆い、ゲート電極Gn2をマスクにしてnMIS形成領域にはP+イオンをイオン注入し、またnMIS形成領域をフォトレジスト等で覆い、ゲート電極Gp2をマスクにしてpMIS形成領域にはB+イオンをイオン注入し、1030℃5秒の加熱処理を施すことによって、ソース/ドレインである深い拡散層411を形成する。
【0059】
そして、CVD法等により、Ni膜を単結晶シリコン基板400の上面全面に膜厚10nmに堆積し、350℃30秒程度の加熱処理を行い、Niとシリコン基板を反応させた後、未反応Ni膜を例えば硫酸と過酸化水素水の混合液により除去する。その後、500℃30秒程度の加熱処理を行い、浅い拡散層408上にシリサイド層412を形成する。
【0060】
図7(c)に示すように、例えばCVD法により、第一の層間膜413を単結晶シリコン基板400上に堆積した後、リソグラフィー法により、所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばTi/TiN/W膜を埋め込み、CMP法により平坦化することにより、コンタクト414を形成する。次いで、例えば、CVD法により、第二の層間膜415を第一の層間膜413上およびコンタクト414上に堆積し、リソグラフィー法により、所望の溝パターンを形成した後、例えばTaN/Cu膜を溝内部に埋め込んでCMP法によって平坦化することにより、コンタクト414を電気的につなぐCu配線416を形成する。
【0061】
以上の工程により、仕事関数4.2eVのnMISFETのゲート電極と仕事関数4.8eVのpMISFETのゲート電極のデュアルメタルゲート構造のFETが得られる。
【0062】
また、本実施例によれば、pMIS形成領域の高誘電率ゲート絶縁膜402上にシリコンまたはゲルマニウムを含む金属電極材料を直接形成しないようにすることで、pMIS形成領域のゲート電極の仕事関数の変化を抑制して、仕事関数4.2eVのnMISFETゲート電極および仕事関数4.8eVのpMISFETゲート電極を有した所望のしきい値電圧を持つ信頼性の高いデュアルメタルゲート構造の半導体装置を製造することが可能となる。
【0063】
また、本実施例によれば、ゲート電極材料としての第一の金属膜および第二の金属膜は、その金属膜に含まれる主の金属元素が周期律表における同族金属元素からなる金属材料を用いている。従って、第一の金属膜および第二の金属膜を同一のエッチングガスにより加工できるので、デュアルメタルゲート構造の半導体装置の製造が容易になる。また、第二の金属膜のエッチングにおいて第一の金属膜の外縁部に第二の金属膜の一部が残置しても、第一の金属膜のエッチング時に第一の金属膜と一緒にエッチング除去されるため、歩留まりを低下させることなくデュアルメタルゲート構造の半導体装置を製造することが可能となる。
【0064】
さらにまた、本実施例では、nMIS形成領域およびpMIS形成領域のゲート電極の第二の金属膜上に、第一の金属膜および第二の金属膜よりも低抵抗であるW膜405を形成することによって、ゲート電極の低抵抗化を図ることができる。さらに、本実施例のように、W膜405の下層に、第二の金属膜としてTiSiN膜404のような窒素を含む金属膜を形成した場合、この窒素を含む金属膜が、加熱処理工程において、W膜405と窒素を含む金属膜の下層に形成された第一の金属膜とが反応することを防止するバリア層として働くため、ゲート電極の耐熱性を向上することが可能となる。
【0065】
なお、本実施例では、ゲート電極の低抵抗化を図るため、第三の金属膜としてW膜405を用いたが、第一の金属膜および第二の金属膜よりも低抵抗の金属膜、例えばAl膜等でもよい。
【0066】
本発明は、上記実施例に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施することができる。例えば、上記実施例では、第一の金属膜および第二の金属膜は、その主の金属元素としてW、またはTiを含む金属を用いたが、これらに限定されない。例えば、IVa族、Va族、VIa族のいずれかの同族金属元素を第一の金属膜および第二の金属膜の主の金属元素としてもよい。
【0067】
また、上記実施例では、第一の金属膜にWN膜103またはTiN膜403、第二の金属膜にWSiN膜104、またはTiSiN膜404を使用したが、これらに限定されず、第一の金属膜はシリコンおよびゲルマニウムを含まない金属膜、第二の金属膜はシリコン又はゲルマニウムを含む金属膜であればよい。第一の金属膜および第二の金属膜をそれぞれこのような金属膜とすることで、pMISFET側により大きい仕事関数、nMISFET側により小さい仕事関数を有するゲート電極を形成でき、ひいてはpMISFETおよびnMISFETともに、所望のしきい値電圧を得ることができる。ただし、これらの場合であっても、第一の金属膜と第二の金属膜の主の金属元素は、周期律表における同族の金属元素とすることが好ましい。
【0068】
さらに、上記実施例において、ゲート電極上またはシリコン基板の拡散層上にNiとシリコンを反応させたNiシリサイドを形成しているが、Niの他にW、Ti、Mo、Co等のシリサイドを形成してもよい。
【0069】
さらにまた、上記実施例において、高誘電率ゲート絶縁膜材料としてHf系酸化膜を用いたが、Hf系酸化物以外に、例えば、Zr、Ti、Al、Sr、Y、La等の酸化物、もしくはZrSixOy等それら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【図面の簡単な説明】
【0070】
【図1】本発明の第1実施例に係る半導体装置の製造方法を示す工程断面図。
【図2】本発明の第1実施例に係る半導体装置の製造方法を示す工程断面図。
【図3】本発明の第1実施例に係る第一の金属膜と第二の金属膜との形成工程を逆にした場合の問題を説明するための工程断面図。
【図4】本発明の第1実施例に係る第一の金属膜と第二の金属膜に含まれる主の金属元素が異なる族の場合の問題を説明するための図。
【図5】本発明の第1実施例に係る第一の金属膜と第二の金属膜に含まれる主の金属元素が異なる族の場合の問題を説明するための図。
【図6】本発明の第2実施例に係る半導体装置の製造方法を示す工程断面図。
【図7】本発明の第2実施例に係る半導体装置の製造方法を示す工程断面図。
【符号の説明】
【0071】
100 単結晶シリコン基板
102 高誘電率ゲート絶縁膜
103 WN膜(第一の金属膜)
104 WSiN膜(第二の金属膜)
105 多結晶シリコン膜
400 単結晶シリコン基板
402 高誘電率ゲート絶縁膜
403 TiN膜(第一の金属膜)
404 TiSiN膜(第二の金属膜)
405 W膜(第三の金属膜)
【特許請求の範囲】
【請求項1】
半導体基板のnMIS形成領域およびpMIS形成領域に高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にシリコンおよびゲルマニウムを含まない第一の金属膜を形成する工程と、
前記nMIS形成領域の第一の金属膜を除去する工程と、
前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記pMIS形成領域の第一の金属膜上にシリコンまたはゲルマニウムを含む第二の金属膜を形成する工程と、
前記第一の金属膜および前記第二の金属膜を加工する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記第二の金属膜を形成する工程と前記第一の金属膜および前記第二の金属膜を加工する工程の間に、
前記第二の金属膜上にシリコン膜又は前記第一の金属膜および前記第二の金属膜よりも低抵抗の第三の金属膜を形成する工程と、
前記シリコン膜又は前記第三の金属膜を加工する工程と、
を更に含むことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第一の金属膜および前記第二の金属膜は、同一のエッチングガスを用いて加工されることを特徴とする請求項1又は2記載の半導体装置の製造方法。
【請求項4】
半導体基板のnMIS形成領域およびpMIS形成領域に形成された高誘電率ゲート絶縁膜と、
前記pMIS形成領域の高誘電率ゲート絶縁膜上に形成されたシリコンおよびゲルマニウムを含まない第一の金属膜と、
前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記第一の金属膜上に形成されたシリコンおよび窒素又はゲルマニウムおよび窒素を含む第二の金属膜と、
前記第二の金属膜上に形成されたシリコン膜又は前記第一の金属膜および前記第二の金属膜よりも低抵抗の第三の金属膜と、
を備えたことを特徴とする半導体装置。
【請求項5】
前記第一の金属膜および前記第二の金属膜に含まれる主の金属元素は、周期律表における同族金属元素であることを特徴とする請求項4記載の半導体装置。
【請求項1】
半導体基板のnMIS形成領域およびpMIS形成領域に高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にシリコンおよびゲルマニウムを含まない第一の金属膜を形成する工程と、
前記nMIS形成領域の第一の金属膜を除去する工程と、
前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記pMIS形成領域の第一の金属膜上にシリコンまたはゲルマニウムを含む第二の金属膜を形成する工程と、
前記第一の金属膜および前記第二の金属膜を加工する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項2】
前記第二の金属膜を形成する工程と前記第一の金属膜および前記第二の金属膜を加工する工程の間に、
前記第二の金属膜上にシリコン膜又は前記第一の金属膜および前記第二の金属膜よりも低抵抗の第三の金属膜を形成する工程と、
前記シリコン膜又は前記第三の金属膜を加工する工程と、
を更に含むことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第一の金属膜および前記第二の金属膜は、同一のエッチングガスを用いて加工されることを特徴とする請求項1又は2記載の半導体装置の製造方法。
【請求項4】
半導体基板のnMIS形成領域およびpMIS形成領域に形成された高誘電率ゲート絶縁膜と、
前記pMIS形成領域の高誘電率ゲート絶縁膜上に形成されたシリコンおよびゲルマニウムを含まない第一の金属膜と、
前記nMIS形成領域の高誘電率ゲート絶縁膜上および前記第一の金属膜上に形成されたシリコンおよび窒素又はゲルマニウムおよび窒素を含む第二の金属膜と、
前記第二の金属膜上に形成されたシリコン膜又は前記第一の金属膜および前記第二の金属膜よりも低抵抗の第三の金属膜と、
を備えたことを特徴とする半導体装置。
【請求項5】
前記第一の金属膜および前記第二の金属膜に含まれる主の金属元素は、周期律表における同族金属元素であることを特徴とする請求項4記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【公開番号】特開2007−123364(P2007−123364A)
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願番号】特願2005−310392(P2005−310392)
【出願日】平成17年10月25日(2005.10.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願日】平成17年10月25日(2005.10.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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