【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。 （もっと読む）

【課題】ＭＩＰＳ構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、ＡＣ動作を向上させる。
【解決手段】半導体装置１は、半導体基板１０上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜２５、２７とゲート電極６３、７１と、を備える。さらに、ゲート電極６３、７１は第１金属からなる第１電極層２２と、第２金属からなる第２電極層２６、３４と、シリコン層からなる第３電極層６２、７０と、を含む積層構造である。第２金属は、シリコン層の多数キャリアに対する第１電極層２２と第３電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。 （もっと読む）

【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。 （もっと読む）

【課題】ソース・ドレイン電極及び／又はゲート電極の低抵抗化を図り、微細化・高集積化を損なうことなく、低消費電力で高速操作可能な半導体素子を提供する。
【解決手段】素子分離領域１０２によりシリコン基板１０１Ａ表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域１０６と、ソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、チャネル領域上にゲート絶縁膜１０３を介して形成されたゲート電極と、を備えた半導体素子において、ソース・ドレイン電極及び／又はゲート電極を、ソース・ドレイン領域表面又はゲートを構成するポリシリコン層表面に形成した第１金属膜がシリサイド化されてなるシリサイド層１０７ｂと、このシリサイド層上に無電解メッキ法により形成された第２金属膜１０８と、で構成する。 （もっと読む）

【課題】デュアルゲート電極構造のＭＯＳトランジスタにおいて、閾値電圧シフト及びばらつきを抑えることができる半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備える半導体装置において、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同極のポリゲート電極を備えたデュアルゲート構造のＭＯＳトランジスタであって、デュアルゲート型ＭＯＳトランジスタのポリゲート電極が、ゲルマニウムからなる第１のポリゲート電極層と、ゲルマニウムとシリコンとが混在した第２のポリゲート電極層と、シリコンからなる第３のポリゲート電極層と、を順次備えた積層構造を有している。 （もっと読む）

【課題】キャップ膜としてのランタン酸化膜の膜厚の増加を抑えつつ、閾値電圧の低減化を図れる、窒化チタン膜を含むメタルゲート電極／Ｈｆを含有するゲート絶縁膜のゲートスタック構造を有するＭＯＳＦＥＴを備えた半導体装置を適用すること。
【解決手段】Ｐ型半導体領域１０５を含む半導体基板１０１と、Ｐ型半導体領域１０１に形成されたＮチャネルＭＯＳＦＥＴとを具備してなり、前記ＮチャネルＭＯＳトランジスタは、半導体基板１０１上に形成され、ハフニウムを含有するゲート絶縁膜１０８と、ゲート絶縁膜１０９上に形成され、膜厚が所定値以下のランタン酸化膜１０９と、ランタン酸化膜１０９上に形成され、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜１１０を含むゲート電極とを具備してなることを特徴とする。 （もっと読む）

【課題】高電力で高性能なデバイスによって生成される熱応力に耐えることができる金属相互接続システムを提供する。
【解決手段】半導体デバイス構造であって、炭化ケイ素およびＩＩＩ族窒化物からなる群から選択される広バンドギャップの半導体部分と、該半導体部分に対する相互接続構造であって、それぞれ２つの高導電性層と互い違いに、少なくとも２つの拡散バリア層を含む、相互接続構造とを備え、該拡散バリア層は、該高導電性層とは異なる熱膨張係数を有し、該高導電性層よりも低い熱膨張係数を有し、該それぞれの熱膨張係数の差異は、該高導電性層の膨張を抑えるために十分な大きさであるが、層間の接着強度を超える歪みを隣接層間に生じさせる差異よりも小さい、半導体デバイス構造。 （もっと読む）

【課題】ｎＭＯＳ及びｐＭＯＳの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上の全面にシリコン酸窒化膜５を形成し、シリコン酸窒化膜５上にランタン酸化膜６を形成し、ｐＭＯＳ領域Ｒ_ｐＭＯＳからランタン酸化膜６を除去する。次に、全面に高誘電率膜である窒化ハフニウムシリケイト膜７を形成し、アルミニウム含有窒化チタン膜８を形成し、ポリシリコン膜９を形成し、これらの積層膜をゲート電極形状に加工する。次に、ソース・ドレイン領域１２及び１３に不純物を導入し、これらの不純物を活性化させるアニール処理を利用して、アルミニウム含有窒化チタン膜８中に含まれるアルミニウムを、ｐＭＯＳ領域Ｒ_ｐＭＯＳにおけるシリコン酸窒化膜５と窒化ハフニウムシリケイト膜７との界面まで拡散させる。 （もっと読む）

【課題】微細化に対応でき、Ｈｉｇｈ−ｋゲート絶縁膜を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、ｐ型層１０３上に設けられた第１のゲート絶縁膜１１５、ＴｉＮからなる第１のゲート電極１１６と、及び不純物を含む半導体からなる第１の上部ゲート電極１１７を有するＮチャネル型ＭＯＳトランジスタ１０６と、ｎ型層１０２上に設けられた第２のゲート絶縁膜１０９、ＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を少なくとも一部に含む第２のゲート電極１１０、及び不純物を含む半導体からなる第２の上部ゲート電極１１１を有するＰチャネル型ＭＯＳトランジスタ１０５とを備えている。 （もっと読む）

【課題】ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ等のＮＭＯS及びＰＭＯSを有する半導体装置において、ゲート電極の実効仕事関数を、Ｓｉバンドギャップのmid-gap付近の値に安定的に設定することが可能な半導体装置及びその製造方法を提供する。
【解決手段】素子分離膜によって分離されてなる、ｐ型拡散層及びｎ型拡散層を有する半導体基板と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上に形成されてなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜を含むゲート電極と、前記ゲート絶縁膜と前記金属膜との界面に形成されたＧｅ介在物と、前記金属膜上に形成されたシリコン含有層と、を具えるようにして半導体装置を構成する。 （もっと読む）

本明細書で述べられる実施形態は、無拡散アニールプロセスを使用して金属シリサイド層を形成する方法を包含する。一実施形態では、基板上に金属シリサイド材料を形成するための方法が、提供される。その方法は、基板のシリコン含有表面を覆って金属材料を堆積させるステップと、金属材料を覆って金属窒化物材料を堆積させるステップと、金属窒化物材料を覆って金属接点材料を堆積させるステップと、基板を無拡散アニールプロセスにさらして金属シリサイド材料を形成するステップとを含む。無拡散アニールプロセスの短い時間枠は、窒素がシリコン含有界面に拡散して窒化シリコンを形成する時間を低減し、それ故に界面抵抗を最小限にする。
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半導体デバイス用のアルミニウムがドープされた金属（タンタル又はチタン）炭窒化物ゲート電極の作製方法が記載されている。当該方法は、上に誘電層を有する基板を供する工程、及びプラズマが存在しない状態で前記誘電層上に前記ゲート電極を作製する工程を有する。前記ゲート電極は、金属炭窒化物を堆積する堆積工程、及び前記金属炭窒化物上にアルミニウム前駆体の原子層を吸着させる吸着工程によって作製される。前記堆積工程及び前記吸着工程は、前記アルミニウムがドープされた金属炭窒化物ゲート電極が所望の厚さを有するまで、必要な回数だけ繰り返されて良い。
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【課題】互いに異なる金属膜厚からなるゲート電極を有するｎ型及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。第１のＭＩＳトランジスタは、第１の活性領域１２ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、及び、第１の金属膜１４ａ上に形成された第１のシリコン膜１７ａを含む第１のゲート電極２４Ａとを備える。第２のＭＩＳトランジスタは、第２の活性領域１２ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜上に形成された第１の金属膜１４ｂ、第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、及び、第２の金属膜１５ｂの上に形成された第２のシリコン膜１７ｂを含む第２のゲート電極２４Ｂとを備えている。 （もっと読む）

【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。 （もっと読む）

【課題】 ドーパントの活性化率の高いシリコンゲルマニウム膜を成膜するにあたり、シリコンゲルマニウム膜のマイグレーションを抑えること。
【解決手段】 反応容器内に処理ガスを供給すると共に処理雰囲気の温度を所定の温度に設定して基板上にシリコンゲルマニウム膜を成膜する工程（Ｐ４）と、次いで反応容器内に水素ガスを供給してシリコンゲルマニウム膜をアニールする工程（Ｐ５）と、その後、反応容器内を真空排気し続いてパージガスによりパージする工程を１回行うかまたは複数回繰り返す工程（Ｐ６）と、しかる後に基板を反応容器内から搬出する工程（Ｐ７）と、を含む。 （もっと読む）

【課題】Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜の膜質を安定させることができる半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体層と、半導体層の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含むゲート絶縁膜と、ゲート絶縁膜の上に設けられ、Ｈｆ及びＺｒの少なくともいずれかを含む炭窒化物を含むゲート電極と、を備えている。 （もっと読む）

【課題】ゲート電極中のシリコン混晶層の形成を制御することにより、キャップ膜の形成を不要とし、シリサイド層を精度良く形成する。
【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第２導電型のポリシリコン膜２８Ａとポリシリコン膜２８Ａ上に形成された炭素を含む第１のシリコン混晶層２５とを有するゲート電極２５Ａと、第１のシリコン混晶層２５上に形成された第１のシリサイド層２９と、半導体領域１０ｘにおけるゲート電極２５Ａの側方下の領域に形成された第２導電型の不純物拡散領域２４と、不純物拡散領域２４の上部領域に形成された炭素を含む第２のシリコン混晶層２６と、第２のシリコン混晶層２６上に形成された第２のシリサイド層３０とを備えている。 （もっと読む）

【課題】ゲート金属起因の閾値変調効果が制御されたＣＭＩＳＦＥＴを提供する。
【解決手段】半導体基板上に設けられたＣＭＩＳＦＥＴにおいて、ｐＭＩＳＦＥＴのゲート電極は、第１のゲート絶縁膜上に形成された第１の金属層と、その上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層とを具備し、ｎＭＩＳＦＥＴのゲート電極は、第２のゲート絶縁膜上に形成された第２の金属層と、第２の金属層上に形成され、前記第１の上部金属層と実質的に同一組成の第２の上部金属層とを具備し、第１の金属層が第２の金属層よりも厚く、第１及び第２のゲート絶縁膜は前記金属元素を含み、第１のゲート絶縁膜に含まれる前記金属元素の原子密度が、第２のゲート絶縁膜に含まれる前記金属元素の原子密度よりも低い。 （もっと読む）

【課題】高速動作が可能なＭＩＰＳ構造を持つメタルゲートを含む半導体装置を得られるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。層間絶縁膜８及びポリシリコン膜５を貫通して形成されたコンタクト９は、ＴｉＮ膜４と直接に接続されている。 （もっと読む）

【課題】高誘電体材料を含むゲート絶縁膜とメタルゲート電極とを有する半導体装置の製造中にポリシリコンからなる残渣が素子分離領域上に生じる虞があり、不良の原因であった。
【解決手段】半導体基板１０の第１の活性領域１０ａ上には、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜１３ａと、下層導電膜１５ａと第１の導電膜１８ａと第１のシリコン膜１９ａとを有する第１のゲート電極３０ａとを備えた第１導電型の第１のトランジスタが形成されている。半導体基板１０の第２の活性領域１０ｂ上には、高誘電体材料と第２の金属とを含有する第２のゲート絶縁膜１３ｂと、第１の導電膜１８ａと同一の材料からなる第２の導電膜１８ｂと第２のシリコン膜１９ｂとを有する第２のゲート電極３０ｂとを備えた第２導電型の第２のトランジスタが形成されている。 （もっと読む）