半導体装置及びその製造方法
【課題】高速動作が可能なＭＩＰＳ構造を持つメタルゲートを含む半導体装置を得られるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。層間絶縁膜８及びポリシリコン膜５を貫通して形成されたコンタクト９は、ＴｉＮ膜４と直接に接続されている。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。層間絶縁膜８及びポリシリコン膜５を貫通して形成されたコンタクト９は、ＴｉＮ膜４と直接に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＭＩＳ（metal insulator semiconductor）型トランジスタにおけるメタルゲート構造のうち、金属材料とポリシリコンとを積層した、いわゆるＭＩＰＳ（metal-inserted polysilicon stack）構造の形成方法を図１９（ａ）〜図１９（ｆ）を参照しながら説明する（例えば、特許文献１を参照。）。
【０００３】
まず、図１９（ａ）に示すように、シリコンからなる半導体基板１０１の上部に、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜１０２を選択的に形成して、半導体基板１０１をＮＦＥＴ(N-type field effect transistor:Ｎ型電界効果トランジスタ）形成領域５０Ｎと、ＰＦＥＴ(P-type field effect transistor:Ｐ型電界効果トランジスタ）形成領域５０Ｐとに区画する。その後、しきい値（Ｖｔ）制御用の不純物注入及び注入された不純物の活性化熱処理を行う。続いて、半導体基板１０１上の全面にゲート絶縁膜１０３を形成する。続いて、形成されたゲート絶縁膜１０３上の全面に、仕事関数の値が大きく、ＰＦＥＴの動作特性に有効な窒化チタン（ＴｉＮ）膜１０４を堆積する。続いて、堆積したＴｉＮ膜１０４におけるＮＦＥＴ形成領域５０Ｎに含まれる部分を除去する。
【０００４】
次に、図１９（ｂ）に示すように、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの全面に、ポリシリコン膜１０５を堆積する。
【０００５】
次に、図１９（ｃ）に示すように、ポリシリコン膜１０５の上に、高融点金属であるタングステン（Ｗ）膜１０６と、窒化シリコン（ＳｉＮ）膜１０７とを順次堆積する。
【０００６】
次に、図１９（ｄ）に示すように、堆積した複数の膜をパターニングすることにより、ゲート電極１２０を形成する。具体的には、ゲート電極１２０として、ＮＦＥＴ形成領域５０Ｎにおいては、Ｗ膜１０６及びポリシリコン膜１０５からなる第１のゲート電極部１２０ａを形成し、ＰＦＥＴ形成領域５０Ｐにおいては、Ｗ膜１０６、ポリシリコン膜１０５及びＴｉＮ膜１０４からなる第２のゲート電極部１２０ｂを形成する。ここで、ゲート電極１２０は、ゲート幅方向に沿った断面を表している。
【０００７】
次に、図１９（ｅ）に示すように、ゲート電極１２０をマスクとした半導体基板１０１へのエクステンション注入によるＬＤＤ（lightly doped drain）層の形成、ゲート電極１２０へのサイドウォール１０８の形成、及びゲート電極１２０及びサイドウォール１０８をマスクとした半導体基板１０１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。その後は、図示はしないが、ニッケル（Ｎｉ）膜を半導体基板１０１上の全面に堆積して、ソース／ドレインの上部にニッケルシリサイド層を形成する
次に、図１９（ｆ）に示すように、半導体基板１０１の上に層間絶縁膜１０９を堆積し、堆積した層間絶縁膜１０９の上面を平坦化する。続いて、平坦化された層間絶縁膜１０９及びゲート電極１２０上のＳｉＮ膜１０７に対してその下側のＷ膜１０６を露出するコンタクトホールを形成し、該コンタクトホールにタングステン（Ｗ）を充填することにより、コンタクト１１０を形成する。
【０００８】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造を採るメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【特許文献１】特開２００７−０８８１２２号公報
【特許文献２】特開２００１−２７４３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来のＭＩＰＳ構造を採るメタルゲートを有する半導体装置は、ＰＦＥＴを構成するメタルゲートである第２のゲート電極部１２０ｂにおいて、ＴｉＮ膜１０４とポリシリコン膜１０５との間の界面抵抗が高いという問題がある。
【００１０】
メタルゲートを用いるトランジスタ、ここではＰＦＥＴを高速で動作させるには、トランジスタへの電荷の充電及び放電を速やかに行う必要がある。そのためには、コンタクト１１０からゲート絶縁膜１０３に接して形成されたＴｉＮ膜１０４までの電流経路における抵抗値を低く抑える必要がある。
【００１１】
上記の従来例においては、コンタクト１１０からＴｉＮ膜１０４までの電流経路にはポリシリコン膜１０５が介在しており、この場合の抵抗成分は、ポリシリコン膜１０５の比抵抗、ＴｉＮ膜１０４の比抵抗及びポリシリコン膜１０５とＴｉＮ膜１０４との間の界面抵抗とに分けられる。さらには、Ｗ膜１０６の比抵抗及び該Ｗ膜１０６とポリシリコン 膜１０５と間の界面抵抗も含まれるが、Ｗの比抵抗はＴｉＮと比べて低く、また、Ｗ膜１０６とポリシリコン膜１０５と間の界面抵抗も低く抑えることができることは知られている（例えば、特許文献２を参照。）。
【００１２】
図２０に、シミュレーションにより算出したポリシリコン膜１０５とＴｉＮ膜１０４との間の界面抵抗の値とゲート電極１２０の遅延時間との関係を示す。ここで、遅延時間とは、コンタクト１１０に所定の電圧を印加した瞬間を０ｓｅｃとし、ＴｉＮ膜１０４の電圧値が所定の印加電圧の９０％にまで到達した時間として定義する。なお、ここでは、ポリシリコン膜１０５の比抵抗値を１３００μΩｃｍと、ＴｉＮ膜１０４の比抵抗値を２００μΩｃｍと仮定している。図２０のシミュレーション結果から、必要な立ち上がり時間を１ｐｓｅｃと仮定すると、界面抵抗値はおよそ１×１０−７Ωｃｍ２以下に設定しなければならないことが分かる。なお、ここでは、タングステンとポリシリコンとの間の界面抵抗及びタングステンの比抵抗は無視している。
【００１３】
しかしながら、ＴｉＮ膜１０４とポリシリコン膜１０５との間の界面抵抗を実測したところ、およそ１×１０−５Ωｃｍ２程度であることが判明した。この界面抵抗値では、遅延時間は少なくとも１０ｐｓｅｃを超えるため、ギガＨｚレベルの高周波を扱う半導体装置の動作には、上記の従来例に係るゲートメタル構造は適用できない。
【００１４】
ポリシリコン膜１０５とＴｉＮ膜１０４との界面が高抵抗である原因は、ポリシリコン膜１０４をＴｉＮ膜１０４の上に堆積する際の初期段階での酸素の混入によるＴｉＮ膜１０４の酸化、又はＴｉＮ膜１０４とポリシリコン膜１０５と間に形成されるショットキ接合等が挙げられる。
【００１５】
理論的には、ゲートメタルの仕事関数の値がシリコンのバンドギャップの中にある場合は、ＴｉＮ膜１０４とポリシリコン膜１０５との間に生じるショットキ接合は不可避である。両者の界面抵抗の値を減少させるには、ポリシリコン膜１０５中のドーパント濃度を高めることによりショットキバリアをトンネリングする膜厚を薄くし、且つ、ポリシリコン膜１０５の堆積時の前処理及び堆積方法を最適化することにより、ポリシリコン膜１０５とＴｉＮ膜１０４との界面に高抵抗化に寄与する新たな膜が形成されないように細心の注意を払う必要がある。
【００１６】
本発明は、前記従来の問題を解決し、高速動作が可能なＭＩＰＳ構造を持つメタルゲートを含む半導体装置を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置を、ゲート電極と電気的に接続されるコンタクトとメタルゲートを構成する金属膜とをシリコン膜を介在させることなく接続する構成とする。
【００１８】
具体的に、本発明に係る第１の半導体装置は、半導体領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に順次形成され、第１の金属膜とシリコンからなる導電膜とにより構成されたゲート電極と、半導体領域の上にゲート電極を覆うように形成された絶縁膜と、絶縁膜及び導電膜を貫通して第１の金属膜と直接に接続された第２の金属膜とを備えていることを特徴とする。
【００１９】
第１の半導体装置によると、絶縁膜及び導電膜を貫通して第１の金属膜と直接に接続された第２の金属膜を備えており、すなわち、コンタクトである第２の金属膜が第１の金属膜とシリコンとの高抵抗となりやすい界面を介することなく直接に接続されるため、高速動作を実現することができる。
【００２０】
本発明に係る第２の半導体装置は、互いの極性が異なる第１の半導体領域及び第２の半導体領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜における第１の半導体領域の上に形成された第１の導電膜を含む第１のゲート電極と、ゲート絶縁膜における第２の半導体領域の上に順次形成され、第１の金属膜とシリコンからなる第２の導電膜とにより構成された第２のゲート電極と、第１の半導体領域及び第２の半導体領域の上にゲート電極を覆うように形成された絶縁膜と、絶縁膜を貫通して第１の金属膜と接続された第２の金属膜とを備え、第１の金属膜は第２の半導体領域における第１の半導体領域との境界部分において第２の半導体領域に対して垂直に立ち上がる垂直部を有し、第１の金属膜における垂直部の上端面は、第１の導電膜及び第２の導電膜から露出しており、第２の金属膜は、第１の金属膜における垂直部の上端面と接続されていることを特徴とする。
【００２１】
第２の半導体装置によると、メタルゲートを構成する第１の金属膜は、第２の半導体領域における第１の半導体領域との境界部分において第２の半導体領域に対して垂直に立ち上がる垂直部を有し、第１の金属膜における垂直部の上端面は、第１の導電膜及び第２の導電膜から露出しており、第２の金属膜は、第１の金属膜における垂直部の上端面と接続されている。これにより、コンタクトである第２の金属膜が第１の金属膜とシリコンとの高抵抗となりやすい界面を介することがないため、高速動作を実現することができる。
【００２２】
第２の半導体装置において、第１の導電膜はシリコンからなることが好ましい。
【００２３】
また、第２の半導体装置において、第１の導電膜は第３の金属膜であることが好ましい。
【００２４】
第２の半導体装置は、第１の導電膜の上面、第２の導電膜の上面及び第１の金属膜における垂直部の上端面を覆う第４の金属膜をさらに備え、第２の金属膜は、第１の金属膜における垂直部の上端面と第４の金属膜を介して電気的に接続されていることが好ましい。
【００２５】
第２の半導体装置は、第１の導電膜の上面、第２の導電膜の上面及び第１の金属膜における垂直部の上端面を覆うように順次形成され、シリコンからなる第３の導電膜と第４の金属膜とをさらに備え、第２の金属膜は、第４の金属膜及び第３の導電膜を貫通して第１の金属膜における垂直部の上端面と直接に接続されていることが好ましい。
【００２６】
この場合に、第４の金属膜は金属シリサイド又は高融点金属からなることが好ましい。
【００２７】
本発明に係る第１の半導体装置の製造方法は、半導体領域の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、第１の金属膜及びシリコンからなる導電膜を順次形成する工程と、第１の金属膜及び導電膜をパターニングすることにより、第１の金属膜及び導電膜からゲート電極を形成する工程と、半導体領域の上に、ゲート電極を覆う絶縁膜を形成する工程と、絶縁膜及び導電膜に対して、第１の金属膜を露出するコンタクトホールを形成する工程と、コンタクトホールに第２の金属膜を第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする。
【００２８】
本発明に係る第２の半導体装置の製造方法は、互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上にゲート絶縁膜を形成する工程と、第２の半導体領域におけるゲート絶縁膜の上に、第１の金属膜を選択的に形成する工程と、第１の半導体領域におけるゲート絶縁膜の上及び第２の半導体領域における第１の金属膜の上に、シリコンからなる導電膜を形成する工程と、第１の半導体領域においては、導電膜をパターニングして導電膜から第１のゲート電極を形成し、第２の半導体領域においては、導電膜及び第１の金属膜をパターニングして導電膜及び第１の金属膜から第２のゲート電極を形成する工程と、第１の半導体領域及び第２の半導体領域の上に、第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する工程と、絶縁膜及び導電膜に対して、第１の金属膜を露出するコンタクトホールを形成する工程と、コンタクトホールに第２の金属膜を第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする。
【００２９】
本発明に係る第３の半導体装置の製造方法は、互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、第１の半導体領域におけるゲート絶縁膜の上に、シリコンからなる第１の導電膜を選択的に形成する第２の工程と、第１の半導体領域における第１の導電膜の上及び該第１の導電膜における第２の半導体領域側の側面、並びに第２の半導体領域におけるゲート絶縁膜の上に跨るように、第１の金属膜を形成する第３の工程と、第１の金属膜の上に、シリコンからなる第２の導電膜を形成する第４の工程と、第２の導電膜を研磨することにより、第１の導電膜と、第１の金属膜における第１の導電膜及び第２の導電膜に挟まれた第１の導電膜の側面上部分の上端面とを露出する第５の工程と、第１の半導体領域においては、第１の導電膜をパターニングして第１の導電膜から第１のゲート電極を形成し、第２の半導体領域においては、第２の導電膜及び第１の金属膜をパターニングして第２の導電膜及び第１の金属膜から第２のゲート電極を形成する第６の工程と、第１の半導体領域及び第２の半導体領域の上に、第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する第７の工程と、絶縁膜に対して、第１の金属膜における上端面を露出するコンタクトホールを形成する第８の工程と、コンタクトホールに第２の金属膜を第１の金属膜における上端面と直接に接続されるように埋め込む第９の工程とを備えていることを特徴とする。
【００３０】
第３の半導体装置の製造方法は、第１の工程と第２の工程との間に、ゲート絶縁膜の上における第１の半導体領域に、第３の金属膜を選択的に形成する第１０の工程とをさらに備え、第６の工程において、第１のゲート電極は、第３の金属膜をもパターニングすることにより、第１の導電膜及び第３の金属膜により構成されることが好ましい。
【発明の効果】
【００３１】
本発明に係る半導体装置及びその製造方法によると、高速動作が可能なＭＩＰＳ構造を持つメタルゲートを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３３】
図１は本発明の第１の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。
【００３４】
図１に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部は、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜２によって、ＮＦＥＴ（N-type field effect transistor）形成領域５０ＮとＰＦＥＴ（P-type field effect transistor）形成領域５０Ｐとに区画されている。
【００３５】
素子分離膜２が形成された半導体基板１に主面上には、厚さが１．５ｎｍの酸化シリコン（ＳｉＯ２）膜と厚さが３．０ｎｍの酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）膜とからなるゲート絶縁膜３が形成されている。
【００３６】
ゲート絶縁膜３の上には、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに跨ってゲート電極２０が形成されている。具体的には、ＮＦＥＴ形成領域５０Ｎにおいては、上部にニッケルシリサイド層７が形成され且つ厚さが１００ｎｍのポリシリコン膜５により構成された第１のゲート電極部２０ａが形成され、ＰＦＥＴ形成領域５０Ｐにおいては、厚さが１０ｎｍの窒化チタン（ＴｉＮ）膜４と上部にニッケルシリサイド層７が形成され且つ厚さが１００ｎｍのポリシリコン膜５とにより構成された第２のゲート電極部２０ｂが形成されている。なお、ニッケルシリサイド層７において、シリサイド化する金属はニッケル（Ｎｉ）に限られず、コバルト（Ｃｏ）又はチタン（Ｔｉ）等を用いることができる。
【００３７】
ゲート電極２０は、例えば酸化シリコンからなる層間絶縁膜８により覆われている。ゲート電極２０におけるＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの境界部分には、層間絶縁膜８、ニッケルシリサイド層７及びポリシリコン膜５を貫通してＴｉＮ膜４と直接に接続されたチタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）が積層されてなるコンタクト９が形成されている。なお、コンタクト９の形成位置は、必ずしもＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの境界部分に限られず、コンタクト９とＴｉＮ膜４とが直接に接続される位置であれば構わない。
【００３８】
このように、第１の実施形態によると、コンタクト９は、第２のゲート電極部２０ｂにおけるポリシリコン膜５を貫通してＴｉＮ膜４と直接に接続されている。従って、コンタクト９とＴｉＮ膜４との間には、ポリシリコン膜５とＴｉＮ膜４との間の高抵抗となりやすい界面が介在しないため、ＰＦＥＴに対して高速動作を実現することができる。
【００３９】
（第１の実施形態の第１変形例）
図２に本発明の第１の実施形態の第１変形例に係る半導体装置の断面構成を示す。図２において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４０】
図２に示すように、第１変形例においては、第１のゲート電極部２０ａに対しても、第２のゲート電極部２０ｂと同様に、ゲート絶縁膜３とポリシリコン膜５との間に、ＴｉＮ膜４Ａを設けるＭＩＰＳ構造としてもよい。但し、この場合には、ＮＦＥＴにおけるゲート絶縁膜３に対する仕事関数の値の調整は、第１のゲート電極部２０ａのポリシリコン膜５に対するドーパント種の変更等により行うことができる。また、ゲート絶縁膜３の上にキャップ膜、例えば酸化ランタン（ＬａＯ）膜を堆積することによっても行うことができる。
【００４１】
（第１の実施形態の第２変形例）
また、図３に示す第２変形例のように、第１のゲート電極部２０ａの金属材料を炭化タンタル（Ｔａ２Ｃ）膜１０とし、第２のゲート電極部２０ｂの金属材料をＴｉＮ膜４としてもよい。
【００４２】
このように、ＮＦＥＴに対してもＭＩＰＳ構造としてもよく、ＮＦＥＴを構成するメタルゲートが第１変形例のようにＰＦＥＴを構成するメタルゲートと同一の金属材料を用いる場合には、例えばポリシリコン膜５へのドーパント種を変更し、また、第２変形例のようにＰＦＥＴを構成するメタルゲートと異なる金属材料を用いる場合には、Ｔａ２Ｃ又はＴａＣ等の有効仕事関数が４．６ｅＶ以下で、ＮＦＥＴの動作特性の向上に有効な金属材料を用いればよい。
【００４３】
なお、第１の実施形態及びその各変形例において、ゲート電極２０を構成するポリシリコン膜５の上部に形成したニッケルシリサイド層７は、必ずしも形成する必要はない。
【００４４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４５】
図４（ａ）〜図４（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４６】
まず、図４（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるしきい値（Ｖｔ）制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍの酸化ハフニウムシリコン（ＨｆＳｉＯ）膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）と酸化シリコン（ＳｉＯ２）との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、高誘電体は、酸窒化ハフニウムシリコンに限られず、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウム（ＨｆＯ２）又はジルコニム（Ｚｒ）系酸化物等を用いることができる。また、ゲート絶縁膜３は、高誘電体材料を含まない酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）でも構わない。続いて、ゲート絶縁膜３の上に全面にわたって、厚さが１０ｎｍの窒化チタン（ＴｉＮ）膜４を堆積する。ここでは、ＴｉＮ膜４の成膜には、化学的気相堆積（ＣＶＤ）法、物理的気相堆積（ＰＶＤ）法又は原子層堆積（ＡＬＤ）法等を用いることができる。また、メタルゲート用の金属材料は、ＴｉＮに限られず、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上の、ＰＦＥＴの動作特性の向上に有効な金属を含む材料を用いることができる。続いて、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０ＮのＴｉＮ膜４をウェットエッチングにより除去する。その後、レジストマスクを除去する。
【００４７】
次に、図４（ｂ）に示すように、ＣＶＤ法により、ゲート絶縁膜３及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせたポリシリコン膜５を堆積する。
【００４８】
次に、図４（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコン膜５からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４及びポリシリコン膜５からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ（lightly doped drain）層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。
【００４９】
次に、図４（ｄ）に示すように、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及びゲート電極２０の上部にそれぞれニッケルシリサイド層７を形成する。
【００５０】
次に、図４（ｅ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８、ニッケルシリサイド層７及びポリシリコン膜５に対して、その下側のＴｉＮ膜４を露出するコンタクトホールを選択的に形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００５１】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４と直接に接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【００５２】
以上の製造方法により、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５４】
図５は本発明の第２の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。
【００５５】
図５に示すように、Ｓｉからなる半導体基板１の上部は、ＳＴＩ等からなる素子分離膜２によって、ＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画されている。
【００５６】
素子分離膜２が形成された半導体基板１に主面上には、厚さが１．５ｎｍのＳｉＯ２膜と厚さが３．０ｎｍのＨｆＳｉＯＮ膜とからなるゲート絶縁膜３が形成されている。
【００５７】
ゲート絶縁膜３の上には、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに跨ってゲート電極２０が形成されている。具体的には、ＮＦＥＴ形成領域５０Ｎにおいては、厚さが１００ｎｍの第１のポリシリコン膜５により構成された第１のゲート電極部２０ａが形成され、ＰＦＥＴ形成領域５０Ｐにおいては、厚さが１０ｎｍのＴｉＮ膜４と厚さが９０ｎｍの第２のポリシリコン膜１１とにより構成された第２のゲート電極部２０ｂが形成されている。
【００５８】
第２の実施形態の特徴として、ＰＦＥＴを構成するＴｉＮ膜４は、ＰＦＥＴ形成領域５０ＰにおけるＮＦＥＴ形成領域５０Ｎとの境界部分において半導体基板１の主面に対して垂直に立ち上がる垂直部４ａを有している。なお、垂直部４ａの形成位置は、必ずしもＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの境界部分に限られない。
【００５９】
ゲート電極２０は、例えば酸化シリコンからなる層間絶縁膜８により覆われている。ゲート電極２０におけるＴｉＮ膜４の垂直部４ａの上側部分には、層間絶縁膜８を貫通してＴｉＮ膜４の垂直部４ａと直接に接続されたＴｉ、ＴｉＮ及びＷが積層されてなるコンタクト９が形成されている。
【００６０】
このように、第２の実施形態によると、コンタクト９は、第２のゲート電極部２０ｂを構成するＴｉＮ膜４が第２のポリシリコン膜１１から露出した垂直部４ａと直接に接続されている。従って、コンタクト９とＴｉＮ膜４との間には、第２のポリシリコン膜１１とＴｉＮ膜４との間の高抵抗となりやすい界面が介在しないため、ＰＦＥＴに対して高速動作を実現することができる。
【００６１】
（第２の実施形態の第１変形例）
図６に本発明の第２の実施形態の第１変形例に係る半導体装置の断面構成を示す。図６において、図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６２】
図６の第１変形例に示すように、ゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１の上部にニッケルシリサイド層７が形成されていてもよい。
【００６３】
（第２の実施形態の第２変形例）
また、図７に示す第２変形例のように、ゲート電極２０を構成する各ポリシリコン膜５、１１の上部にニッケルシリサイド層７が形成されている場合には、コンタクト９は、必ずしもＴｉＮ膜４の垂直部４ａと直接に接続される必要はなく、ニッケルシリサイド層７を介して接続されていてもよい。
【００６４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００６５】
図８（ａ）〜図８（ｆ）は本発明の第２の実施形態の第１変形例に係る半導体装置の製造方法の工程順の断面構成を示している。
【００６６】
まず、図８（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでも構わない。続いて、ゲート絶縁膜３の上に全面にわたって、ＣＶＤ法により、厚さが１５０ｎｍの導電性を持たせた第１のポリシリコン膜５を堆積する。続いて、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＰＦＥＴ形成領域５０Ｐの第１のポリシリコン膜５をウェットエッチングにより除去する。ここで、ポリシリコンに対するウエットエッチングにはアンモニア（ＮＨ３）溶液を用いることができる。アンモニア溶液を用いたＨｆＳｉＯＮのシリコンに対するエッチング選択比はほぼ０であり、従って、アンモニア溶液により、ゲート絶縁膜３をエッチングすることなく、第１のポリシリコン膜５をエッチングすることができる。その後、レジストマスクを除去する。
【００６７】
次に、図８（ｂ）に示すように、ＰＶＤ法により、ゲート絶縁膜３及び第１のポリシリコン膜５の上に全面にわたって、厚さが１０ｎｍのＴｉＮ膜４を堆積する。なお、ＴｉＮ膜４の堆積にはＣＶＤ法又はＡＬＤ法を用いてもよい。なお、成膜されるＴｉＮ膜４には、ＮＦＥＴ形成領域５０Ｎに形成された第１のポリシリコン膜５のＰＦＥＴ形成領域５０Ｐ側の端面上に垂直部４ａが形成される必要がある。また、ＰＦＥＴのメタルゲート形成用の金属材料はＴｉＮに限られず、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上のＰＦＥＴの動作特性の向上に有効な金属材料を用いることができる。続いて、ＣＶＤ法により、ＴｉＮ膜４の上に厚さが１５０ｎｍの導電性を持たせた第２のポリシリコン膜１１を堆積する。
【００６８】
次に、図８（ｃ）に示すように、ＣＭＰ法により、堆積した第２のポリシリコン膜１１、ＴｉＮ膜４及び第１のポリシリコン膜５に対して研磨を行って表面を平坦化する。ここでは、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の厚さが１００ｎｍとなるように研磨し、これにより、ＰＦＥＴ形成領域５０ｐにおいては、第２のポリシリコン膜１１の厚さは９０ｎｍとなる。また、このＣＭＰ工程により、ＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分において、堆積したＴｉＮ膜４の垂直部４ａが第１のポリシリコン膜５及び第２のポリシリコン膜１１の間から露出する。
【００６９】
次に、図８（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜５からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４及び第２のポリシリコン膜１１からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。
【００７０】
次に、図８（ｅ）に示すように、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及びゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１のそれぞれの上部にニッケルシリサイド層７を形成する。
【００７１】
次に、図８（ｆ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８に対して、その下側のＴｉＮ膜４の垂直部４ａを露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００７２】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４の垂直部４ａと直接に接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【００７３】
以上説明したように、第２の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａを設けているため、層間絶縁膜８にのみコンタクトホールを形成するだけで、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【００７４】
なお、上述した製造方法のように、ゲート電極２０を構成するポリシリコン膜５、１１にニッケルシリサイド層７を形成する場合には、コンタクト９の下端部は必ずしもＴｉＮ膜４の垂直部４ａと直接に接続される必要はなく、ニッケルシリサイド層７と直接に接続されればよい。
【００７５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７６】
図９は本発明の第３の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。図９において、図６と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７７】
図９に示すように、第３の実施形態に係る半導体装置は、ゲート電極２０を構成する第１のポリシリコン膜５、ＴｉＮ膜４の垂直部４ａ及び第２のポリシリコン膜１１の上に、厚さが２０ｎｍの導電性を持たせた第３のポリシリコン膜１２が形成されている。
【００７８】
なお、ここでは、第３のポリシリコン膜１２の上部はニッケルシリサイド層７が形成されている。従って、コンタクト９は、ニッケルシリサイド層７及び第３のポリシリコン膜１２を貫通して、ＴｉＮ膜４の垂直部４ａの上端面と直接に接続されている。
【００７９】
（第３の実施形態の一変形例）
図１０に第３の実施形態の一変形例に係る半導体装置の断面構成を示す。
【００８０】
図１０に示すように、本変形例に係る半導体装置は、第３のポリシリコン膜１２の厚さを、例えば１０ｎｍ程度に薄くしており、このため、ニッケルシリサイド層７自体が第１のポリシリコン膜５、ＴｉＮ膜４の垂直部４ａ及び第２のポリシリコン膜１１と接触している。
【００８１】
この場合には、コンタクト９の下端面は、ＴｉＮ膜４の垂直部４ａの上端面と直接に接続される必要はなく、ニッケルシリサイド層７と接続されていればよい。従って、図７に示す第２の実施形態の第２変形例に示すように、コンタクト９の形成位置は、ＴｉＮ膜４における垂直部４ａの上側部分からずれていてもよい。
【００８２】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００８３】
図１１（ａ）〜図１１（ｃ）は本発明の第３の実施形態に係る半導体装置の要部の製造方法の工程順の断面構成を示している。ここでは、第２の実施形態との相違点のみを説明する。
【００８４】
まず、図１１（ａ）に示すように、ＣＭＰ法により平坦化された、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の上と、ＰＦＥＴ形成領域５０ｐにおける第２のポリシリコン膜１１及びＴｉＮ膜４の垂直部４ａの上とに全面にわたって、厚さが２０ｎｍの導電性を持たせた第３のポリシリコン膜１２をＣＶＤ法により堆積する。この第３のポリシリコン膜１２を堆積することにより、第１のポリシリコン膜５及び第２のポリシリコン膜１１から露出したＴｉＮ膜４の垂直部４ａの上端面が保護される。このため、後工程であるエクステンション注入工程におけるイオン注入機による金属汚染等を防止することができる。
【００８５】
次に、図１１（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜５及び第３のポリシリコン１２膜からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４、第２のポリシリコン膜１１及び第３のポリシリコン膜１２からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。その後、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及び第３のポリシリコン膜１２の上部にそれぞれニッケルシリサイド層７を形成する。ここで、第２のポリシリコン膜１２の厚さが１０ｎｍ程度の場合には、該第２のポリシリコン膜１２は、その膜厚の全体がニッケルシリサイド層７となる。
【００８６】
次に、図１１（ｃ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８、ニッケルシリサイド層７及び第３のポリシリコン膜１２を貫通して、ＴｉＮ膜４の垂直部４ａを露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００８７】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４の垂直部４ａと直接に又はニッケルシリサイド層７を介して接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【００８８】
以上説明したように、第３の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａを設けている。このため、コンタクト９とＴｉＮ膜４との間の電流経路には、ポリシリコン膜が介在しなくなるため、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【００８９】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００９０】
図１２は本発明の第４の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。図１２において、図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９１】
図１２に示すように、第４の実施形態に係る半導体装置は、ゲート電極２０を構成する第１のポリシリコン膜５、ＴｉＮ膜４の垂直部４ａ及び第２のポリシリコン膜１１の上には、厚さが１０ｎｍのＴｉＮ膜及び厚さが５０ｎｍのＷ膜からなる金属膜１３と、窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜１４とが順次形成されている。
【００９２】
従って、第４の実施形態に係るコンタクト９は、キャップ絶縁膜１４を貫通し、且つ金属膜１３を介してＴｉＮ膜４の垂直部４ａの上端面と電気的に接続されている。
【００９３】
（第４の実施形態の一変形例）
図１３に第４の実施形態の一変形例を示す。第４の実施形態においては、ＰＦＥＴを構成するメタルゲートのＴｉＮ膜４は、コンタクト９と金属膜１３を介して電気的に接続されるため、図１３に示すように、コンタクト９の形成位置は、ＴｉＮ膜４における垂直部４ａの上側部分からずれていてもよい。
【００９４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００９５】
図１４（ａ）〜図１４（ｃ）は本発明の第４の実施形態に係る半導体装置の要部の製造方法の工程順の断面構成を示している。ここでは、第２の実施形態及び第３の実施形態との相違点のみを説明する。
【００９６】
まず、図１４（ａ）に示すように、ＣＭＰ法により平坦化された、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の上と、ＰＦＥＴ形成領域５０ｐにおける第２のポリシリコン膜１１及びＴｉＮ膜４の垂直部４ａの上とに全面にわたって、ＰＶＤ法による厚さが１０ｎｍのＴｉＮ膜とＰＶＤ法による厚さが５０ｎｍのＷ膜とからなる金属膜１３を形成する。続いて、金属膜１３の上に、低圧ＣＶＤ法による厚さが１００ｎｍのＳｉＮからなるキャップ絶縁膜１４を形成する。
【００９７】
次に、図１４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜５及び金属膜１３からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４、第２のポリシリコン膜１１及び金属膜１３からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。その後、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部にそれぞれニッケルシリサイド層７を形成する。
【００９８】
次に、図１４（ｃ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８及びキャップ絶縁膜１４を貫通して、金属膜１３を露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００９９】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９が、ＴｉＮ膜及びＷ膜が積層されてなる金属膜１３を介してＴｉＮ膜４の垂直部４ａと接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【０１００】
以上説明したように、第４の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａと該垂直部４ａを覆う金属膜１３を設けている。このため、コンタクト９とＴｉＮ膜４との間の電流経路には、ポリシリコン膜が介在しなくなるため、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【０１０１】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１０２】
図１５は本発明の第５の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。図１５において、図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０３】
図１５に示すように、第５の実施形態に係る半導体装置は、ＮＦＥＴを構成する第１のゲート電極部２０ａにおいても、ゲート絶縁膜３と第１のポリシリコン膜５との間に、ＮＦＥＴの動作特性の向上に有効な金属材料である例えば炭化タンタル（Ｔａ２Ｃ）を設けることによって、ＭＩＰＳ構造を採るメタルゲートとしている。
【０１０４】
さらに、第５の実施形態に係るコンタクト９は、ＴｉＮ膜４の垂直部４ａの上端面と直接に接続されている。
【０１０５】
（第５の実施形態の第１変形例）
図１６に本発明の第５の実施形態の第１変形例に係る半導体装置の断面構成を示す。図１６において、図１５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０６】
図１６の第１変形例に示すように、ゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１の上部にニッケルシリサイド層７が形成されていてもよい。
【０１０７】
（第５の実施形態の第２変形例）
また、図１７に示す第２変形例のように、ゲート電極２０を構成する各ポリシリコン膜５、１１の上部にニッケルシリサイド層７が形成されている場合には、コンタクト９は、必ずしもＴｉＮ膜４の垂直部と直接に接続される必要はなく、ニッケルシリサイド層７を介して接続されていてもよい。
【０１０８】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【０１０９】
図１８（ａ）〜図１８（ｆ）は本発明の第５の実施形態の第１変形例に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１１０】
まず、図１８（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでも構わない。続いて、ゲート絶縁膜３の上に全面にわたって、ＰＶＤ法により、ＮＦＥＴ用の金属材料である厚さが１０ｎｍのＴａ２Ｃ膜１０を堆積する。続いて、ＣＶＤ法により、Ｔａ２Ｃ膜１０の上に厚さが１５０ｎｍの導電性を持たせた第１のポリシリコン膜５を堆積する。その後、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＰＦＥＴ形成領域５０Ｐの第１のポリシリコン膜５及びＴａ２Ｃ膜１０をウェットエッチングにより除去する。その後、レジストマスクを除去する。
【０１１１】
次に、図１８（ｂ）に示すように、ＰＶＤ法により、ゲート絶縁膜３及び第１のポリシリコン膜５の上に全面にわたって、ＰＦＥＴ用の金属材料である厚さが１０ｎｍのＴｉＮ膜４を堆積する。なお、ＴｉＮ膜４の堆積にはＣＶＤ法又はＡＬＤ法を用いてもよい。なお、成膜されるＴｉＮ膜４には、ＮＦＥＴ形成領域５０Ｎに形成されたＴａ２Ｃ膜１０及び第１のポリシリコン膜５のＰＦＥＴ形成領域５０Ｐ側の端面上に垂直部４ａが形成される必要がある。また、ＰＦＥＴのメタルゲート形成用の金属材料はＴｉＮに限られず、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上のＰＦＥＴの動作特性の向上に有効な金属材料を用いることができる。続いて、ＣＶＤ法により、ＴｉＮ膜４の上に厚さが１５０ｎｍの導電性を持たせた第２のポリシリコン膜１１を堆積する。
【０１１２】
次に、図１８（ｃ）に示すように、ＣＭＰ法により、堆積した第２のポリシリコン膜１１、ＴｉＮ膜４及び第１のポリシリコン膜５に対して研磨を行って表面を平坦化する。ここでは、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の厚さが１００ｎｍとなるように研磨し、これにより、ＰＦＥＴ形成領域５０ｐにおいては、第２のポリシリコン膜１１の厚さは９０ｎｍとなる。また、このＣＭＰ工程により、ＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分において、堆積したＴｉＮ膜４の垂直部４ａが、第１のポリシリコン膜５及び第２のポリシリコン膜１１の間から露出する。
【０１１３】
次に、図１８（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、Ｔａ２Ｃ膜１０及び第１のポリシリコン膜５からなるメタルゲートとなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４及び第２のポリシリコン膜１１からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。
【０１１４】
次に、図１８（ｅ）に示すように、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及びゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１のそれぞれの上部にニッケルシリサイド層７を形成する。
【０１１５】
次に、図１８（ｆ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８に対して、その下側のＴｉＮ膜４の垂直部４ａを露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【０１１６】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４の垂直部４ａと直接に接続されたメタルゲートが形成される。また、ＮＦＥＴ形成領域５０Ｎにおいても、ＭＩＰＳ構造となるメタルゲートが形成される。
【０１１７】
以上説明したように、第５の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａを設けているため、層間絶縁膜８にのみコンタクトホールを形成するだけで、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【０１１８】
なお、上述した製造方法のように、ゲート電極２０を構成するポリシリコン膜５、１１にニッケルシリサイド層７を形成する場合には、コンタクト９の下端部は必ずしもＴｉＮ膜４の垂直部４ａと直接に接続される必要はなく、ニッケルシリサイド層７と直接に接続されればよい。
【産業上の利用可能性】
【０１１９】
本発明に係る半導体装置及びその製造方法は、ＭＩＰＳ構造を持つメタルゲートを有する半導体装置等に有用である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】本発明の第１の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図３】本発明の第１の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図４】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図６】本発明の第２の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図７】本発明の第２の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図８】（ａ）〜（ｆ）は本発明の第２の実施形態の第１変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図９】本発明の第３の実施形態に係る半導体装置を示す構成断面図である。
【図１０】本発明の第３の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の要部の製造方法を示す工程順の構成断面図である。
【図１２】本発明の第４の実施形態に係る半導体装置を示す構成断面図である。
【図１３】本発明の第４の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の要部の製造方法を示す工程順の構成断面図である。
【図１５】本発明の第５の実施形態に係る半導体装置を示す構成断面図である。
【図１６】本発明の第５の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図１７】本発明の第５の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図１８】（ａ）〜（ｆ）は本発明の第５の実施形態の第１変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１９】（ａ）〜（ｆ）は従来のＭＩＰＳ構造のメタルゲートを有する半導体装置の製造方法を示す工程順の構成断面図である。
【図２０】従来のＭＩＰＳ構造のメタルゲートにおけるポリシリコン膜とＴｉＮ膜との間の界面抵抗の値とゲート電極の遅延時間との関係を示すグラフである。
【符号の説明】
【０１２１】
１ 半導体基板（半導体領域）
２ 素子分離膜
３ ゲート絶縁膜
４ 窒化チタン（ＴｉＮ）膜
４Ａ 窒化チタン（ＴｉＮ）膜
４ａ 垂直部
５ （第１の）ポリシリコン膜
６ サイドウォール
７ ニッケルシリサイド層
８ 層間絶縁膜
９ コンタクト
１０ 炭化タンタル（Ｔａ２Ｃ）膜
１１ 第２のポリシリコン膜
１２ 第３のポリシリコン膜
１３ 導電性保護膜
１４ 絶縁性保護膜
２０ ゲート電極
２０ａ 第１のゲート電極部
２０ｂ 第２のゲート電極部
５０Ｎ ＮＦＥＴ形成領域
５０Ｐ ＰＦＥＴ形成領域
【技術分野】
【０００１】
本発明は、メタルゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＭＩＳ（metal insulator semiconductor）型トランジスタにおけるメタルゲート構造のうち、金属材料とポリシリコンとを積層した、いわゆるＭＩＰＳ（metal-inserted polysilicon stack）構造の形成方法を図１９（ａ）〜図１９（ｆ）を参照しながら説明する（例えば、特許文献１を参照。）。
【０００３】
まず、図１９（ａ）に示すように、シリコンからなる半導体基板１０１の上部に、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜１０２を選択的に形成して、半導体基板１０１をＮＦＥＴ(N-type field effect transistor:Ｎ型電界効果トランジスタ）形成領域５０Ｎと、ＰＦＥＴ(P-type field effect transistor:Ｐ型電界効果トランジスタ）形成領域５０Ｐとに区画する。その後、しきい値（Ｖｔ）制御用の不純物注入及び注入された不純物の活性化熱処理を行う。続いて、半導体基板１０１上の全面にゲート絶縁膜１０３を形成する。続いて、形成されたゲート絶縁膜１０３上の全面に、仕事関数の値が大きく、ＰＦＥＴの動作特性に有効な窒化チタン（ＴｉＮ）膜１０４を堆積する。続いて、堆積したＴｉＮ膜１０４におけるＮＦＥＴ形成領域５０Ｎに含まれる部分を除去する。
【０００４】
次に、図１９（ｂ）に示すように、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの全面に、ポリシリコン膜１０５を堆積する。
【０００５】
次に、図１９（ｃ）に示すように、ポリシリコン膜１０５の上に、高融点金属であるタングステン（Ｗ）膜１０６と、窒化シリコン（ＳｉＮ）膜１０７とを順次堆積する。
【０００６】
次に、図１９（ｄ）に示すように、堆積した複数の膜をパターニングすることにより、ゲート電極１２０を形成する。具体的には、ゲート電極１２０として、ＮＦＥＴ形成領域５０Ｎにおいては、Ｗ膜１０６及びポリシリコン膜１０５からなる第１のゲート電極部１２０ａを形成し、ＰＦＥＴ形成領域５０Ｐにおいては、Ｗ膜１０６、ポリシリコン膜１０５及びＴｉＮ膜１０４からなる第２のゲート電極部１２０ｂを形成する。ここで、ゲート電極１２０は、ゲート幅方向に沿った断面を表している。
【０００７】
次に、図１９（ｅ）に示すように、ゲート電極１２０をマスクとした半導体基板１０１へのエクステンション注入によるＬＤＤ（lightly doped drain）層の形成、ゲート電極１２０へのサイドウォール１０８の形成、及びゲート電極１２０及びサイドウォール１０８をマスクとした半導体基板１０１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。その後は、図示はしないが、ニッケル（Ｎｉ）膜を半導体基板１０１上の全面に堆積して、ソース／ドレインの上部にニッケルシリサイド層を形成する
次に、図１９（ｆ）に示すように、半導体基板１０１の上に層間絶縁膜１０９を堆積し、堆積した層間絶縁膜１０９の上面を平坦化する。続いて、平坦化された層間絶縁膜１０９及びゲート電極１２０上のＳｉＮ膜１０７に対してその下側のＷ膜１０６を露出するコンタクトホールを形成し、該コンタクトホールにタングステン（Ｗ）を充填することにより、コンタクト１１０を形成する。
【０００８】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造を採るメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【特許文献１】特開２００７−０８８１２２号公報
【特許文献２】特開２００１−２７４３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来のＭＩＰＳ構造を採るメタルゲートを有する半導体装置は、ＰＦＥＴを構成するメタルゲートである第２のゲート電極部１２０ｂにおいて、ＴｉＮ膜１０４とポリシリコン膜１０５との間の界面抵抗が高いという問題がある。
【００１０】
メタルゲートを用いるトランジスタ、ここではＰＦＥＴを高速で動作させるには、トランジスタへの電荷の充電及び放電を速やかに行う必要がある。そのためには、コンタクト１１０からゲート絶縁膜１０３に接して形成されたＴｉＮ膜１０４までの電流経路における抵抗値を低く抑える必要がある。
【００１１】
上記の従来例においては、コンタクト１１０からＴｉＮ膜１０４までの電流経路にはポリシリコン膜１０５が介在しており、この場合の抵抗成分は、ポリシリコン膜１０５の比抵抗、ＴｉＮ膜１０４の比抵抗及びポリシリコン膜１０５とＴｉＮ膜１０４との間の界面抵抗とに分けられる。さらには、Ｗ膜１０６の比抵抗及び該Ｗ膜１０６とポリシリコン 膜１０５と間の界面抵抗も含まれるが、Ｗの比抵抗はＴｉＮと比べて低く、また、Ｗ膜１０６とポリシリコン膜１０５と間の界面抵抗も低く抑えることができることは知られている（例えば、特許文献２を参照。）。
【００１２】
図２０に、シミュレーションにより算出したポリシリコン膜１０５とＴｉＮ膜１０４との間の界面抵抗の値とゲート電極１２０の遅延時間との関係を示す。ここで、遅延時間とは、コンタクト１１０に所定の電圧を印加した瞬間を０ｓｅｃとし、ＴｉＮ膜１０４の電圧値が所定の印加電圧の９０％にまで到達した時間として定義する。なお、ここでは、ポリシリコン膜１０５の比抵抗値を１３００μΩｃｍと、ＴｉＮ膜１０４の比抵抗値を２００μΩｃｍと仮定している。図２０のシミュレーション結果から、必要な立ち上がり時間を１ｐｓｅｃと仮定すると、界面抵抗値はおよそ１×１０−７Ωｃｍ２以下に設定しなければならないことが分かる。なお、ここでは、タングステンとポリシリコンとの間の界面抵抗及びタングステンの比抵抗は無視している。
【００１３】
しかしながら、ＴｉＮ膜１０４とポリシリコン膜１０５との間の界面抵抗を実測したところ、およそ１×１０−５Ωｃｍ２程度であることが判明した。この界面抵抗値では、遅延時間は少なくとも１０ｐｓｅｃを超えるため、ギガＨｚレベルの高周波を扱う半導体装置の動作には、上記の従来例に係るゲートメタル構造は適用できない。
【００１４】
ポリシリコン膜１０５とＴｉＮ膜１０４との界面が高抵抗である原因は、ポリシリコン膜１０４をＴｉＮ膜１０４の上に堆積する際の初期段階での酸素の混入によるＴｉＮ膜１０４の酸化、又はＴｉＮ膜１０４とポリシリコン膜１０５と間に形成されるショットキ接合等が挙げられる。
【００１５】
理論的には、ゲートメタルの仕事関数の値がシリコンのバンドギャップの中にある場合は、ＴｉＮ膜１０４とポリシリコン膜１０５との間に生じるショットキ接合は不可避である。両者の界面抵抗の値を減少させるには、ポリシリコン膜１０５中のドーパント濃度を高めることによりショットキバリアをトンネリングする膜厚を薄くし、且つ、ポリシリコン膜１０５の堆積時の前処理及び堆積方法を最適化することにより、ポリシリコン膜１０５とＴｉＮ膜１０４との界面に高抵抗化に寄与する新たな膜が形成されないように細心の注意を払う必要がある。
【００１６】
本発明は、前記従来の問題を解決し、高速動作が可能なＭＩＰＳ構造を持つメタルゲートを含む半導体装置を得られるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明は、半導体装置を、ゲート電極と電気的に接続されるコンタクトとメタルゲートを構成する金属膜とをシリコン膜を介在させることなく接続する構成とする。
【００１８】
具体的に、本発明に係る第１の半導体装置は、半導体領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に順次形成され、第１の金属膜とシリコンからなる導電膜とにより構成されたゲート電極と、半導体領域の上にゲート電極を覆うように形成された絶縁膜と、絶縁膜及び導電膜を貫通して第１の金属膜と直接に接続された第２の金属膜とを備えていることを特徴とする。
【００１９】
第１の半導体装置によると、絶縁膜及び導電膜を貫通して第１の金属膜と直接に接続された第２の金属膜を備えており、すなわち、コンタクトである第２の金属膜が第１の金属膜とシリコンとの高抵抗となりやすい界面を介することなく直接に接続されるため、高速動作を実現することができる。
【００２０】
本発明に係る第２の半導体装置は、互いの極性が異なる第１の半導体領域及び第２の半導体領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜における第１の半導体領域の上に形成された第１の導電膜を含む第１のゲート電極と、ゲート絶縁膜における第２の半導体領域の上に順次形成され、第１の金属膜とシリコンからなる第２の導電膜とにより構成された第２のゲート電極と、第１の半導体領域及び第２の半導体領域の上にゲート電極を覆うように形成された絶縁膜と、絶縁膜を貫通して第１の金属膜と接続された第２の金属膜とを備え、第１の金属膜は第２の半導体領域における第１の半導体領域との境界部分において第２の半導体領域に対して垂直に立ち上がる垂直部を有し、第１の金属膜における垂直部の上端面は、第１の導電膜及び第２の導電膜から露出しており、第２の金属膜は、第１の金属膜における垂直部の上端面と接続されていることを特徴とする。
【００２１】
第２の半導体装置によると、メタルゲートを構成する第１の金属膜は、第２の半導体領域における第１の半導体領域との境界部分において第２の半導体領域に対して垂直に立ち上がる垂直部を有し、第１の金属膜における垂直部の上端面は、第１の導電膜及び第２の導電膜から露出しており、第２の金属膜は、第１の金属膜における垂直部の上端面と接続されている。これにより、コンタクトである第２の金属膜が第１の金属膜とシリコンとの高抵抗となりやすい界面を介することがないため、高速動作を実現することができる。
【００２２】
第２の半導体装置において、第１の導電膜はシリコンからなることが好ましい。
【００２３】
また、第２の半導体装置において、第１の導電膜は第３の金属膜であることが好ましい。
【００２４】
第２の半導体装置は、第１の導電膜の上面、第２の導電膜の上面及び第１の金属膜における垂直部の上端面を覆う第４の金属膜をさらに備え、第２の金属膜は、第１の金属膜における垂直部の上端面と第４の金属膜を介して電気的に接続されていることが好ましい。
【００２５】
第２の半導体装置は、第１の導電膜の上面、第２の導電膜の上面及び第１の金属膜における垂直部の上端面を覆うように順次形成され、シリコンからなる第３の導電膜と第４の金属膜とをさらに備え、第２の金属膜は、第４の金属膜及び第３の導電膜を貫通して第１の金属膜における垂直部の上端面と直接に接続されていることが好ましい。
【００２６】
この場合に、第４の金属膜は金属シリサイド又は高融点金属からなることが好ましい。
【００２７】
本発明に係る第１の半導体装置の製造方法は、半導体領域の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、第１の金属膜及びシリコンからなる導電膜を順次形成する工程と、第１の金属膜及び導電膜をパターニングすることにより、第１の金属膜及び導電膜からゲート電極を形成する工程と、半導体領域の上に、ゲート電極を覆う絶縁膜を形成する工程と、絶縁膜及び導電膜に対して、第１の金属膜を露出するコンタクトホールを形成する工程と、コンタクトホールに第２の金属膜を第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする。
【００２８】
本発明に係る第２の半導体装置の製造方法は、互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上にゲート絶縁膜を形成する工程と、第２の半導体領域におけるゲート絶縁膜の上に、第１の金属膜を選択的に形成する工程と、第１の半導体領域におけるゲート絶縁膜の上及び第２の半導体領域における第１の金属膜の上に、シリコンからなる導電膜を形成する工程と、第１の半導体領域においては、導電膜をパターニングして導電膜から第１のゲート電極を形成し、第２の半導体領域においては、導電膜及び第１の金属膜をパターニングして導電膜及び第１の金属膜から第２のゲート電極を形成する工程と、第１の半導体領域及び第２の半導体領域の上に、第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する工程と、絶縁膜及び導電膜に対して、第１の金属膜を露出するコンタクトホールを形成する工程と、コンタクトホールに第２の金属膜を第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする。
【００２９】
本発明に係る第３の半導体装置の製造方法は、互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、第１の半導体領域におけるゲート絶縁膜の上に、シリコンからなる第１の導電膜を選択的に形成する第２の工程と、第１の半導体領域における第１の導電膜の上及び該第１の導電膜における第２の半導体領域側の側面、並びに第２の半導体領域におけるゲート絶縁膜の上に跨るように、第１の金属膜を形成する第３の工程と、第１の金属膜の上に、シリコンからなる第２の導電膜を形成する第４の工程と、第２の導電膜を研磨することにより、第１の導電膜と、第１の金属膜における第１の導電膜及び第２の導電膜に挟まれた第１の導電膜の側面上部分の上端面とを露出する第５の工程と、第１の半導体領域においては、第１の導電膜をパターニングして第１の導電膜から第１のゲート電極を形成し、第２の半導体領域においては、第２の導電膜及び第１の金属膜をパターニングして第２の導電膜及び第１の金属膜から第２のゲート電極を形成する第６の工程と、第１の半導体領域及び第２の半導体領域の上に、第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する第７の工程と、絶縁膜に対して、第１の金属膜における上端面を露出するコンタクトホールを形成する第８の工程と、コンタクトホールに第２の金属膜を第１の金属膜における上端面と直接に接続されるように埋め込む第９の工程とを備えていることを特徴とする。
【００３０】
第３の半導体装置の製造方法は、第１の工程と第２の工程との間に、ゲート絶縁膜の上における第１の半導体領域に、第３の金属膜を選択的に形成する第１０の工程とをさらに備え、第６の工程において、第１のゲート電極は、第３の金属膜をもパターニングすることにより、第１の導電膜及び第３の金属膜により構成されることが好ましい。
【発明の効果】
【００３１】
本発明に係る半導体装置及びその製造方法によると、高速動作が可能なＭＩＰＳ構造を持つメタルゲートを有する半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３３】
図１は本発明の第１の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。
【００３４】
図１に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部は、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜２によって、ＮＦＥＴ（N-type field effect transistor）形成領域５０ＮとＰＦＥＴ（P-type field effect transistor）形成領域５０Ｐとに区画されている。
【００３５】
素子分離膜２が形成された半導体基板１に主面上には、厚さが１．５ｎｍの酸化シリコン（ＳｉＯ２）膜と厚さが３．０ｎｍの酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）膜とからなるゲート絶縁膜３が形成されている。
【００３６】
ゲート絶縁膜３の上には、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに跨ってゲート電極２０が形成されている。具体的には、ＮＦＥＴ形成領域５０Ｎにおいては、上部にニッケルシリサイド層７が形成され且つ厚さが１００ｎｍのポリシリコン膜５により構成された第１のゲート電極部２０ａが形成され、ＰＦＥＴ形成領域５０Ｐにおいては、厚さが１０ｎｍの窒化チタン（ＴｉＮ）膜４と上部にニッケルシリサイド層７が形成され且つ厚さが１００ｎｍのポリシリコン膜５とにより構成された第２のゲート電極部２０ｂが形成されている。なお、ニッケルシリサイド層７において、シリサイド化する金属はニッケル（Ｎｉ）に限られず、コバルト（Ｃｏ）又はチタン（Ｔｉ）等を用いることができる。
【００３７】
ゲート電極２０は、例えば酸化シリコンからなる層間絶縁膜８により覆われている。ゲート電極２０におけるＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの境界部分には、層間絶縁膜８、ニッケルシリサイド層７及びポリシリコン膜５を貫通してＴｉＮ膜４と直接に接続されたチタン（Ｔｉ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）が積層されてなるコンタクト９が形成されている。なお、コンタクト９の形成位置は、必ずしもＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの境界部分に限られず、コンタクト９とＴｉＮ膜４とが直接に接続される位置であれば構わない。
【００３８】
このように、第１の実施形態によると、コンタクト９は、第２のゲート電極部２０ｂにおけるポリシリコン膜５を貫通してＴｉＮ膜４と直接に接続されている。従って、コンタクト９とＴｉＮ膜４との間には、ポリシリコン膜５とＴｉＮ膜４との間の高抵抗となりやすい界面が介在しないため、ＰＦＥＴに対して高速動作を実現することができる。
【００３９】
（第１の実施形態の第１変形例）
図２に本発明の第１の実施形態の第１変形例に係る半導体装置の断面構成を示す。図２において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４０】
図２に示すように、第１変形例においては、第１のゲート電極部２０ａに対しても、第２のゲート電極部２０ｂと同様に、ゲート絶縁膜３とポリシリコン膜５との間に、ＴｉＮ膜４Ａを設けるＭＩＰＳ構造としてもよい。但し、この場合には、ＮＦＥＴにおけるゲート絶縁膜３に対する仕事関数の値の調整は、第１のゲート電極部２０ａのポリシリコン膜５に対するドーパント種の変更等により行うことができる。また、ゲート絶縁膜３の上にキャップ膜、例えば酸化ランタン（ＬａＯ）膜を堆積することによっても行うことができる。
【００４１】
（第１の実施形態の第２変形例）
また、図３に示す第２変形例のように、第１のゲート電極部２０ａの金属材料を炭化タンタル（Ｔａ２Ｃ）膜１０とし、第２のゲート電極部２０ｂの金属材料をＴｉＮ膜４としてもよい。
【００４２】
このように、ＮＦＥＴに対してもＭＩＰＳ構造としてもよく、ＮＦＥＴを構成するメタルゲートが第１変形例のようにＰＦＥＴを構成するメタルゲートと同一の金属材料を用いる場合には、例えばポリシリコン膜５へのドーパント種を変更し、また、第２変形例のようにＰＦＥＴを構成するメタルゲートと異なる金属材料を用いる場合には、Ｔａ２Ｃ又はＴａＣ等の有効仕事関数が４．６ｅＶ以下で、ＮＦＥＴの動作特性の向上に有効な金属材料を用いればよい。
【００４３】
なお、第１の実施形態及びその各変形例において、ゲート電極２０を構成するポリシリコン膜５の上部に形成したニッケルシリサイド層７は、必ずしも形成する必要はない。
【００４４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４５】
図４（ａ）〜図４（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００４６】
まず、図４（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるしきい値（Ｖｔ）制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍの酸化ハフニウムシリコン（ＨｆＳｉＯ）膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）と酸化シリコン（ＳｉＯ２）との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、高誘電体は、酸窒化ハフニウムシリコンに限られず、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウム（ＨｆＯ２）又はジルコニム（Ｚｒ）系酸化物等を用いることができる。また、ゲート絶縁膜３は、高誘電体材料を含まない酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）でも構わない。続いて、ゲート絶縁膜３の上に全面にわたって、厚さが１０ｎｍの窒化チタン（ＴｉＮ）膜４を堆積する。ここでは、ＴｉＮ膜４の成膜には、化学的気相堆積（ＣＶＤ）法、物理的気相堆積（ＰＶＤ）法又は原子層堆積（ＡＬＤ）法等を用いることができる。また、メタルゲート用の金属材料は、ＴｉＮに限られず、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上の、ＰＦＥＴの動作特性の向上に有効な金属を含む材料を用いることができる。続いて、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０ＮのＴｉＮ膜４をウェットエッチングにより除去する。その後、レジストマスクを除去する。
【００４７】
次に、図４（ｂ）に示すように、ＣＶＤ法により、ゲート絶縁膜３及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせたポリシリコン膜５を堆積する。
【００４８】
次に、図４（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコン膜５からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４及びポリシリコン膜５からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ（lightly doped drain）層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。
【００４９】
次に、図４（ｄ）に示すように、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及びゲート電極２０の上部にそれぞれニッケルシリサイド層７を形成する。
【００５０】
次に、図４（ｅ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８、ニッケルシリサイド層７及びポリシリコン膜５に対して、その下側のＴｉＮ膜４を露出するコンタクトホールを選択的に形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００５１】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４と直接に接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【００５２】
以上の製造方法により、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５４】
図５は本発明の第２の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。
【００５５】
図５に示すように、Ｓｉからなる半導体基板１の上部は、ＳＴＩ等からなる素子分離膜２によって、ＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画されている。
【００５６】
素子分離膜２が形成された半導体基板１に主面上には、厚さが１．５ｎｍのＳｉＯ２膜と厚さが３．０ｎｍのＨｆＳｉＯＮ膜とからなるゲート絶縁膜３が形成されている。
【００５７】
ゲート絶縁膜３の上には、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに跨ってゲート電極２０が形成されている。具体的には、ＮＦＥＴ形成領域５０Ｎにおいては、厚さが１００ｎｍの第１のポリシリコン膜５により構成された第１のゲート電極部２０ａが形成され、ＰＦＥＴ形成領域５０Ｐにおいては、厚さが１０ｎｍのＴｉＮ膜４と厚さが９０ｎｍの第２のポリシリコン膜１１とにより構成された第２のゲート電極部２０ｂが形成されている。
【００５８】
第２の実施形態の特徴として、ＰＦＥＴを構成するＴｉＮ膜４は、ＰＦＥＴ形成領域５０ＰにおけるＮＦＥＴ形成領域５０Ｎとの境界部分において半導体基板１の主面に対して垂直に立ち上がる垂直部４ａを有している。なお、垂直部４ａの形成位置は、必ずしもＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐの境界部分に限られない。
【００５９】
ゲート電極２０は、例えば酸化シリコンからなる層間絶縁膜８により覆われている。ゲート電極２０におけるＴｉＮ膜４の垂直部４ａの上側部分には、層間絶縁膜８を貫通してＴｉＮ膜４の垂直部４ａと直接に接続されたＴｉ、ＴｉＮ及びＷが積層されてなるコンタクト９が形成されている。
【００６０】
このように、第２の実施形態によると、コンタクト９は、第２のゲート電極部２０ｂを構成するＴｉＮ膜４が第２のポリシリコン膜１１から露出した垂直部４ａと直接に接続されている。従って、コンタクト９とＴｉＮ膜４との間には、第２のポリシリコン膜１１とＴｉＮ膜４との間の高抵抗となりやすい界面が介在しないため、ＰＦＥＴに対して高速動作を実現することができる。
【００６１】
（第２の実施形態の第１変形例）
図６に本発明の第２の実施形態の第１変形例に係る半導体装置の断面構成を示す。図６において、図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６２】
図６の第１変形例に示すように、ゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１の上部にニッケルシリサイド層７が形成されていてもよい。
【００６３】
（第２の実施形態の第２変形例）
また、図７に示す第２変形例のように、ゲート電極２０を構成する各ポリシリコン膜５、１１の上部にニッケルシリサイド層７が形成されている場合には、コンタクト９は、必ずしもＴｉＮ膜４の垂直部４ａと直接に接続される必要はなく、ニッケルシリサイド層７を介して接続されていてもよい。
【００６４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００６５】
図８（ａ）〜図８（ｆ）は本発明の第２の実施形態の第１変形例に係る半導体装置の製造方法の工程順の断面構成を示している。
【００６６】
まず、図８（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでも構わない。続いて、ゲート絶縁膜３の上に全面にわたって、ＣＶＤ法により、厚さが１５０ｎｍの導電性を持たせた第１のポリシリコン膜５を堆積する。続いて、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＰＦＥＴ形成領域５０Ｐの第１のポリシリコン膜５をウェットエッチングにより除去する。ここで、ポリシリコンに対するウエットエッチングにはアンモニア（ＮＨ３）溶液を用いることができる。アンモニア溶液を用いたＨｆＳｉＯＮのシリコンに対するエッチング選択比はほぼ０であり、従って、アンモニア溶液により、ゲート絶縁膜３をエッチングすることなく、第１のポリシリコン膜５をエッチングすることができる。その後、レジストマスクを除去する。
【００６７】
次に、図８（ｂ）に示すように、ＰＶＤ法により、ゲート絶縁膜３及び第１のポリシリコン膜５の上に全面にわたって、厚さが１０ｎｍのＴｉＮ膜４を堆積する。なお、ＴｉＮ膜４の堆積にはＣＶＤ法又はＡＬＤ法を用いてもよい。なお、成膜されるＴｉＮ膜４には、ＮＦＥＴ形成領域５０Ｎに形成された第１のポリシリコン膜５のＰＦＥＴ形成領域５０Ｐ側の端面上に垂直部４ａが形成される必要がある。また、ＰＦＥＴのメタルゲート形成用の金属材料はＴｉＮに限られず、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上のＰＦＥＴの動作特性の向上に有効な金属材料を用いることができる。続いて、ＣＶＤ法により、ＴｉＮ膜４の上に厚さが１５０ｎｍの導電性を持たせた第２のポリシリコン膜１１を堆積する。
【００６８】
次に、図８（ｃ）に示すように、ＣＭＰ法により、堆積した第２のポリシリコン膜１１、ＴｉＮ膜４及び第１のポリシリコン膜５に対して研磨を行って表面を平坦化する。ここでは、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の厚さが１００ｎｍとなるように研磨し、これにより、ＰＦＥＴ形成領域５０ｐにおいては、第２のポリシリコン膜１１の厚さは９０ｎｍとなる。また、このＣＭＰ工程により、ＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分において、堆積したＴｉＮ膜４の垂直部４ａが第１のポリシリコン膜５及び第２のポリシリコン膜１１の間から露出する。
【００６９】
次に、図８（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜５からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４及び第２のポリシリコン膜１１からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。
【００７０】
次に、図８（ｅ）に示すように、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及びゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１のそれぞれの上部にニッケルシリサイド層７を形成する。
【００７１】
次に、図８（ｆ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８に対して、その下側のＴｉＮ膜４の垂直部４ａを露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００７２】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４の垂直部４ａと直接に接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【００７３】
以上説明したように、第２の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａを設けているため、層間絶縁膜８にのみコンタクトホールを形成するだけで、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【００７４】
なお、上述した製造方法のように、ゲート電極２０を構成するポリシリコン膜５、１１にニッケルシリサイド層７を形成する場合には、コンタクト９の下端部は必ずしもＴｉＮ膜４の垂直部４ａと直接に接続される必要はなく、ニッケルシリサイド層７と直接に接続されればよい。
【００７５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７６】
図９は本発明の第３の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。図９において、図６と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７７】
図９に示すように、第３の実施形態に係る半導体装置は、ゲート電極２０を構成する第１のポリシリコン膜５、ＴｉＮ膜４の垂直部４ａ及び第２のポリシリコン膜１１の上に、厚さが２０ｎｍの導電性を持たせた第３のポリシリコン膜１２が形成されている。
【００７８】
なお、ここでは、第３のポリシリコン膜１２の上部はニッケルシリサイド層７が形成されている。従って、コンタクト９は、ニッケルシリサイド層７及び第３のポリシリコン膜１２を貫通して、ＴｉＮ膜４の垂直部４ａの上端面と直接に接続されている。
【００７９】
（第３の実施形態の一変形例）
図１０に第３の実施形態の一変形例に係る半導体装置の断面構成を示す。
【００８０】
図１０に示すように、本変形例に係る半導体装置は、第３のポリシリコン膜１２の厚さを、例えば１０ｎｍ程度に薄くしており、このため、ニッケルシリサイド層７自体が第１のポリシリコン膜５、ＴｉＮ膜４の垂直部４ａ及び第２のポリシリコン膜１１と接触している。
【００８１】
この場合には、コンタクト９の下端面は、ＴｉＮ膜４の垂直部４ａの上端面と直接に接続される必要はなく、ニッケルシリサイド層７と接続されていればよい。従って、図７に示す第２の実施形態の第２変形例に示すように、コンタクト９の形成位置は、ＴｉＮ膜４における垂直部４ａの上側部分からずれていてもよい。
【００８２】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００８３】
図１１（ａ）〜図１１（ｃ）は本発明の第３の実施形態に係る半導体装置の要部の製造方法の工程順の断面構成を示している。ここでは、第２の実施形態との相違点のみを説明する。
【００８４】
まず、図１１（ａ）に示すように、ＣＭＰ法により平坦化された、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の上と、ＰＦＥＴ形成領域５０ｐにおける第２のポリシリコン膜１１及びＴｉＮ膜４の垂直部４ａの上とに全面にわたって、厚さが２０ｎｍの導電性を持たせた第３のポリシリコン膜１２をＣＶＤ法により堆積する。この第３のポリシリコン膜１２を堆積することにより、第１のポリシリコン膜５及び第２のポリシリコン膜１１から露出したＴｉＮ膜４の垂直部４ａの上端面が保護される。このため、後工程であるエクステンション注入工程におけるイオン注入機による金属汚染等を防止することができる。
【００８５】
次に、図１１（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜５及び第３のポリシリコン１２膜からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４、第２のポリシリコン膜１１及び第３のポリシリコン膜１２からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。その後、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及び第３のポリシリコン膜１２の上部にそれぞれニッケルシリサイド層７を形成する。ここで、第２のポリシリコン膜１２の厚さが１０ｎｍ程度の場合には、該第２のポリシリコン膜１２は、その膜厚の全体がニッケルシリサイド層７となる。
【００８６】
次に、図１１（ｃ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８、ニッケルシリサイド層７及び第３のポリシリコン膜１２を貫通して、ＴｉＮ膜４の垂直部４ａを露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００８７】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４の垂直部４ａと直接に又はニッケルシリサイド層７を介して接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【００８８】
以上説明したように、第３の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａを設けている。このため、コンタクト９とＴｉＮ膜４との間の電流経路には、ポリシリコン膜が介在しなくなるため、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【００８９】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００９０】
図１２は本発明の第４の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。図１２において、図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９１】
図１２に示すように、第４の実施形態に係る半導体装置は、ゲート電極２０を構成する第１のポリシリコン膜５、ＴｉＮ膜４の垂直部４ａ及び第２のポリシリコン膜１１の上には、厚さが１０ｎｍのＴｉＮ膜及び厚さが５０ｎｍのＷ膜からなる金属膜１３と、窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜１４とが順次形成されている。
【００９２】
従って、第４の実施形態に係るコンタクト９は、キャップ絶縁膜１４を貫通し、且つ金属膜１３を介してＴｉＮ膜４の垂直部４ａの上端面と電気的に接続されている。
【００９３】
（第４の実施形態の一変形例）
図１３に第４の実施形態の一変形例を示す。第４の実施形態においては、ＰＦＥＴを構成するメタルゲートのＴｉＮ膜４は、コンタクト９と金属膜１３を介して電気的に接続されるため、図１３に示すように、コンタクト９の形成位置は、ＴｉＮ膜４における垂直部４ａの上側部分からずれていてもよい。
【００９４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００９５】
図１４（ａ）〜図１４（ｃ）は本発明の第４の実施形態に係る半導体装置の要部の製造方法の工程順の断面構成を示している。ここでは、第２の実施形態及び第３の実施形態との相違点のみを説明する。
【００９６】
まず、図１４（ａ）に示すように、ＣＭＰ法により平坦化された、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の上と、ＰＦＥＴ形成領域５０ｐにおける第２のポリシリコン膜１１及びＴｉＮ膜４の垂直部４ａの上とに全面にわたって、ＰＶＤ法による厚さが１０ｎｍのＴｉＮ膜とＰＶＤ法による厚さが５０ｎｍのＷ膜とからなる金属膜１３を形成する。続いて、金属膜１３の上に、低圧ＣＶＤ法による厚さが１００ｎｍのＳｉＮからなるキャップ絶縁膜１４を形成する。
【００９７】
次に、図１４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜５及び金属膜１３からなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４、第２のポリシリコン膜１１及び金属膜１３からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。その後、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部にそれぞれニッケルシリサイド層７を形成する。
【００９８】
次に、図１４（ｃ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８及びキャップ絶縁膜１４を貫通して、金属膜１３を露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【００９９】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９が、ＴｉＮ膜及びＷ膜が積層されてなる金属膜１３を介してＴｉＮ膜４の垂直部４ａと接続されたメタルゲートが形成され、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンゲートが形成される。
【０１００】
以上説明したように、第４の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａと該垂直部４ａを覆う金属膜１３を設けている。このため、コンタクト９とＴｉＮ膜４との間の電流経路には、ポリシリコン膜が介在しなくなるため、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【０１０１】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１０２】
図１５は本発明の第５の実施形態に係る半導体装置であって、ＭＩＰＳ構造を採るメタルゲートを含むトランジスタのゲート幅方向の断面構成を示している。図１５において、図５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０３】
図１５に示すように、第５の実施形態に係る半導体装置は、ＮＦＥＴを構成する第１のゲート電極部２０ａにおいても、ゲート絶縁膜３と第１のポリシリコン膜５との間に、ＮＦＥＴの動作特性の向上に有効な金属材料である例えば炭化タンタル（Ｔａ２Ｃ）を設けることによって、ＭＩＰＳ構造を採るメタルゲートとしている。
【０１０４】
さらに、第５の実施形態に係るコンタクト９は、ＴｉＮ膜４の垂直部４ａの上端面と直接に接続されている。
【０１０５】
（第５の実施形態の第１変形例）
図１６に本発明の第５の実施形態の第１変形例に係る半導体装置の断面構成を示す。図１６において、図１５と同一の構成部材には同一の符号を付すことにより説明を省略する。
【０１０６】
図１６の第１変形例に示すように、ゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１の上部にニッケルシリサイド層７が形成されていてもよい。
【０１０７】
（第５の実施形態の第２変形例）
また、図１７に示す第２変形例のように、ゲート電極２０を構成する各ポリシリコン膜５、１１の上部にニッケルシリサイド層７が形成されている場合には、コンタクト９は、必ずしもＴｉＮ膜４の垂直部と直接に接続される必要はなく、ニッケルシリサイド層７を介して接続されていてもよい。
【０１０８】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【０１０９】
図１８（ａ）〜図１８（ｆ）は本発明の第５の実施形態の第１変形例に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１１０】
まず、図１８（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでも構わない。続いて、ゲート絶縁膜３の上に全面にわたって、ＰＶＤ法により、ＮＦＥＴ用の金属材料である厚さが１０ｎｍのＴａ２Ｃ膜１０を堆積する。続いて、ＣＶＤ法により、Ｔａ２Ｃ膜１０の上に厚さが１５０ｎｍの導電性を持たせた第１のポリシリコン膜５を堆積する。その後、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＰＦＥＴ形成領域５０Ｐの第１のポリシリコン膜５及びＴａ２Ｃ膜１０をウェットエッチングにより除去する。その後、レジストマスクを除去する。
【０１１１】
次に、図１８（ｂ）に示すように、ＰＶＤ法により、ゲート絶縁膜３及び第１のポリシリコン膜５の上に全面にわたって、ＰＦＥＴ用の金属材料である厚さが１０ｎｍのＴｉＮ膜４を堆積する。なお、ＴｉＮ膜４の堆積にはＣＶＤ法又はＡＬＤ法を用いてもよい。なお、成膜されるＴｉＮ膜４には、ＮＦＥＴ形成領域５０Ｎに形成されたＴａ２Ｃ膜１０及び第１のポリシリコン膜５のＰＦＥＴ形成領域５０Ｐ側の端面上に垂直部４ａが形成される必要がある。また、ＰＦＥＴのメタルゲート形成用の金属材料はＴｉＮに限られず、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上のＰＦＥＴの動作特性の向上に有効な金属材料を用いることができる。続いて、ＣＶＤ法により、ＴｉＮ膜４の上に厚さが１５０ｎｍの導電性を持たせた第２のポリシリコン膜１１を堆積する。
【０１１２】
次に、図１８（ｃ）に示すように、ＣＭＰ法により、堆積した第２のポリシリコン膜１１、ＴｉＮ膜４及び第１のポリシリコン膜５に対して研磨を行って表面を平坦化する。ここでは、ＮＦＥＴ形成領域５０Ｎにおける第１のポリシリコン膜５の厚さが１００ｎｍとなるように研磨し、これにより、ＰＦＥＴ形成領域５０ｐにおいては、第２のポリシリコン膜１１の厚さは９０ｎｍとなる。また、このＣＭＰ工程により、ＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分において、堆積したＴｉＮ膜４の垂直部４ａが、第１のポリシリコン膜５及び第２のポリシリコン膜１１の間から露出する。
【０１１３】
次に、図１８（ｄ）に示すように、リソグラフィ法及びドライエッチング法により、ゲートパターニングを行い、ＮＦＥＴ形成領域５０Ｎにおいては、Ｔａ２Ｃ膜１０及び第１のポリシリコン膜５からなるメタルゲートとなる第１のゲート電極部２０ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜４及び第２のポリシリコン膜１１からなるメタルゲートとなる第２のゲート電極部２０ｂを形成する。続いて、図示はしないが、ゲート電極２０をマスクとした半導体基板１へのエクステンション注入によるＬＤＤ層の形成、ゲート電極２０へのサイドウォール６の形成、及びゲート電極２０及びサイドウォール６をマスクとした半導体基板１へのソース／ドレイン注入を行い、注入された不純物の活性化熱処理を行う。
【０１１４】
次に、図１８（ｅ）に示すように、半導体基板１上の全面にニッケル（Ｎｉ）膜を堆積して、ソース／ドレインの上部及びゲート電極２０を構成する第１のポリシリコン膜５及び第２のポリシリコン膜１１のそれぞれの上部にニッケルシリサイド層７を形成する。
【０１１５】
次に、図１８（ｆ）に示すように、半導体基板１の上に層間絶縁膜８を堆積し、堆積した層間絶縁膜８の上面をＣＭＰ法により平坦化する。続いて、ゲート電極２０におけるＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとの境界部分に、層間絶縁膜８に対して、その下側のＴｉＮ膜４の垂直部４ａを露出するコンタクトホールを形成する。その後、スパッタ法によるＴｉ膜とＣＶＤ法によるＴｉＮ膜及びＷ膜とを順次堆積して、コンタクトホールを埋め込むことにより、コンタクト９を形成する。
【０１１６】
これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ＭＩＰＳ構造であって、コンタクト９がＴｉＮ膜４の垂直部４ａと直接に接続されたメタルゲートが形成される。また、ＮＦＥＴ形成領域５０Ｎにおいても、ＭＩＰＳ構造となるメタルゲートが形成される。
【０１１７】
以上説明したように、第５の実施形態においては、ＰＦＥＴのメタルゲートを構成するＴｉＮ膜４にその上側に形成される第２のポリシリコン膜１１から露出する垂直部４ａを設けているため、層間絶縁膜８にのみコンタクトホールを形成するだけで、高周波動作に適したＮＦＥＴ及びＰＦＥＴを有する半導体装置を形成することができる。
【０１１８】
なお、上述した製造方法のように、ゲート電極２０を構成するポリシリコン膜５、１１にニッケルシリサイド層７を形成する場合には、コンタクト９の下端部は必ずしもＴｉＮ膜４の垂直部４ａと直接に接続される必要はなく、ニッケルシリサイド層７と直接に接続されればよい。
【産業上の利用可能性】
【０１１９】
本発明に係る半導体装置及びその製造方法は、ＭＩＰＳ構造を持つメタルゲートを有する半導体装置等に有用である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】本発明の第１の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図３】本発明の第１の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図４】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す構成断面図である。
【図６】本発明の第２の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図７】本発明の第２の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図８】（ａ）〜（ｆ）は本発明の第２の実施形態の第１変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図９】本発明の第３の実施形態に係る半導体装置を示す構成断面図である。
【図１０】本発明の第３の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の要部の製造方法を示す工程順の構成断面図である。
【図１２】本発明の第４の実施形態に係る半導体装置を示す構成断面図である。
【図１３】本発明の第４の実施形態の一変形例に係る半導体装置を示す構成断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の要部の製造方法を示す工程順の構成断面図である。
【図１５】本発明の第５の実施形態に係る半導体装置を示す構成断面図である。
【図１６】本発明の第５の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図１７】本発明の第５の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図１８】（ａ）〜（ｆ）は本発明の第５の実施形態の第１変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図１９】（ａ）〜（ｆ）は従来のＭＩＰＳ構造のメタルゲートを有する半導体装置の製造方法を示す工程順の構成断面図である。
【図２０】従来のＭＩＰＳ構造のメタルゲートにおけるポリシリコン膜とＴｉＮ膜との間の界面抵抗の値とゲート電極の遅延時間との関係を示すグラフである。
【符号の説明】
【０１２１】
１ 半導体基板（半導体領域）
２ 素子分離膜
３ ゲート絶縁膜
４ 窒化チタン（ＴｉＮ）膜
４Ａ 窒化チタン（ＴｉＮ）膜
４ａ 垂直部
５ （第１の）ポリシリコン膜
６ サイドウォール
７ ニッケルシリサイド層
８ 層間絶縁膜
９ コンタクト
１０ 炭化タンタル（Ｔａ２Ｃ）膜
１１ 第２のポリシリコン膜
１２ 第３のポリシリコン膜
１３ 導電性保護膜
１４ 絶縁性保護膜
２０ ゲート電極
２０ａ 第１のゲート電極部
２０ｂ 第２のゲート電極部
５０Ｎ ＮＦＥＴ形成領域
５０Ｐ ＰＦＥＴ形成領域
【特許請求の範囲】
【請求項１】
半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に順次形成され、第１の金属膜とシリコンからなる導電膜とにより構成されたゲート電極と、
前記半導体領域の上に前記ゲート電極を覆うように形成された絶縁膜と、
前記絶縁膜及び導電膜を貫通して前記第１の金属膜と直接に接続された第２の金属膜とを備えていることを特徴とする半導体装置。
【請求項２】
互いの極性が異なる第１の半導体領域及び第２の半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜における前記第１の半導体領域の上に形成された第１の導電膜を含む第１のゲート電極と、
前記ゲート絶縁膜における前記第２の半導体領域の上に順次形成され、第１の金属膜とシリコンからなる第２の導電膜とにより構成された第２のゲート電極と、
前記第１の半導体領域及び第２の半導体領域の上に前記ゲート電極を覆うように形成された絶縁膜と、
前記絶縁膜を貫通して前記第１の金属膜と接続された第２の金属膜とを備え、
前記第１の金属膜は、前記第２の半導体領域における前記第１の半導体領域との境界部分において前記第２の半導体領域に対して垂直に立ち上がる垂直部を有し、
前記第１の金属膜における前記垂直部の上端面は、前記第１の導電膜及び第２の導電膜から露出しており、
前記第２の金属膜は、前記第１の金属膜における前記垂直部の上端面と接続されていることを特徴とする半導体装置。
【請求項３】
前記第１の導電膜は、シリコンからなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の導電膜は、第３の金属膜であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１の導電膜の上面、前記第２の導電膜の上面及び前記第１の金属膜における前記垂直部の上端面を覆う第４の金属膜をさらに備え、
前記第２の金属膜は、前記第１の金属膜における前記垂直部の上端面と前記第４の金属膜を介して電気的に接続されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の導電膜の上面、前記第２の導電膜の上面及び前記第１の金属膜における前記垂直部の上端面を覆うように順次形成され、シリコンからなる第３の導電膜と第４の金属膜とをさらに備え、
前記第２の金属膜は、前記第４の金属膜及び第３の導電膜を貫通して前記第１の金属膜における前記垂直部の上端面と直接に接続されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記第４の金属膜は、金属シリサイド又は高融点金属からなることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
半導体領域の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、第１の金属膜及びシリコンからなる導電膜を順次形成する工程と、
前記第１の金属膜及び導電膜をパターニングすることにより、前記第１の金属膜及び導電膜からゲート電極を形成する工程と、
前記半導体領域の上に、前記ゲート電極を覆う絶縁膜を形成する工程と、
前記絶縁膜及び導電膜に対して、前記第１の金属膜を露出するコンタクトホールを形成する工程と、
前記コンタクトホールに第２の金属膜を前記第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上に、ゲート絶縁膜を形成する工程と、
前記第２の半導体領域における前記ゲート絶縁膜の上に、第１の金属膜を選択的に形成する工程と、
前記第１の半導体領域における前記ゲート絶縁膜の上及び前記第２の半導体領域における前記第１の金属膜の上に、シリコンからなる導電膜を形成する工程と、
前記第１の半導体領域においては、前記導電膜をパターニングして前記導電膜から第１のゲート電極を形成し、前記第２の半導体領域においては、前記導電膜及び第１の金属膜をパターニングして前記導電膜及び第１の金属膜から第２のゲート電極を形成する工程と、
前記第１の半導体領域及び第２の半導体領域の上に、前記第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する工程と、
前記絶縁膜及び導電膜に対して、前記第１の金属膜を露出するコンタクトホールを形成する工程と、
前記コンタクトホールに第２の金属膜を前記第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
前記第１の半導体領域における前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を選択的に形成する第２の工程と、
前記第１の半導体領域における前記第１の導電膜の上及び該第１の導電膜における前記第２の半導体領域側の側面、並びに前記第２の半導体領域における前記ゲート絶縁膜の上に跨るように、第１の金属膜を形成する第３の工程と、
前記第１の金属膜の上に、シリコンからなる第２の導電膜を形成する第４の工程と、
前記第２の導電膜を研磨することにより、前記第１の導電膜と、前記第１の金属膜における前記第１の導電膜及び第２の導電膜に挟まれた第１の導電膜の側面上部分の上端面とを露出する第５の工程と、
前記第１の半導体領域においては、前記第１の導電膜をパターニングして前記第１の導電膜から第１のゲート電極を形成し、前記第２の半導体領域においては、前記第２の導電膜及び第１の金属膜をパターニングして前記第２の導電膜及び第１の金属膜から第２のゲート電極を形成する第６の工程と、
前記第１の半導体領域及び第２の半導体領域の上に、前記第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する第７の工程と、
前記絶縁膜に対して、前記第１の金属膜における前記上端面を露出するコンタクトホールを形成する第８の工程と、
前記コンタクトホールに第２の金属膜を前記第１の金属膜における前記上端面と直接に接続されるように埋め込む第９の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１の工程と前記第２の工程との間に、
前記ゲート絶縁膜の上における前記第１の半導体領域に、第３の金属膜を選択的に形成する第１０の工程とをさらに備え、
前記第６の工程において、前記第１のゲート電極は、前記第３の金属膜をもパターニングすることにより、前記第１の導電膜及び第３の金属膜により構成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１】
半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に順次形成され、第１の金属膜とシリコンからなる導電膜とにより構成されたゲート電極と、
前記半導体領域の上に前記ゲート電極を覆うように形成された絶縁膜と、
前記絶縁膜及び導電膜を貫通して前記第１の金属膜と直接に接続された第２の金属膜とを備えていることを特徴とする半導体装置。
【請求項２】
互いの極性が異なる第１の半導体領域及び第２の半導体領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜における前記第１の半導体領域の上に形成された第１の導電膜を含む第１のゲート電極と、
前記ゲート絶縁膜における前記第２の半導体領域の上に順次形成され、第１の金属膜とシリコンからなる第２の導電膜とにより構成された第２のゲート電極と、
前記第１の半導体領域及び第２の半導体領域の上に前記ゲート電極を覆うように形成された絶縁膜と、
前記絶縁膜を貫通して前記第１の金属膜と接続された第２の金属膜とを備え、
前記第１の金属膜は、前記第２の半導体領域における前記第１の半導体領域との境界部分において前記第２の半導体領域に対して垂直に立ち上がる垂直部を有し、
前記第１の金属膜における前記垂直部の上端面は、前記第１の導電膜及び第２の導電膜から露出しており、
前記第２の金属膜は、前記第１の金属膜における前記垂直部の上端面と接続されていることを特徴とする半導体装置。
【請求項３】
前記第１の導電膜は、シリコンからなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の導電膜は、第３の金属膜であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１の導電膜の上面、前記第２の導電膜の上面及び前記第１の金属膜における前記垂直部の上端面を覆う第４の金属膜をさらに備え、
前記第２の金属膜は、前記第１の金属膜における前記垂直部の上端面と前記第４の金属膜を介して電気的に接続されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の導電膜の上面、前記第２の導電膜の上面及び前記第１の金属膜における前記垂直部の上端面を覆うように順次形成され、シリコンからなる第３の導電膜と第４の金属膜とをさらに備え、
前記第２の金属膜は、前記第４の金属膜及び第３の導電膜を貫通して前記第１の金属膜における前記垂直部の上端面と直接に接続されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記第４の金属膜は、金属シリサイド又は高融点金属からなることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
半導体領域の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、第１の金属膜及びシリコンからなる導電膜を順次形成する工程と、
前記第１の金属膜及び導電膜をパターニングすることにより、前記第１の金属膜及び導電膜からゲート電極を形成する工程と、
前記半導体領域の上に、前記ゲート電極を覆う絶縁膜を形成する工程と、
前記絶縁膜及び導電膜に対して、前記第１の金属膜を露出するコンタクトホールを形成する工程と、
前記コンタクトホールに第２の金属膜を前記第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上に、ゲート絶縁膜を形成する工程と、
前記第２の半導体領域における前記ゲート絶縁膜の上に、第１の金属膜を選択的に形成する工程と、
前記第１の半導体領域における前記ゲート絶縁膜の上及び前記第２の半導体領域における前記第１の金属膜の上に、シリコンからなる導電膜を形成する工程と、
前記第１の半導体領域においては、前記導電膜をパターニングして前記導電膜から第１のゲート電極を形成し、前記第２の半導体領域においては、前記導電膜及び第１の金属膜をパターニングして前記導電膜及び第１の金属膜から第２のゲート電極を形成する工程と、
前記第１の半導体領域及び第２の半導体領域の上に、前記第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する工程と、
前記絶縁膜及び導電膜に対して、前記第１の金属膜を露出するコンタクトホールを形成する工程と、
前記コンタクトホールに第２の金属膜を前記第１の金属膜と直接に接続されるように埋め込む工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
互いの極性が異なる第１の半導体領域と第２の半導体領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
前記第１の半導体領域における前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を選択的に形成する第２の工程と、
前記第１の半導体領域における前記第１の導電膜の上及び該第１の導電膜における前記第２の半導体領域側の側面、並びに前記第２の半導体領域における前記ゲート絶縁膜の上に跨るように、第１の金属膜を形成する第３の工程と、
前記第１の金属膜の上に、シリコンからなる第２の導電膜を形成する第４の工程と、
前記第２の導電膜を研磨することにより、前記第１の導電膜と、前記第１の金属膜における前記第１の導電膜及び第２の導電膜に挟まれた第１の導電膜の側面上部分の上端面とを露出する第５の工程と、
前記第１の半導体領域においては、前記第１の導電膜をパターニングして前記第１の導電膜から第１のゲート電極を形成し、前記第２の半導体領域においては、前記第２の導電膜及び第１の金属膜をパターニングして前記第２の導電膜及び第１の金属膜から第２のゲート電極を形成する第６の工程と、
前記第１の半導体領域及び第２の半導体領域の上に、前記第１のゲート電極及び第２のゲート電極を覆う絶縁膜を形成する第７の工程と、
前記絶縁膜に対して、前記第１の金属膜における前記上端面を露出するコンタクトホールを形成する第８の工程と、
前記コンタクトホールに第２の金属膜を前記第１の金属膜における前記上端面と直接に接続されるように埋め込む第９の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１の工程と前記第２の工程との間に、
前記ゲート絶縁膜の上における前記第１の半導体領域に、第３の金属膜を選択的に形成する第１０の工程とをさらに備え、
前記第６の工程において、前記第１のゲート電極は、前記第３の金属膜をもパターニングすることにより、前記第１の導電膜及び第３の金属膜により構成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１０−１０２２４（Ｐ２０１０−１０２２４Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６４８９２（Ｐ２００８−１６４８９２）
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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