半導体装置
【課題】ゲート金属起因の閾値変調効果が制御されたCMISFETを提供する。
【解決手段】半導体基板上に設けられたCMISFETにおいて、pMISFETのゲート電極は、第1のゲート絶縁膜上に形成された第1の金属層と、その上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層とを具備し、nMISFETのゲート電極は、第2のゲート絶縁膜上に形成された第2の金属層と、第2の金属層上に形成され、前記第1の上部金属層と実質的に同一組成の第2の上部金属層とを具備し、第1の金属層が第2の金属層よりも厚く、第1及び第2のゲート絶縁膜は前記金属元素を含み、第1のゲート絶縁膜に含まれる前記金属元素の原子密度が、第2のゲート絶縁膜に含まれる前記金属元素の原子密度よりも低い。
【解決手段】半導体基板上に設けられたCMISFETにおいて、pMISFETのゲート電極は、第1のゲート絶縁膜上に形成された第1の金属層と、その上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層とを具備し、nMISFETのゲート電極は、第2のゲート絶縁膜上に形成された第2の金属層と、第2の金属層上に形成され、前記第1の上部金属層と実質的に同一組成の第2の上部金属層とを具備し、第1の金属層が第2の金属層よりも厚く、第1及び第2のゲート絶縁膜は前記金属元素を含み、第1のゲート絶縁膜に含まれる前記金属元素の原子密度が、第2のゲート絶縁膜に含まれる前記金属元素の原子密度よりも低い。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、金属ゲート電極を用いた相補型半導体装置(CMIS)の素子構造とその製造方法に関する。
【背景技術】
【0002】
半導体デバイスの高性能化、高集積化に伴う実効的なゲート絶縁膜薄膜化の要求を満たすためには、今後メタルゲート電極と高誘電率(以後high-kと称する)ゲート絶縁膜の技術導入が必須である。メタルゲート/high-kゲート絶縁膜を用いたCMISトランジスタにおいて適正な性能を得るためには、メタルゲート材料の実効仕事関数φeffがnチャネル型MISトランジスタにおいては3.9〜4.3eV程度、pチャネル型MISトランジスタにおいては4.8〜5.2eV程度であることが必要である。
【0003】
しかしながら、nチャネル型MISトランジスタに適した低い仕事関数を有する金属は一般に、トランジスタ形成工程に必須な熱工程に対して安定でなく、特にhigh-kゲート絶縁膜上で、トランジスタ形成後にnチャネル型MISトランジスタに適した3.9〜4.3eV程度のφeffを実現することが出来ないため、nチャネル型MISFETのVth低減技術として有効な、IIA族及びIIIA族に属する金属元素含有層のゲートスタック構造中への挿入が必要となる。
【0004】
一方、IIA族及びIIIA族に属する金属元素含有層は、pチャネル型MISFETのVthを増大させてしまう為、pチャネル型MISFET領域におけるIIA族及びIIIA族に属する金属元素含有層を剥離する工程が必要とされる。
【0005】
しかしながら、IIA族及びIIIA族に属する金属元素含有層は一般にエッチング溶液に対する耐性が低く(例えば、非特許文献1参照)、pチャネル型MISFET領域におけるIIA族及びIIIA族に属する金属元素含有層を剥離する工程や、もしくはそれに付随するマスク剥離工程において、nチャネル型MISFET領域におけるIIA族及びIIIA族に属する金属元素含有層までもが剥離されてしまい、nチャネル型MISFET域において適正なVth変調が得られないことが懸念されていた。
【非特許文献1】H.Y.Yu et al., Tech. VLSI, P18(2007)
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記のように、nチャネル型MISFETのVth低減手法としてIIA族及びIIIA族に属する金属元素含有層のゲートスタック構造中への挿入を用いた場合に、pチャネル型MISFET領域に形成されたIIA族及びIIIA族に属する金属元素含有層剥離工程に伴い、nチャネル型MISFET領域のIIA族及びIIIA族に属する金属元素含有層もが剥離されてしまうため、nチャネル型MISFETのVth変調量を制御し難いということが懸念されていた。
【0007】
本発明はこれを解決すべくなされたもので、pチャネル型MISFET領域に形成されたIIA族及びIIIA族に属する金属元素含有層剥離工程を経ずとも、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されるCMIS構造を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板上に互いに絶縁して設けられたn型半導体領域とp型半導体領域と、前記n型半導体領域上に形成されたpチャネル型MISトランジスタと、前記p型半導体領域上に形成されたnチャネル型MISトランジスタとを具備し、前記pチャネル型MISトランジスタは、
前記n型半導体領域上に対向して設けられた第1のソース/ドレイン領域と、前記第1のソース/ドレイン領域の間の前記n型半導体領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1の下部金属層と、前記第1の下部金属層上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層とを具備し、前記nチャネル型MISトランジスタは、前記p型半導体領域上に対向して設けられた第2のソース/ドレイン領域と、前記第2のソース/ドレイン領域の間の前記p型半導体領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2の下部金属層と、前記第2の下部金属層上に形成され、前記第1の上部金属層と実質的に同一組成の第2の上部金属層とを具備し、前記第1の下部金属層が前記第2の下部金属層よりも厚く、少なくとも前記第2のゲート絶縁膜は前記金属元素を含み、前記第1のゲート絶縁膜に含まれる前記金属元素の原子濃度が、前記第2のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低いことを特徴とする。
【0009】
また、本発明の半導体装置の製造方法は、絶縁分離されたn型半導体領域及びp型半導体領域を有する半導体基板の前記n型半導体層領域及び前記p型半導体領域上に、第1のゲート絶縁膜及び第2のゲート絶縁膜を夫々形成する工程と、前記第2のゲート絶縁膜上に第2の下部金属層を形成する工程と、前記第1のゲート絶縁膜上に、前記第2の下部金属層よりも膜厚が厚い第1の下部金属層を形成する工程と、前記第1及び第2の下部金属層上に、IIA族及びIIIA族に属する金属元素の少なくとも1つを含む上部金属層を形成する工程とを具備することを特徴とする。
【発明の効果】
【0010】
本発明によれば、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されるCMIS構造を提供することができる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しつつ本発明の実施形態について説明する。
【0012】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置の断面図である。半導体基板としてのSi基板1の表面領域には、素子分離領域(STI)19により絶縁分離されたn型半導体領域4とp型半導体領域5が設けられ、それぞれの領域にpチャネル型MISFET12、nチャネル型MISFET13が形成されている。前記n型、p型半導体領域4,5は、所謂ウエルとして形成される。
【0013】
n型半導体領域4の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜7が、p型半導体領域5の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜を母体とし、IIA族及びIIIA族に属する金属元素(例えば、Mg,Ca,Sr,Ba,Sc,Y,La,Ce,Pr,Nd,Pm,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu)のうち少なくとも1つの金属元素を含むゲート絶縁膜7´が形成されている。
【0014】
なお、ここでゲート絶縁膜7及び7´と記載したのは、後の工程により結果的にn型半導体領域のゲート絶縁膜と、p型半導体領域のゲート絶縁膜とに違いが生じるためであり、n型、p型半導体領域それぞれ別々に、ゲート絶縁膜を形成するプロセスを必ずしも必要とするものではない。後述の実施形態においても同様の表記とする。
【0015】
n型半導体領域上のゲート絶縁膜7の上には、例えばTaCを母体とする下部ゲート電極層8が形成されており、p型領域上のゲート絶縁膜7´の上には、例えばTaCを母体とする下部ゲート電極層8´が形成されている。ここで下部ゲート電極層8の膜厚は、下部ゲート電極層8´の膜厚よりも厚い。下部ゲート電極層8上及び下部ゲート電極層8´上にはIIA族及びIIIA族に属する金属元素のうち、少なくとも1つの金属元素を含む層9が形成されている。即ち、層9は下部ゲート電極層8上及び下部ゲート電極層8´上において、実質的に同一組成を有する。層9上には、さらに、TiNx、TaCx、Wなどの高融点金属やポリシリコン電極もしくは、これらの積層構造による上部ゲート電極層10が形成されている。
【0016】
図2に、TaC及び、TaC/IIA或いはIIIA金属/TaCからなるゲート電極と、1000℃アニールとそれに続くフォーミングガスアニール(FGA)を経たHfSiONからなるゲート絶縁膜と、半導体基板で形成されるMISキャパシタのVfbを比較して示す。
【0017】
なお、図2に挿入したゲートスタック構造を表す模式中の「I.L.」とは、HfSiON/Si間に形成する界面層(Interfacial layer)のことであり、主にSiO2から構成される。I.L.は、Si上に直接HfSiONを形成した場合にも自然に形成されるが、HfSiON形成前にSi上にSiO2をI.L.として形成してもよい。
【0018】
また、以下では、TaC/IIA或いはIIIA金属/TaCからなるゲート電極のうち、ゲート絶縁膜に接するTaC層を「下層TaC」と記載する。ここで、下層TaC膜厚は1.5nmである。TaC/IIA或いはIIIA金属/TaCをゲート電極とする場合には、TaCをゲート電極とする場合に比べ低いVfbを示しており、IIA、IIIA金属によりVfb低下効果が得られることが分かる。
【0019】
図3は、IIA、IIIA金属としてErもしくはYbを用いた場合の、Er及びYbのゲートスタック中の分布を、1000℃アニール前後について示した図である。1000℃アニールにより、Er層もしくはYb層からEr、YbがHfSiON/I.L./Si構造側へ拡散しており、この拡散したEr,Ybが、Vfbの負方向への変調をもたらしている。即ち、Vfb変調を得るためには、IIAもしくはIIIA族に属する金属元素が、HfSiON/I.L./Si構造側へ拡散することが必要である。
【0020】
次に、IIAもしくはIIIA族に属する金属元素のHfSiON/I.L./Si構造側への拡散が、下層TaCの膜厚に依存することを示す。図4は1000℃アニールとそれに続くFGA後における、ゲート電極中へのEr挿入によるVfb変調量を、下層TaC膜厚に対してプロットした図である。ここでVfb変調量ΔVfbは、下記の(1)式で表わせる。
【0021】
ΔVfb=Vfb(TaC/Er/TaC/HfSiON/Si)−Vfb(TaC/HfSiON/Si)…(1)
ErによるVfb変調効果はTaC層の厚膜化とともに損なわれることが分かる。
【0022】
上述のように、Vfb変調はHfSiON/I.L./Si構造側へのIIAもしくはIIIA族に属する金属元素の拡散によりもたらされるものである為、下層TaCが厚膜化するとHfSiON/I.L./Si構造側へのEr拡散量が減少することで、Vfb変調効果が抑制されるものと推定される。
【0023】
つまり、nチャネル型MISFETにおける下層TaCを薄く、pチャネル型MISFETにおける下層TaCを厚くすれば、nチャネル型MISFET及びpチャネル型MISFET領域の下層TaC上に、同じ膜厚のIIA族及びIIIA族に属する金属元素のうち、少なくとも1つの金属元素を含む層9が形成していても、nチャネル型MISFETでは、IIA族もしくはIIIA族に属する金属元素による十分なVth低下を得ることができる。その一方、pチャネル型MISFETでは、IIA族及びIIIA族に属する金属元素によるVth増大がもたらされることはない。すなわち、pチャネル型MISFET領域に形成した層9を剥離する必要がなく、それに伴うnチャネル型MISFET領域の層9剥離によるVth不安定性を回避することが出来る。
【0024】
また、上記のようにpチャネル型MISFETの下層TaCの膜厚が、nチャネル型MISFETの下層TaCの膜厚より大きい場合は、pチャネル型MISFETのゲート絶縁膜7に含まれる「層9から拡散する金属元素」の原子濃度は、nチャネル型MISFETのゲート絶縁膜7´に含まれる「層9から拡散する金属元素」の原子濃度より低くなる。
【0025】
また、図4から分かるように、下層TaCが1.5nm以下であれば層9が直接ゲート絶縁膜に接している場合(下層TaC:0nm)とほぼ同じ量のVfb変調が得られる。その一方で、下層TaCが2.5nm以上であればVfb変調の抑制効果はほぼ飽和する傾向にある。すなわち、nチャネル型MISFET領域における下層TaCの厚さは1.5nm以下、pチャネル型MISFET領域における下層TaCの厚さは2.5nm以上であることが望ましいと言うことが出来る。
【0026】
なお、ここでは、下層TaCにおけるC/Ta比が1の場合を例に説明したが、無論それ以外の値であっても構わない。例えば、C/Ta比が1以下の場合は、移動度の観点から好ましい。
【0027】
また、ここでは、下部金属層がTaCの場合を例に説明したが、下部金属層はこれに限るものではない。例えば、下部金属層としてTiNを用いてもよい。TiNはTaC同様に金属元素拡散に対するバリア性を有する金属であることが知られている。つまり、金属元素の拡散量は、TiN膜厚に対して充分な感度を持つため、下層TiN膜厚を違えることで、IIA族及びIIIA族の金属元素のゲート絶縁膜中への拡散量制御することが可能である。
【0028】
また、TiNを構成する金属元素であるTiは、Taと同様にIIA族及びIIIA族の金属元素とは結合しない一方で、TiNを構成する非金属元素であるNは、Cと同様にIIA族及びIIIA族の金属元素と結合する。そのため、下層TiNのTi/N組成を違えることでIIA族及びIIIA族の金属元素のゲート絶縁膜中への拡散量を制御することが可能である。即ち、TiNを下部金属層として用いた場合も、本発明の効果を得ることができる。
【0029】
(第1の実施形態の第1の製造方法)
次に、第1の実施形態の半導体装置の第1の製造方法を説明する。本製造方法は、トランジスタ製造に所謂ゲートファーストプロセス(ゲート先作りプロセス)を用いたものであり、その製造工程を図5〜9に示す。
【0030】
まず、図5に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極層8を1モノレイヤー以上1.5nm以下形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD(Metal Organic Chemical Vapor Deposition)法により、下部ゲート電極層8としてTaCをスパッタ法により形成した。
【0031】
次に、図6に示すように、p型半導体領域5上の下部ゲート電極層8上に、酸化シリコンからなるマスク材18を形成する。その後、スパッタ法やCVD法などの成膜方法を用いて、下部ゲート電極層8上及びマスク材18上に下部ゲート電極層8と同じ材料を、n型半導体領域4上に形成した下部ゲート電極層8の合計の膜厚が2.5nm以上になるように形成する。ここではTaCをスパッタ法により形成する。リフトオフ法によりマスク材18とともにマスク材18上の下部ゲート電極層8を剥離して図7に示す構造を得る。
【0032】
次にn型半導体領域4上及びp型半導体領域5上の下部ゲート電極層8上にIIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成する(図8)。ここではEr層を2.5nm形成する。
【0033】
その後は、n型半導体領域4上及びp型半導体領域5上の層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層10を形成する(図9)。ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。その後、リソグラフィー及びRIE(Reactive Ion Etching)等により、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図1に示した構造を得る。
【0034】
なお、図1において、p型半導体領域5上のゲート絶縁膜及び下部ゲート電極層をそれぞれ7´及び8´と記載したのは、ゲートスタック形成後の熱工程で、層9から拡散する金属原子が含有されることにより、結果的にn型半導体基板5上のゲート絶縁膜及び下部ゲート電極層とp型半導体基板5上のゲート絶縁膜及び下部ゲート電極層とに違いが生じるためである。以降の実施形態の記述においても同様とする。
【0035】
(第1の実施形態の第2の製造方法)
第1の製造方法では、n型半導体領域4上にのみ追加で下部ゲート電極層を形成することで、n型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の膜厚を違える方法を示したが、p型半導体領域5上の下部ゲート電極層のみエッチングにより薄膜化することで、n型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の膜厚を違える方法を用いてもよく、その製造工程を図10〜13に示す。
【0036】
まず、図10に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極層8を2.5nm以上形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD法により、下部ゲート電極層8としてTaCをスパッタ法により形成する。
【0037】
次に、図11に示すように、n型半導体領域4上の下部ゲート電極層8上に、マスク材20を形成する。その後、RIEといった方法により、マスク材で覆われていないp型半導体領域5上の下部ゲート電極層8をエッチングし、1モノレイヤー以上1.5nm以下の厚さまで薄膜化した後、マスク材20を剥離する。
【0038】
その後、n型半導体領域4上及びp型半導体領域5上の下部ゲート電極層8上に、IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成し、図12に示す構造を得る。ここではEr層を2.5nm形成する。その後は、n型半導体領域4上及びp型半導体領域5上の層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層10を形成する(図13)。
【0039】
ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。その後、リソグラフィー及びRIE等のエッチングにより、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図1に示す構造を得る。
【0040】
(第1の実施形態の第1の変形例)
第1の実施形態では、ソース/ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース/ドレイン領域としてソース/ドレイン電極を用いる、所謂ショットキートランジスタでもかまわない。
【0041】
ここで、ソース/ドレイン電極の熱プロセスは通常600℃以下であるため、層9を形成後ソース/ドレイン電極形成前に熱処理を行い、ゲート絶縁膜中に拡散させた金属元素を利用して、閾値電圧を低減する方法を用いることが望まれる。なお、このときの熱処理温度としては、1000℃以上が好ましい。なお、上限としては、一般的なゲート絶縁膜/ゲート電極の耐熱性温度である1100℃以下が適当である。
【0042】
以上、第1の実施形態によれば、pチャネル型MISFET領域の下部金属層の膜厚をnチャネル型MISFETのそれより厚くすることにより、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されたCMIS構造を、簡易な製造方法で提供することができる。
【0043】
(第2の実施形態)
図14は、本発明の第2の実施形態に係る半導体装置の断面図である。半導体基板としてのSi基板1の表面領域には、n型半導体領域4とp型半導体領域5が設けられ、それぞれの領域にpチャネル型MISFET12、nチャネル型MISFET13が形成されている。前記n型、p型半導体領域4,5は、所謂ウエルとして形成される。
【0044】
n型半導体領域4の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜7が、p型半導体領域5の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜を母体とし、IIA族及びIIIA族に属する金属元素のうち少なくとも1つの金属元素を含むゲート絶縁膜7´が形成されている。
【0045】
n型半導体領域上のゲート絶縁膜7の上には、例えばTaCxを母体とする下部ゲート電極層14が形成されており、p型領域上のゲート絶縁膜7´の上には、例えばTaCxを母体とする下部ゲート電極層8が形成されている。ここで下部ゲート電極層14に含まれる非金属元素の平均濃度N1と下部ゲート電極14の厚さT1との積は、下部ゲート電極層8に含まれる非金属元素の平均濃度N2と下部ゲート電極層8の厚さT2との積よりも大きい。なお、元素濃度の換算の際、下部ゲート電極層中に含まれるIIA族及びIIIA族に属する金属元素は考慮しない。例えば、下部ゲート電極層が、Erを含有したTaCxであった場合、非金属元素濃度は、
[C]={C/(Ta+C)}×100 … (2)
と表される。
【0046】
下部ゲート電極層14上及び下部ゲート電極層8上には、IIA族及びIIIA族に属する金属元素のうち少なくとも1つの金属元素を含む層9が形成されている。層9上には、さらに、TiNx、TaCx、Wなどの高融点金属やポリシリコン電極もしくは、これらの積層構造による上部ゲート電極層10が形成されている。
【0047】
図15、16にTaCもしくはTaC/LaOx/TaCのゲート電極を一方の電極として形成したMISキャパシタのCV特性を、下層TaCのC原子濃度が50at.%の場合(図15)と、下層TaCのC原子濃度が56at.%の場合(図16)について示す。ゲート絶縁膜としてはHfSiONを用い、いずれも1000℃アニールとそれに続くFGA(Forming Gas Annealing)を経ている。下層TaCのC原子濃度が50at.%の場合に比べ、下層TaCのC原子濃度が56at.%の場合には、TaC電極中へのLaOx挿入によるVfb低下効果が減少していることが分かる。
【0048】
ところで、LaとCは化合物を形成するため、CはLaと結合することでLaの拡散を阻害する。一方で、TaはLaと合金を形成しない。すなわち、下層TaCがCリッチであるほど、Vfb変調要因であるLaのHfSiON/I.L./Si構造側への拡散が抑制される。ここではLa及びTaCを用いた例を紹介したが、一般にIIAもしくはIIIA族に属する金属は、他の金属とは合金を形成しないが、B,C,N,Oといった非金属元素とは化合物を形成する。つまり、上述の現象は、La以外のIIAもしくはIIIA族に属する金属を用いた場合でも、また下部ゲート電極としてTaC以外の材料を用いた場合にも同様に得られるものである。
【0049】
すなわち、pチャネル型MISFETにおける下部ゲート電極層の非金属元素濃度が、nチャネル型MISFETの下部ゲート電極層の非金属元素濃度よりも大きい場合には、nチャネル型MISFETとpチャネル型MISFETにおける下部ゲート電極層の非金属元素膜厚を大きく違えずとも、もしくは全く違えずとも本発明の効果を得ることが出来る。
【0050】
ところで、La等の金属元素の拡散防止には、主として金属と結合していない、余剰の非金属元素が強く寄与することが予想される。ここで、TaCx中の余剰C濃度の算出方法を以下に示す。図17にC原子濃度が56at.%及び50at.%の場合のTaCxのXRD(X-ray diffraction)ピークプロファイルを示す。いずれの場合にもTaC(Ta:C=1:1)結晶のピークが確認される。
【0051】
また、図18にC原子濃度が73at.%及び50at.%の場合のTaCxのXPS(X-ray photoelectron spectroscopy)を示す。Ta4fについてはC原子濃度に係わらずTaC(Ta:C=1:1)のピークを示す一方で、C1sについてはC原子濃度が73at.%の場合にはTaCに帰属されるピークに加え、C単体に帰属されるピークが出現することが分かる。このことは、C原子濃度が50at.%以上であるようなTaCxはTaC(1:1)結晶とC単体との混合物となることを示す。つまり、C原子濃度が50at.%以上であるようなTaCxにおいて、Taと同数のCがTaと結合しており、残りのCがTaと結合していない余剰のCであると考えることが出来る。すなわち、C濃度[C]=N1であるTaCxにおいて、余剰のC原子濃度(Atomic % surplus Carbon)は以下のように表すことが出来る。
【0052】
余剰のC原子濃度(Atomic % surplus Carbon)
=[C]−[Ta]=N1−(100−N1)=2N1−100 … (3)
図19は、TaC電極中へのLa含有層挿入によるVfb変調量(ΔVfb=Vfb(TaC/LaOx/TaC)−Vfb(TaC))を下層TaCxの余剰C原子濃度(2N−100)と膜厚(T)との積(2N−100)×Tに対してプロットしたものである。(2N−100)が増大するほどVfb変調量は抑制され、(2N−100)≧12の領域では、Vfb変調抑制効果はほぼ飽和することが分かる。このことから、pチャネル型MISFETにおいて下層TaCxの膜厚(T1)と平均的C原子濃度(N1)が以下の式を満たす場合には、層9を剥離せずともVfb変調を十分に抑制することが出来る。
【0053】
(2N1−100)×T1≧12 … (4)
また、上記のようにpチャネル型MISFETの下部ゲート電極の非金属元素濃度N1と膜厚T1の積(N1×T1)が、nチャネル型MISFETの下部ゲート電極の非金属元素濃度N2と膜厚T2の積(N2×T2)より大きい場合は、pチャネル型MISFET領域において層9から拡散する金属元素の拡散がより大幅に抑制される。このため、pチャネル型MISFETのゲート絶縁膜7に含まれる「層9から拡散する金属元素」の原子濃度は、nチャネル型MISFETのゲート絶縁膜7´に含まれる「層9から拡散する金属元素」の原子濃度より低くなる。
【0054】
(第2の実施形態の第1の製造方法)
次に、第2の実施形態の半導体装置の第1の製造方法を説明する。本製造方法は、トランジスタ製造に所謂ゲートファーストプロセス(ゲート先作りプロセス)を用いたものであるが、その製造工程を図20〜23に示す。
【0055】
まず、図20に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極8を1モノレイヤー以上1.5nm以下形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD法により、下部ゲート電極層8としてTaCをスパッタ法により形成する。
【0056】
次に、図21に示すように、p型半導体領域5上の下部ゲート電極層8上に、マスク材20を形成した後に、p型半導体領域5上のマスク材20及びn型半導体領域4上の下部ゲート電極層8の上部から、最終的に(2N1−100)×T1≧12を満たすように非金属元素をイオン注入する。ここではCをイオン注入して下部ゲート電極層14を形成する。その後p型半導体領域5上のマスク材20を剥離し図22に示す構造を得る。
【0057】
続いて、図23に示すように、n型半導体領域4上及びp型半導体領域5上の下部ゲート電極層8上に、IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成し、この層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極、若しくはこれらの積層構造からなるゲート電極層10を形成する。ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。
【0058】
その後、リソグラフィー及びRIE等のエッチングにより、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図14に示した構造を得る。
【0059】
なお、図14において、p型半導体領域5上のゲート絶縁膜を7´と記載したのは、ゲートスタック形成後の熱工程で、層9から拡散する金属原子が含有されることにより、p型半導体基板5上のゲート絶縁膜とn型半導体基板5上のゲート絶縁膜に違いが生じるためである。
【0060】
(第2の実施形態の第2の製造方法)
第1の製造方法では、n型半導体領域4上の下部ゲート電極にのみ非金属元素を注入することでn型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の非金属元素を違える方法を示した。然しながら、n型半導体領域4上の下部ゲート電極層上にのみ追加で非金属元素層を形成することで、n型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の膜厚と非金属元素濃度を違える方法を用いてもよい。その製造工程を図24〜29に示す。
【0061】
まず、図24に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極層8を1モノレイヤー以上1.5nm以下形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD法により、下部ゲート電極層8としてTaCをスパッタ法により形成する。
【0062】
次に、図25に示すように、p型半導体領域5上の下部ゲート電極層8上に、酸化シリコンからなるマスク材18を形成する。その後、スパッタ法やCVD法などの成膜方法を用いて、下部ゲート電極層8上及びマスク材18上に非金属元素層15を形成する。この際、非金属元素層の膜厚T1は、下部ゲート電極層8と非金属元素層15積層構造全体の平均的な非金属元素濃度をN1とした場合に(2N1−100)×T1≧12を満たすようにする。T1は下部ゲート電極層8と非金属元素層15積層構造全体の膜厚である。ここでは、非金属元素層15としてCをスパッタ法により形成する。その後リフトオフ法によりマスク材18とともにマスク材18上の非金属元素層15を剥離して図26に示す構造を得る。
【0063】
次に、図27に示すように、n型半導体領域4上の非金属元素層15上、及びp型半導体領域5上の下部ゲート電極層8上に、IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成する。ここでは層9としてEr層を2.5nm形成する。
【0064】
その後、図29に示すように、n型半導体領域4上及びp型半導体領域5上の層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層10を形成する。ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。その後、リソグラフィー及びRIE等により、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図29に示す構造を得る。
【0065】
(第2の変形例)
第2の実施形態では、ソース/ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース/ドレイン領域としてソース/ドレイン電極を用いる所謂ショットキートランジスタでもかまわない。
【0066】
ここで、ソース/ドレイン電極の熱プロセスは通常600℃以下であるため、層9を形成後ソース/ドレイン電極形成前に熱処理を行い、ゲート絶縁膜中に拡散させた金属元素を利用して閾値電圧を低減する方法を用いることが望まれる。なお、このときの熱処理温度としては、1000℃以上が好ましい。なお、上限としては、一般的なゲート絶縁膜/ゲート電極の耐熱性温度である1100℃以下が適当である。
【0067】
以上、第2の実施形態によれば、pチャネル領域の下部金属層に非金属元素を注入若しくは堆積させるのみで、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されたCMIS構造を提供することができる。
【0068】
上記のように、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、プレート状(線状)半導体層を活性領域として使用するFIN型MISFETにおいて、閾値の細かな調整にIIA、IIIA族金属を使用する場合には、本発明を応用することができる。
【0069】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【0070】
【図1】第1の実施形態に関わるCMIS半導体装置の断面図。
【図2】TaC/HfSiON/Si構造を形成後に1000℃アニールとそれに続く450℃、30分のフォーミングガスアニールを施したMISキャパシタと、TaC/IIA若しくはIIIA金属含有層/HfSiON/Si構造を形成後に1000℃アニールとそれに続く450℃、30分のフォーミングガスアニールを施したMISキャパシタのCV特性から算出したフラットバンド電圧(Vfb)を示す模式図。
【図3】TaC/ErもしくはYb/TaC/HfSiON/Si構造を形成後に、1000℃アニールとそれに続く450℃、30分のフォーミングガスアニールを施したMISキャパシタのバックサイドSIMS分析により判明した2次イオン強度プロファイルで、(a)はEr、(b)はYbについて夫々示す。
【図4】ゲート電極中へのEr挿入によるVfb変調量ΔVfbを、下層TaC膜厚に対してプロットした図。
【図5】第1の実施形態に係る半導体装置の第1の製造方法を説明する為の断面図。
【図6】図5に続く工程における断面図。
【図7】図6に続く工程における断面図。
【図8】図7に続く工程における断面図。
【図9】図8に続く工程における断面図。
【図10】第1の実施形態に係る半導体装置の第2の製造方法を説明する為の断面図。
【図11】図10に続く工程における断面図。
【図12】図11に続く工程における断面図。
【図13】図12に続く工程における断面図。
【図14】第2の実施形態に関わるCMIS半導体装置の断面図。
【図15】TaCx及びTaCx/LaOx/TaCxのゲート電極を一方の電極とするMISキャパシタのCV特性で、下層TaCのC原子濃度が50at.%の場合。
【図16】TaCx及びTaCx/LaOx/TaCxのゲート電極を一方の電極とするMISキャパシタのCV特性で、下層TaCのC原子濃度が56at.%の場合。
【図17】C原子濃度が50at.%のTaCxと、C原子濃度が56at.%のTaCxのXRDピークプロファイル。
【図18】C原子濃度が50at.%のTaCxと、C原子濃度が73at.%のTaCxのXPSスペクトルで、(a)はTa4fスペクトル、(b)はC1sスペクトル。
【図19】ゲート電極中へのLaOx挿入によるVfb変調量ΔVfbを、下層TaCxの余剰C原子濃度と下層TaCxの膜厚との積に対してプロットした図。
【図20】第2の実施形態に係る半導体装置の第1の製造方法を説明する為の断面図。
【図21】図20に続く工程における断面図。
【図22】図21に続く工程における断面図。
【図23】図22に続く工程における断面図。
【図24】第2の実施形態に係る半導体装置の第2の製造方法を説明する為の断面図。
【図25】図24に続く工程における断面図。
【図26】図25に続く工程における断面図。
【図27】図26に続く工程における断面図。
【図28】図27に続く工程における断面図。
【図29】図28に続く工程における断面図。
【符号の説明】
【0071】
1…Si半導体基板
2、2´…拡散層
3、3´…エクステンション領域
4…n型半導体領域
5…p型半導体領域
6…側壁層
7、7´…ゲート絶縁膜
8、8´、14…下部ゲート電極層
9…IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層
10…ゲート電極最上層
11…層間絶縁膜
12…pチャネル型MISトランジスタ
13…nチャネル型MISトランジスタ
15…非金属元素層
18、20…マスク材
19…STI(素子分離領域)
【技術分野】
【0001】
本発明は、金属ゲート電極を用いた相補型半導体装置(CMIS)の素子構造とその製造方法に関する。
【背景技術】
【0002】
半導体デバイスの高性能化、高集積化に伴う実効的なゲート絶縁膜薄膜化の要求を満たすためには、今後メタルゲート電極と高誘電率(以後high-kと称する)ゲート絶縁膜の技術導入が必須である。メタルゲート/high-kゲート絶縁膜を用いたCMISトランジスタにおいて適正な性能を得るためには、メタルゲート材料の実効仕事関数φeffがnチャネル型MISトランジスタにおいては3.9〜4.3eV程度、pチャネル型MISトランジスタにおいては4.8〜5.2eV程度であることが必要である。
【0003】
しかしながら、nチャネル型MISトランジスタに適した低い仕事関数を有する金属は一般に、トランジスタ形成工程に必須な熱工程に対して安定でなく、特にhigh-kゲート絶縁膜上で、トランジスタ形成後にnチャネル型MISトランジスタに適した3.9〜4.3eV程度のφeffを実現することが出来ないため、nチャネル型MISFETのVth低減技術として有効な、IIA族及びIIIA族に属する金属元素含有層のゲートスタック構造中への挿入が必要となる。
【0004】
一方、IIA族及びIIIA族に属する金属元素含有層は、pチャネル型MISFETのVthを増大させてしまう為、pチャネル型MISFET領域におけるIIA族及びIIIA族に属する金属元素含有層を剥離する工程が必要とされる。
【0005】
しかしながら、IIA族及びIIIA族に属する金属元素含有層は一般にエッチング溶液に対する耐性が低く(例えば、非特許文献1参照)、pチャネル型MISFET領域におけるIIA族及びIIIA族に属する金属元素含有層を剥離する工程や、もしくはそれに付随するマスク剥離工程において、nチャネル型MISFET領域におけるIIA族及びIIIA族に属する金属元素含有層までもが剥離されてしまい、nチャネル型MISFET域において適正なVth変調が得られないことが懸念されていた。
【非特許文献1】H.Y.Yu et al., Tech. VLSI, P18(2007)
【発明の開示】
【発明が解決しようとする課題】
【0006】
上記のように、nチャネル型MISFETのVth低減手法としてIIA族及びIIIA族に属する金属元素含有層のゲートスタック構造中への挿入を用いた場合に、pチャネル型MISFET領域に形成されたIIA族及びIIIA族に属する金属元素含有層剥離工程に伴い、nチャネル型MISFET領域のIIA族及びIIIA族に属する金属元素含有層もが剥離されてしまうため、nチャネル型MISFETのVth変調量を制御し難いということが懸念されていた。
【0007】
本発明はこれを解決すべくなされたもので、pチャネル型MISFET領域に形成されたIIA族及びIIIA族に属する金属元素含有層剥離工程を経ずとも、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されるCMIS構造を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板上に互いに絶縁して設けられたn型半導体領域とp型半導体領域と、前記n型半導体領域上に形成されたpチャネル型MISトランジスタと、前記p型半導体領域上に形成されたnチャネル型MISトランジスタとを具備し、前記pチャネル型MISトランジスタは、
前記n型半導体領域上に対向して設けられた第1のソース/ドレイン領域と、前記第1のソース/ドレイン領域の間の前記n型半導体領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成された第1の下部金属層と、前記第1の下部金属層上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層とを具備し、前記nチャネル型MISトランジスタは、前記p型半導体領域上に対向して設けられた第2のソース/ドレイン領域と、前記第2のソース/ドレイン領域の間の前記p型半導体領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成された第2の下部金属層と、前記第2の下部金属層上に形成され、前記第1の上部金属層と実質的に同一組成の第2の上部金属層とを具備し、前記第1の下部金属層が前記第2の下部金属層よりも厚く、少なくとも前記第2のゲート絶縁膜は前記金属元素を含み、前記第1のゲート絶縁膜に含まれる前記金属元素の原子濃度が、前記第2のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低いことを特徴とする。
【0009】
また、本発明の半導体装置の製造方法は、絶縁分離されたn型半導体領域及びp型半導体領域を有する半導体基板の前記n型半導体層領域及び前記p型半導体領域上に、第1のゲート絶縁膜及び第2のゲート絶縁膜を夫々形成する工程と、前記第2のゲート絶縁膜上に第2の下部金属層を形成する工程と、前記第1のゲート絶縁膜上に、前記第2の下部金属層よりも膜厚が厚い第1の下部金属層を形成する工程と、前記第1及び第2の下部金属層上に、IIA族及びIIIA族に属する金属元素の少なくとも1つを含む上部金属層を形成する工程とを具備することを特徴とする。
【発明の効果】
【0010】
本発明によれば、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されるCMIS構造を提供することができる。
【発明を実施するための最良の形態】
【0011】
以下、図面を参照しつつ本発明の実施形態について説明する。
【0012】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体装置の断面図である。半導体基板としてのSi基板1の表面領域には、素子分離領域(STI)19により絶縁分離されたn型半導体領域4とp型半導体領域5が設けられ、それぞれの領域にpチャネル型MISFET12、nチャネル型MISFET13が形成されている。前記n型、p型半導体領域4,5は、所謂ウエルとして形成される。
【0013】
n型半導体領域4の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜7が、p型半導体領域5の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜を母体とし、IIA族及びIIIA族に属する金属元素(例えば、Mg,Ca,Sr,Ba,Sc,Y,La,Ce,Pr,Nd,Pm,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu)のうち少なくとも1つの金属元素を含むゲート絶縁膜7´が形成されている。
【0014】
なお、ここでゲート絶縁膜7及び7´と記載したのは、後の工程により結果的にn型半導体領域のゲート絶縁膜と、p型半導体領域のゲート絶縁膜とに違いが生じるためであり、n型、p型半導体領域それぞれ別々に、ゲート絶縁膜を形成するプロセスを必ずしも必要とするものではない。後述の実施形態においても同様の表記とする。
【0015】
n型半導体領域上のゲート絶縁膜7の上には、例えばTaCを母体とする下部ゲート電極層8が形成されており、p型領域上のゲート絶縁膜7´の上には、例えばTaCを母体とする下部ゲート電極層8´が形成されている。ここで下部ゲート電極層8の膜厚は、下部ゲート電極層8´の膜厚よりも厚い。下部ゲート電極層8上及び下部ゲート電極層8´上にはIIA族及びIIIA族に属する金属元素のうち、少なくとも1つの金属元素を含む層9が形成されている。即ち、層9は下部ゲート電極層8上及び下部ゲート電極層8´上において、実質的に同一組成を有する。層9上には、さらに、TiNx、TaCx、Wなどの高融点金属やポリシリコン電極もしくは、これらの積層構造による上部ゲート電極層10が形成されている。
【0016】
図2に、TaC及び、TaC/IIA或いはIIIA金属/TaCからなるゲート電極と、1000℃アニールとそれに続くフォーミングガスアニール(FGA)を経たHfSiONからなるゲート絶縁膜と、半導体基板で形成されるMISキャパシタのVfbを比較して示す。
【0017】
なお、図2に挿入したゲートスタック構造を表す模式中の「I.L.」とは、HfSiON/Si間に形成する界面層(Interfacial layer)のことであり、主にSiO2から構成される。I.L.は、Si上に直接HfSiONを形成した場合にも自然に形成されるが、HfSiON形成前にSi上にSiO2をI.L.として形成してもよい。
【0018】
また、以下では、TaC/IIA或いはIIIA金属/TaCからなるゲート電極のうち、ゲート絶縁膜に接するTaC層を「下層TaC」と記載する。ここで、下層TaC膜厚は1.5nmである。TaC/IIA或いはIIIA金属/TaCをゲート電極とする場合には、TaCをゲート電極とする場合に比べ低いVfbを示しており、IIA、IIIA金属によりVfb低下効果が得られることが分かる。
【0019】
図3は、IIA、IIIA金属としてErもしくはYbを用いた場合の、Er及びYbのゲートスタック中の分布を、1000℃アニール前後について示した図である。1000℃アニールにより、Er層もしくはYb層からEr、YbがHfSiON/I.L./Si構造側へ拡散しており、この拡散したEr,Ybが、Vfbの負方向への変調をもたらしている。即ち、Vfb変調を得るためには、IIAもしくはIIIA族に属する金属元素が、HfSiON/I.L./Si構造側へ拡散することが必要である。
【0020】
次に、IIAもしくはIIIA族に属する金属元素のHfSiON/I.L./Si構造側への拡散が、下層TaCの膜厚に依存することを示す。図4は1000℃アニールとそれに続くFGA後における、ゲート電極中へのEr挿入によるVfb変調量を、下層TaC膜厚に対してプロットした図である。ここでVfb変調量ΔVfbは、下記の(1)式で表わせる。
【0021】
ΔVfb=Vfb(TaC/Er/TaC/HfSiON/Si)−Vfb(TaC/HfSiON/Si)…(1)
ErによるVfb変調効果はTaC層の厚膜化とともに損なわれることが分かる。
【0022】
上述のように、Vfb変調はHfSiON/I.L./Si構造側へのIIAもしくはIIIA族に属する金属元素の拡散によりもたらされるものである為、下層TaCが厚膜化するとHfSiON/I.L./Si構造側へのEr拡散量が減少することで、Vfb変調効果が抑制されるものと推定される。
【0023】
つまり、nチャネル型MISFETにおける下層TaCを薄く、pチャネル型MISFETにおける下層TaCを厚くすれば、nチャネル型MISFET及びpチャネル型MISFET領域の下層TaC上に、同じ膜厚のIIA族及びIIIA族に属する金属元素のうち、少なくとも1つの金属元素を含む層9が形成していても、nチャネル型MISFETでは、IIA族もしくはIIIA族に属する金属元素による十分なVth低下を得ることができる。その一方、pチャネル型MISFETでは、IIA族及びIIIA族に属する金属元素によるVth増大がもたらされることはない。すなわち、pチャネル型MISFET領域に形成した層9を剥離する必要がなく、それに伴うnチャネル型MISFET領域の層9剥離によるVth不安定性を回避することが出来る。
【0024】
また、上記のようにpチャネル型MISFETの下層TaCの膜厚が、nチャネル型MISFETの下層TaCの膜厚より大きい場合は、pチャネル型MISFETのゲート絶縁膜7に含まれる「層9から拡散する金属元素」の原子濃度は、nチャネル型MISFETのゲート絶縁膜7´に含まれる「層9から拡散する金属元素」の原子濃度より低くなる。
【0025】
また、図4から分かるように、下層TaCが1.5nm以下であれば層9が直接ゲート絶縁膜に接している場合(下層TaC:0nm)とほぼ同じ量のVfb変調が得られる。その一方で、下層TaCが2.5nm以上であればVfb変調の抑制効果はほぼ飽和する傾向にある。すなわち、nチャネル型MISFET領域における下層TaCの厚さは1.5nm以下、pチャネル型MISFET領域における下層TaCの厚さは2.5nm以上であることが望ましいと言うことが出来る。
【0026】
なお、ここでは、下層TaCにおけるC/Ta比が1の場合を例に説明したが、無論それ以外の値であっても構わない。例えば、C/Ta比が1以下の場合は、移動度の観点から好ましい。
【0027】
また、ここでは、下部金属層がTaCの場合を例に説明したが、下部金属層はこれに限るものではない。例えば、下部金属層としてTiNを用いてもよい。TiNはTaC同様に金属元素拡散に対するバリア性を有する金属であることが知られている。つまり、金属元素の拡散量は、TiN膜厚に対して充分な感度を持つため、下層TiN膜厚を違えることで、IIA族及びIIIA族の金属元素のゲート絶縁膜中への拡散量制御することが可能である。
【0028】
また、TiNを構成する金属元素であるTiは、Taと同様にIIA族及びIIIA族の金属元素とは結合しない一方で、TiNを構成する非金属元素であるNは、Cと同様にIIA族及びIIIA族の金属元素と結合する。そのため、下層TiNのTi/N組成を違えることでIIA族及びIIIA族の金属元素のゲート絶縁膜中への拡散量を制御することが可能である。即ち、TiNを下部金属層として用いた場合も、本発明の効果を得ることができる。
【0029】
(第1の実施形態の第1の製造方法)
次に、第1の実施形態の半導体装置の第1の製造方法を説明する。本製造方法は、トランジスタ製造に所謂ゲートファーストプロセス(ゲート先作りプロセス)を用いたものであり、その製造工程を図5〜9に示す。
【0030】
まず、図5に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極層8を1モノレイヤー以上1.5nm以下形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD(Metal Organic Chemical Vapor Deposition)法により、下部ゲート電極層8としてTaCをスパッタ法により形成した。
【0031】
次に、図6に示すように、p型半導体領域5上の下部ゲート電極層8上に、酸化シリコンからなるマスク材18を形成する。その後、スパッタ法やCVD法などの成膜方法を用いて、下部ゲート電極層8上及びマスク材18上に下部ゲート電極層8と同じ材料を、n型半導体領域4上に形成した下部ゲート電極層8の合計の膜厚が2.5nm以上になるように形成する。ここではTaCをスパッタ法により形成する。リフトオフ法によりマスク材18とともにマスク材18上の下部ゲート電極層8を剥離して図7に示す構造を得る。
【0032】
次にn型半導体領域4上及びp型半導体領域5上の下部ゲート電極層8上にIIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成する(図8)。ここではEr層を2.5nm形成する。
【0033】
その後は、n型半導体領域4上及びp型半導体領域5上の層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層10を形成する(図9)。ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。その後、リソグラフィー及びRIE(Reactive Ion Etching)等により、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図1に示した構造を得る。
【0034】
なお、図1において、p型半導体領域5上のゲート絶縁膜及び下部ゲート電極層をそれぞれ7´及び8´と記載したのは、ゲートスタック形成後の熱工程で、層9から拡散する金属原子が含有されることにより、結果的にn型半導体基板5上のゲート絶縁膜及び下部ゲート電極層とp型半導体基板5上のゲート絶縁膜及び下部ゲート電極層とに違いが生じるためである。以降の実施形態の記述においても同様とする。
【0035】
(第1の実施形態の第2の製造方法)
第1の製造方法では、n型半導体領域4上にのみ追加で下部ゲート電極層を形成することで、n型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の膜厚を違える方法を示したが、p型半導体領域5上の下部ゲート電極層のみエッチングにより薄膜化することで、n型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の膜厚を違える方法を用いてもよく、その製造工程を図10〜13に示す。
【0036】
まず、図10に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極層8を2.5nm以上形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD法により、下部ゲート電極層8としてTaCをスパッタ法により形成する。
【0037】
次に、図11に示すように、n型半導体領域4上の下部ゲート電極層8上に、マスク材20を形成する。その後、RIEといった方法により、マスク材で覆われていないp型半導体領域5上の下部ゲート電極層8をエッチングし、1モノレイヤー以上1.5nm以下の厚さまで薄膜化した後、マスク材20を剥離する。
【0038】
その後、n型半導体領域4上及びp型半導体領域5上の下部ゲート電極層8上に、IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成し、図12に示す構造を得る。ここではEr層を2.5nm形成する。その後は、n型半導体領域4上及びp型半導体領域5上の層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層10を形成する(図13)。
【0039】
ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。その後、リソグラフィー及びRIE等のエッチングにより、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図1に示す構造を得る。
【0040】
(第1の実施形態の第1の変形例)
第1の実施形態では、ソース/ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース/ドレイン領域としてソース/ドレイン電極を用いる、所謂ショットキートランジスタでもかまわない。
【0041】
ここで、ソース/ドレイン電極の熱プロセスは通常600℃以下であるため、層9を形成後ソース/ドレイン電極形成前に熱処理を行い、ゲート絶縁膜中に拡散させた金属元素を利用して、閾値電圧を低減する方法を用いることが望まれる。なお、このときの熱処理温度としては、1000℃以上が好ましい。なお、上限としては、一般的なゲート絶縁膜/ゲート電極の耐熱性温度である1100℃以下が適当である。
【0042】
以上、第1の実施形態によれば、pチャネル型MISFET領域の下部金属層の膜厚をnチャネル型MISFETのそれより厚くすることにより、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されたCMIS構造を、簡易な製造方法で提供することができる。
【0043】
(第2の実施形態)
図14は、本発明の第2の実施形態に係る半導体装置の断面図である。半導体基板としてのSi基板1の表面領域には、n型半導体領域4とp型半導体領域5が設けられ、それぞれの領域にpチャネル型MISFET12、nチャネル型MISFET13が形成されている。前記n型、p型半導体領域4,5は、所謂ウエルとして形成される。
【0044】
n型半導体領域4の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜7が、p型半導体領域5の表面上には、例えばHfSiONといったhigh-kゲート絶縁膜を母体とし、IIA族及びIIIA族に属する金属元素のうち少なくとも1つの金属元素を含むゲート絶縁膜7´が形成されている。
【0045】
n型半導体領域上のゲート絶縁膜7の上には、例えばTaCxを母体とする下部ゲート電極層14が形成されており、p型領域上のゲート絶縁膜7´の上には、例えばTaCxを母体とする下部ゲート電極層8が形成されている。ここで下部ゲート電極層14に含まれる非金属元素の平均濃度N1と下部ゲート電極14の厚さT1との積は、下部ゲート電極層8に含まれる非金属元素の平均濃度N2と下部ゲート電極層8の厚さT2との積よりも大きい。なお、元素濃度の換算の際、下部ゲート電極層中に含まれるIIA族及びIIIA族に属する金属元素は考慮しない。例えば、下部ゲート電極層が、Erを含有したTaCxであった場合、非金属元素濃度は、
[C]={C/(Ta+C)}×100 … (2)
と表される。
【0046】
下部ゲート電極層14上及び下部ゲート電極層8上には、IIA族及びIIIA族に属する金属元素のうち少なくとも1つの金属元素を含む層9が形成されている。層9上には、さらに、TiNx、TaCx、Wなどの高融点金属やポリシリコン電極もしくは、これらの積層構造による上部ゲート電極層10が形成されている。
【0047】
図15、16にTaCもしくはTaC/LaOx/TaCのゲート電極を一方の電極として形成したMISキャパシタのCV特性を、下層TaCのC原子濃度が50at.%の場合(図15)と、下層TaCのC原子濃度が56at.%の場合(図16)について示す。ゲート絶縁膜としてはHfSiONを用い、いずれも1000℃アニールとそれに続くFGA(Forming Gas Annealing)を経ている。下層TaCのC原子濃度が50at.%の場合に比べ、下層TaCのC原子濃度が56at.%の場合には、TaC電極中へのLaOx挿入によるVfb低下効果が減少していることが分かる。
【0048】
ところで、LaとCは化合物を形成するため、CはLaと結合することでLaの拡散を阻害する。一方で、TaはLaと合金を形成しない。すなわち、下層TaCがCリッチであるほど、Vfb変調要因であるLaのHfSiON/I.L./Si構造側への拡散が抑制される。ここではLa及びTaCを用いた例を紹介したが、一般にIIAもしくはIIIA族に属する金属は、他の金属とは合金を形成しないが、B,C,N,Oといった非金属元素とは化合物を形成する。つまり、上述の現象は、La以外のIIAもしくはIIIA族に属する金属を用いた場合でも、また下部ゲート電極としてTaC以外の材料を用いた場合にも同様に得られるものである。
【0049】
すなわち、pチャネル型MISFETにおける下部ゲート電極層の非金属元素濃度が、nチャネル型MISFETの下部ゲート電極層の非金属元素濃度よりも大きい場合には、nチャネル型MISFETとpチャネル型MISFETにおける下部ゲート電極層の非金属元素膜厚を大きく違えずとも、もしくは全く違えずとも本発明の効果を得ることが出来る。
【0050】
ところで、La等の金属元素の拡散防止には、主として金属と結合していない、余剰の非金属元素が強く寄与することが予想される。ここで、TaCx中の余剰C濃度の算出方法を以下に示す。図17にC原子濃度が56at.%及び50at.%の場合のTaCxのXRD(X-ray diffraction)ピークプロファイルを示す。いずれの場合にもTaC(Ta:C=1:1)結晶のピークが確認される。
【0051】
また、図18にC原子濃度が73at.%及び50at.%の場合のTaCxのXPS(X-ray photoelectron spectroscopy)を示す。Ta4fについてはC原子濃度に係わらずTaC(Ta:C=1:1)のピークを示す一方で、C1sについてはC原子濃度が73at.%の場合にはTaCに帰属されるピークに加え、C単体に帰属されるピークが出現することが分かる。このことは、C原子濃度が50at.%以上であるようなTaCxはTaC(1:1)結晶とC単体との混合物となることを示す。つまり、C原子濃度が50at.%以上であるようなTaCxにおいて、Taと同数のCがTaと結合しており、残りのCがTaと結合していない余剰のCであると考えることが出来る。すなわち、C濃度[C]=N1であるTaCxにおいて、余剰のC原子濃度(Atomic % surplus Carbon)は以下のように表すことが出来る。
【0052】
余剰のC原子濃度(Atomic % surplus Carbon)
=[C]−[Ta]=N1−(100−N1)=2N1−100 … (3)
図19は、TaC電極中へのLa含有層挿入によるVfb変調量(ΔVfb=Vfb(TaC/LaOx/TaC)−Vfb(TaC))を下層TaCxの余剰C原子濃度(2N−100)と膜厚(T)との積(2N−100)×Tに対してプロットしたものである。(2N−100)が増大するほどVfb変調量は抑制され、(2N−100)≧12の領域では、Vfb変調抑制効果はほぼ飽和することが分かる。このことから、pチャネル型MISFETにおいて下層TaCxの膜厚(T1)と平均的C原子濃度(N1)が以下の式を満たす場合には、層9を剥離せずともVfb変調を十分に抑制することが出来る。
【0053】
(2N1−100)×T1≧12 … (4)
また、上記のようにpチャネル型MISFETの下部ゲート電極の非金属元素濃度N1と膜厚T1の積(N1×T1)が、nチャネル型MISFETの下部ゲート電極の非金属元素濃度N2と膜厚T2の積(N2×T2)より大きい場合は、pチャネル型MISFET領域において層9から拡散する金属元素の拡散がより大幅に抑制される。このため、pチャネル型MISFETのゲート絶縁膜7に含まれる「層9から拡散する金属元素」の原子濃度は、nチャネル型MISFETのゲート絶縁膜7´に含まれる「層9から拡散する金属元素」の原子濃度より低くなる。
【0054】
(第2の実施形態の第1の製造方法)
次に、第2の実施形態の半導体装置の第1の製造方法を説明する。本製造方法は、トランジスタ製造に所謂ゲートファーストプロセス(ゲート先作りプロセス)を用いたものであるが、その製造工程を図20〜23に示す。
【0055】
まず、図20に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極8を1モノレイヤー以上1.5nm以下形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD法により、下部ゲート電極層8としてTaCをスパッタ法により形成する。
【0056】
次に、図21に示すように、p型半導体領域5上の下部ゲート電極層8上に、マスク材20を形成した後に、p型半導体領域5上のマスク材20及びn型半導体領域4上の下部ゲート電極層8の上部から、最終的に(2N1−100)×T1≧12を満たすように非金属元素をイオン注入する。ここではCをイオン注入して下部ゲート電極層14を形成する。その後p型半導体領域5上のマスク材20を剥離し図22に示す構造を得る。
【0057】
続いて、図23に示すように、n型半導体領域4上及びp型半導体領域5上の下部ゲート電極層8上に、IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成し、この層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極、若しくはこれらの積層構造からなるゲート電極層10を形成する。ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。
【0058】
その後、リソグラフィー及びRIE等のエッチングにより、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図14に示した構造を得る。
【0059】
なお、図14において、p型半導体領域5上のゲート絶縁膜を7´と記載したのは、ゲートスタック形成後の熱工程で、層9から拡散する金属原子が含有されることにより、p型半導体基板5上のゲート絶縁膜とn型半導体基板5上のゲート絶縁膜に違いが生じるためである。
【0060】
(第2の実施形態の第2の製造方法)
第1の製造方法では、n型半導体領域4上の下部ゲート電極にのみ非金属元素を注入することでn型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の非金属元素を違える方法を示した。然しながら、n型半導体領域4上の下部ゲート電極層上にのみ追加で非金属元素層を形成することで、n型半導体領域4上の下部ゲート電極層と、p型半導体領域5上の下部ゲート電極層の膜厚と非金属元素濃度を違える方法を用いてもよい。その製造工程を図24〜29に示す。
【0061】
まず、図24に示すように、半導体基板1に、STI構造の素子分離層19によって分離されたn型半導体領域4上及びp型半導体領域5上にゲート絶縁膜7を形成し、その後ゲート絶縁膜7上に下部ゲート電極層8を1モノレイヤー以上1.5nm以下形成する。ここでは、ゲート絶縁膜7としてHfSiONをMOCVD法により、下部ゲート電極層8としてTaCをスパッタ法により形成する。
【0062】
次に、図25に示すように、p型半導体領域5上の下部ゲート電極層8上に、酸化シリコンからなるマスク材18を形成する。その後、スパッタ法やCVD法などの成膜方法を用いて、下部ゲート電極層8上及びマスク材18上に非金属元素層15を形成する。この際、非金属元素層の膜厚T1は、下部ゲート電極層8と非金属元素層15積層構造全体の平均的な非金属元素濃度をN1とした場合に(2N1−100)×T1≧12を満たすようにする。T1は下部ゲート電極層8と非金属元素層15積層構造全体の膜厚である。ここでは、非金属元素層15としてCをスパッタ法により形成する。その後リフトオフ法によりマスク材18とともにマスク材18上の非金属元素層15を剥離して図26に示す構造を得る。
【0063】
次に、図27に示すように、n型半導体領域4上の非金属元素層15上、及びp型半導体領域5上の下部ゲート電極層8上に、IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層9を形成する。ここでは層9としてEr層を2.5nm形成する。
【0064】
その後、図29に示すように、n型半導体領域4上及びp型半導体領域5上の層9上に、TaCx、TiN,Wなどの高融点金属やポリシリコン電極若しくはこれらの積層構造からなるゲート電極層10を形成する。ここでは、ゲート電極層10としてTaCをスパッタ法により堆積する。その後、リソグラフィー及びRIE等により、積層ゲート電極層及びゲート絶縁膜を加工し、通常の半導体プロセスにより拡散層3、3´、エクステンション領域2、2´、側壁層6及び層間絶縁膜11を形成し、最終的に図29に示す構造を得る。
【0065】
(第2の変形例)
第2の実施形態では、ソース/ドレイン領域として高濃度不純物拡散層を用いる場合について説明したが、無論、ソース/ドレイン領域としてソース/ドレイン電極を用いる所謂ショットキートランジスタでもかまわない。
【0066】
ここで、ソース/ドレイン電極の熱プロセスは通常600℃以下であるため、層9を形成後ソース/ドレイン電極形成前に熱処理を行い、ゲート絶縁膜中に拡散させた金属元素を利用して閾値電圧を低減する方法を用いることが望まれる。なお、このときの熱処理温度としては、1000℃以上が好ましい。なお、上限としては、一般的なゲート絶縁膜/ゲート電極の耐熱性温度である1100℃以下が適当である。
【0067】
以上、第2の実施形態によれば、pチャネル領域の下部金属層に非金属元素を注入若しくは堆積させるのみで、pチャネル型MISFET領域でのIIA族及びIIIA族に属する金属元素含有層によるVth変調効果が抑制されたCMIS構造を提供することができる。
【0068】
上記のように、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、プレート状(線状)半導体層を活性領域として使用するFIN型MISFETにおいて、閾値の細かな調整にIIA、IIIA族金属を使用する場合には、本発明を応用することができる。
【0069】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【0070】
【図1】第1の実施形態に関わるCMIS半導体装置の断面図。
【図2】TaC/HfSiON/Si構造を形成後に1000℃アニールとそれに続く450℃、30分のフォーミングガスアニールを施したMISキャパシタと、TaC/IIA若しくはIIIA金属含有層/HfSiON/Si構造を形成後に1000℃アニールとそれに続く450℃、30分のフォーミングガスアニールを施したMISキャパシタのCV特性から算出したフラットバンド電圧(Vfb)を示す模式図。
【図3】TaC/ErもしくはYb/TaC/HfSiON/Si構造を形成後に、1000℃アニールとそれに続く450℃、30分のフォーミングガスアニールを施したMISキャパシタのバックサイドSIMS分析により判明した2次イオン強度プロファイルで、(a)はEr、(b)はYbについて夫々示す。
【図4】ゲート電極中へのEr挿入によるVfb変調量ΔVfbを、下層TaC膜厚に対してプロットした図。
【図5】第1の実施形態に係る半導体装置の第1の製造方法を説明する為の断面図。
【図6】図5に続く工程における断面図。
【図7】図6に続く工程における断面図。
【図8】図7に続く工程における断面図。
【図9】図8に続く工程における断面図。
【図10】第1の実施形態に係る半導体装置の第2の製造方法を説明する為の断面図。
【図11】図10に続く工程における断面図。
【図12】図11に続く工程における断面図。
【図13】図12に続く工程における断面図。
【図14】第2の実施形態に関わるCMIS半導体装置の断面図。
【図15】TaCx及びTaCx/LaOx/TaCxのゲート電極を一方の電極とするMISキャパシタのCV特性で、下層TaCのC原子濃度が50at.%の場合。
【図16】TaCx及びTaCx/LaOx/TaCxのゲート電極を一方の電極とするMISキャパシタのCV特性で、下層TaCのC原子濃度が56at.%の場合。
【図17】C原子濃度が50at.%のTaCxと、C原子濃度が56at.%のTaCxのXRDピークプロファイル。
【図18】C原子濃度が50at.%のTaCxと、C原子濃度が73at.%のTaCxのXPSスペクトルで、(a)はTa4fスペクトル、(b)はC1sスペクトル。
【図19】ゲート電極中へのLaOx挿入によるVfb変調量ΔVfbを、下層TaCxの余剰C原子濃度と下層TaCxの膜厚との積に対してプロットした図。
【図20】第2の実施形態に係る半導体装置の第1の製造方法を説明する為の断面図。
【図21】図20に続く工程における断面図。
【図22】図21に続く工程における断面図。
【図23】図22に続く工程における断面図。
【図24】第2の実施形態に係る半導体装置の第2の製造方法を説明する為の断面図。
【図25】図24に続く工程における断面図。
【図26】図25に続く工程における断面図。
【図27】図26に続く工程における断面図。
【図28】図27に続く工程における断面図。
【図29】図28に続く工程における断面図。
【符号の説明】
【0071】
1…Si半導体基板
2、2´…拡散層
3、3´…エクステンション領域
4…n型半導体領域
5…p型半導体領域
6…側壁層
7、7´…ゲート絶縁膜
8、8´、14…下部ゲート電極層
9…IIA族及びIIIA族に属する金属元素のうち少なくとも1つを含む層
10…ゲート電極最上層
11…層間絶縁膜
12…pチャネル型MISトランジスタ
13…nチャネル型MISトランジスタ
15…非金属元素層
18、20…マスク材
19…STI(素子分離領域)
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に互いに絶縁して設けられたn型半導体領域とp型半導体領域と、
前記n型半導体領域上に形成されたpチャネル型MISトランジスタと、
前記p型半導体領域上に形成されたnチャネル型MISトランジスタと、
を具備し、
前記pチャネル型MISトランジスタは、
前記n型半導体領域上に対向して設けられた第1のソース/ドレイン領域と、
前記第1のソース/ドレイン領域の間の前記n型半導体領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1の下部金属層と、
前記第1の下部金属層上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層と、
を具備し、
前記nチャネル型MISトランジスタは、
前記p型半導体領域上に対向して設けられた第2のソース/ドレイン領域と、
前記第2のソース/ドレイン領域の間の前記p型半導体領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2の下部金属層と、
前記第2の下部金属層上に形成され、前記第1の上部金属層と実質的に同一組成を有する第2の上部金属層とを具備し、
前記第1の下部金属層が前記第2の下部金属層よりも厚く、少なくとも前記第2のゲート絶縁膜は前記金属元素を含み、前記第1のゲート絶縁膜に含まれる前記金属元素の原子濃度が、前記第2のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低いことを特徴とする半導体装置。
【請求項2】
前記第1の下部金属層の膜厚が2.5nm以上であり、前記第2の下部金属層の膜厚が1.5nm以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1及び第2の下部金属層がタンタルカーバイドを含むことを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記タンタルカーバイドのC/Ta比が1以下であることを特徴とする請求項3に記載の半導体装置。
【請求項5】
半導体基板と、
前記半導体基板上に互いに絶縁して設けられたn型半導体領域とp型半導体領域と、
前記n型半導体領域上に形成されたpチャネル型MISトランジスタと、
前記p型半導体領域上に形成されたnチャネル型MISトランジスタと、
を具備し、
前記pチャネル型MISトランジスタは、
前記n型半導体領域上に対向して設けられた第1のソース/ドレイン領域と、
前記第1のソース/ドレイン領域の間の前記n型半導体領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、第1の非金属元素を含む第1の下部金属層と、
前記第1の下部金属層上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層と、
を具備し、前記nチャネル型MISトランジスタは、
前記p型半導体領域上に対向して設けられた第2のソース/ドレイン領域と、
前記第2のソース/ドレイン領域の間の前記p型半導体領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成され、第2の非金属元素を含む第2の下部金属層と、
前記第2の下部金属層上に形成され、前記第1の上部金属層と実質的に同一組成の第2の上部金属層とを具備し、
前記第1の下部金属層の平均的な非金属原子濃度(N1)(単位はAtomic %、但し前記第1の上部金属から拡散する前記金属元素は濃度計算から除く)と前記第1の下部金属層の膜厚(T1)(単位はnm)の積(N1×T1)が、前記第2の下部金属層の平均的な非金属原子濃度(N2)(単位はAtomic %、但し前記第2の上部金属から拡散する前記金属元素は濃度計算から除く)と前記第2の下部金属層の膜厚(T2)(単位はnm)の積(N2×T2)よりも大きく、
少なくとも前記第2のゲート絶縁膜は前記金属元素を含み、前記第1のゲート絶縁膜に含まれる前記金属元素の濃度が、前記第2のゲート絶縁膜に含まれる前記金属元素の濃度よりも低いことを特徴とする半導体装置。
【請求項6】
前記第1及び第2の下部金属層がタンタルカーバイドを含むことを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記N1及びT1が(2N1−100)×T1≧12を満足することを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記N2、T2が、N2≦50 Atomic %、T2≦1.5nmを満足することを特徴とする請求項7に記載の半導体装置。
【請求項9】
絶縁分離されたn型半導体領域及びp型半導体領域を有する半導体基板の前記n型半導体層領域及び前記p型半導体領域上に、第1のゲート絶縁膜及び第2のゲート絶縁膜を夫々形成する工程と、
前記第2のゲート絶縁膜上に第2の下部金属層を形成する工程と、
前記第1のゲート絶縁膜上に、前記第2の下部金属層よりも膜厚が厚い第1の下部金属層を形成する工程と、
前記第1及び第2の下部金属層上に、IIA族及びIIIA族に属する金属元素の少なくとも1つを含む第1及び第2の上部金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項10】
前記第1の下部金属層を形成する工程は、
前記第1のゲート絶縁膜上に前記第2の下部金属層と同じ膜厚の第3の下部金属層を形成する工程と、
前記第3の下部金属層上にのみ第4の下部金属層を形成することにより、前記第1の下部金属層を形成する工程と、
を含むことを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第2の下部金属層を形成する工程は、
前記第2のゲート絶縁膜上に前記第1の下部金属層と同じ膜厚の第3の下部金属層を形成する工程と、
前記第3の下部金属層をエッチングして薄膜化することにより、前記第2の下部金属層を形成する工程と、
を具備することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項12】
絶縁分離されたn型半導体領域及びp型半導体領域を有する半導体基板の前記n型及びp型半導体領域上に、第1及び第2のゲート絶縁膜を夫々形成する工程と、
前記第2のゲート絶縁膜上に第2の下部金属層を形成する工程と、
前記第1のゲート絶縁膜上に、平均的な非金属元素の原子濃度と膜厚の積が前記第2の下部金属層よりも大きい第1の下部金属層を形成する工程と、
前記第1及び第2の下部金属層上にIIA族及びIIIA族に属する金属元素の少なくとも1つを含む第1及び第2の上部金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項13】
前記第1の下部金属層を形成する工程は、
前記第1のゲート絶縁膜上に第3の下部金属層を形成する工程と、
前記第3の下部金属層に非金属元素を注入することにより、前記第1の下部金属層を形成する工程と
を具備することを特徴とする請求項12に記載の半導体装置。
【請求項14】
前記第1の下部金属層を形成する工程は、
前記第1のゲート絶縁膜上に第3の下部金属層を形成する工程と、
前記第3の下部金属層上に非金属元素層を形成することにより、前記第1の下部金属層を形成する工程と
を具備することを特徴とする請求項12に記載の半導体装置。
【請求項15】
前記第1及び第2のゲート絶縁膜、前記第1及び第2の下部金属層、前記第1及び第2の上部金属層を加工し、前記第1と第2のゲート電極を形成する工程と、
p型不純物を前記n型半導体領域表面に導入する工程と、
n型不純物を前記p型半導体領域表面に導入する工程と、
前記n型、p型不純物を活性化するための熱処理を行う工程と、
をさらに具備することを特徴とする請求項9乃至14のいずれかに記載の半導体装置。
【請求項16】
前記第1及び第2のゲート絶縁膜、前記第1及び第2の下部金属層、前記第1及び第2の上部金属層とを加工し、前記第1及び第2のゲート電極を形成する工程と、
前記金属元素を第2のゲート絶縁膜中に拡散させる熱処理工程と、
前記熱処理工程の後に、前記第1のゲート電極を挟む前記n型半導体領域表面に第1のソース/ドレイン電極を形成する工程と、
前記熱処理工程の後に、前記第2のゲート電極を挟む前記p型半導体領域表面に第2のソース/ドレイン電極を形成する工程と、
を具備することを特徴とする請求項9乃至14のいずれかに記載の半導体装置。
【請求項1】
半導体基板と、
前記半導体基板上に互いに絶縁して設けられたn型半導体領域とp型半導体領域と、
前記n型半導体領域上に形成されたpチャネル型MISトランジスタと、
前記p型半導体領域上に形成されたnチャネル型MISトランジスタと、
を具備し、
前記pチャネル型MISトランジスタは、
前記n型半導体領域上に対向して設けられた第1のソース/ドレイン領域と、
前記第1のソース/ドレイン領域の間の前記n型半導体領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1の下部金属層と、
前記第1の下部金属層上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層と、
を具備し、
前記nチャネル型MISトランジスタは、
前記p型半導体領域上に対向して設けられた第2のソース/ドレイン領域と、
前記第2のソース/ドレイン領域の間の前記p型半導体領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2の下部金属層と、
前記第2の下部金属層上に形成され、前記第1の上部金属層と実質的に同一組成を有する第2の上部金属層とを具備し、
前記第1の下部金属層が前記第2の下部金属層よりも厚く、少なくとも前記第2のゲート絶縁膜は前記金属元素を含み、前記第1のゲート絶縁膜に含まれる前記金属元素の原子濃度が、前記第2のゲート絶縁膜に含まれる前記金属元素の原子濃度よりも低いことを特徴とする半導体装置。
【請求項2】
前記第1の下部金属層の膜厚が2.5nm以上であり、前記第2の下部金属層の膜厚が1.5nm以下であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1及び第2の下部金属層がタンタルカーバイドを含むことを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記タンタルカーバイドのC/Ta比が1以下であることを特徴とする請求項3に記載の半導体装置。
【請求項5】
半導体基板と、
前記半導体基板上に互いに絶縁して設けられたn型半導体領域とp型半導体領域と、
前記n型半導体領域上に形成されたpチャネル型MISトランジスタと、
前記p型半導体領域上に形成されたnチャネル型MISトランジスタと、
を具備し、
前記pチャネル型MISトランジスタは、
前記n型半導体領域上に対向して設けられた第1のソース/ドレイン領域と、
前記第1のソース/ドレイン領域の間の前記n型半導体領域上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成され、第1の非金属元素を含む第1の下部金属層と、
前記第1の下部金属層上に形成されたIIA族及びIIIA族に属する少なくとも1つの金属元素を含む第1の上部金属層と、
を具備し、前記nチャネル型MISトランジスタは、
前記p型半導体領域上に対向して設けられた第2のソース/ドレイン領域と、
前記第2のソース/ドレイン領域の間の前記p型半導体領域上に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成され、第2の非金属元素を含む第2の下部金属層と、
前記第2の下部金属層上に形成され、前記第1の上部金属層と実質的に同一組成の第2の上部金属層とを具備し、
前記第1の下部金属層の平均的な非金属原子濃度(N1)(単位はAtomic %、但し前記第1の上部金属から拡散する前記金属元素は濃度計算から除く)と前記第1の下部金属層の膜厚(T1)(単位はnm)の積(N1×T1)が、前記第2の下部金属層の平均的な非金属原子濃度(N2)(単位はAtomic %、但し前記第2の上部金属から拡散する前記金属元素は濃度計算から除く)と前記第2の下部金属層の膜厚(T2)(単位はnm)の積(N2×T2)よりも大きく、
少なくとも前記第2のゲート絶縁膜は前記金属元素を含み、前記第1のゲート絶縁膜に含まれる前記金属元素の濃度が、前記第2のゲート絶縁膜に含まれる前記金属元素の濃度よりも低いことを特徴とする半導体装置。
【請求項6】
前記第1及び第2の下部金属層がタンタルカーバイドを含むことを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記N1及びT1が(2N1−100)×T1≧12を満足することを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記N2、T2が、N2≦50 Atomic %、T2≦1.5nmを満足することを特徴とする請求項7に記載の半導体装置。
【請求項9】
絶縁分離されたn型半導体領域及びp型半導体領域を有する半導体基板の前記n型半導体層領域及び前記p型半導体領域上に、第1のゲート絶縁膜及び第2のゲート絶縁膜を夫々形成する工程と、
前記第2のゲート絶縁膜上に第2の下部金属層を形成する工程と、
前記第1のゲート絶縁膜上に、前記第2の下部金属層よりも膜厚が厚い第1の下部金属層を形成する工程と、
前記第1及び第2の下部金属層上に、IIA族及びIIIA族に属する金属元素の少なくとも1つを含む第1及び第2の上部金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項10】
前記第1の下部金属層を形成する工程は、
前記第1のゲート絶縁膜上に前記第2の下部金属層と同じ膜厚の第3の下部金属層を形成する工程と、
前記第3の下部金属層上にのみ第4の下部金属層を形成することにより、前記第1の下部金属層を形成する工程と、
を含むことを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記第2の下部金属層を形成する工程は、
前記第2のゲート絶縁膜上に前記第1の下部金属層と同じ膜厚の第3の下部金属層を形成する工程と、
前記第3の下部金属層をエッチングして薄膜化することにより、前記第2の下部金属層を形成する工程と、
を具備することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項12】
絶縁分離されたn型半導体領域及びp型半導体領域を有する半導体基板の前記n型及びp型半導体領域上に、第1及び第2のゲート絶縁膜を夫々形成する工程と、
前記第2のゲート絶縁膜上に第2の下部金属層を形成する工程と、
前記第1のゲート絶縁膜上に、平均的な非金属元素の原子濃度と膜厚の積が前記第2の下部金属層よりも大きい第1の下部金属層を形成する工程と、
前記第1及び第2の下部金属層上にIIA族及びIIIA族に属する金属元素の少なくとも1つを含む第1及び第2の上部金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項13】
前記第1の下部金属層を形成する工程は、
前記第1のゲート絶縁膜上に第3の下部金属層を形成する工程と、
前記第3の下部金属層に非金属元素を注入することにより、前記第1の下部金属層を形成する工程と
を具備することを特徴とする請求項12に記載の半導体装置。
【請求項14】
前記第1の下部金属層を形成する工程は、
前記第1のゲート絶縁膜上に第3の下部金属層を形成する工程と、
前記第3の下部金属層上に非金属元素層を形成することにより、前記第1の下部金属層を形成する工程と
を具備することを特徴とする請求項12に記載の半導体装置。
【請求項15】
前記第1及び第2のゲート絶縁膜、前記第1及び第2の下部金属層、前記第1及び第2の上部金属層を加工し、前記第1と第2のゲート電極を形成する工程と、
p型不純物を前記n型半導体領域表面に導入する工程と、
n型不純物を前記p型半導体領域表面に導入する工程と、
前記n型、p型不純物を活性化するための熱処理を行う工程と、
をさらに具備することを特徴とする請求項9乃至14のいずれかに記載の半導体装置。
【請求項16】
前記第1及び第2のゲート絶縁膜、前記第1及び第2の下部金属層、前記第1及び第2の上部金属層とを加工し、前記第1及び第2のゲート電極を形成する工程と、
前記金属元素を第2のゲート絶縁膜中に拡散させる熱処理工程と、
前記熱処理工程の後に、前記第1のゲート電極を挟む前記n型半導体領域表面に第1のソース/ドレイン電極を形成する工程と、
前記熱処理工程の後に、前記第2のゲート電極を挟む前記p型半導体領域表面に第2のソース/ドレイン電極を形成する工程と、
を具備することを特徴とする請求項9乃至14のいずれかに記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図2】
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【図18】
【図19】
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【図26】
【図27】
【図28】
【図29】
【公開番号】特開2010−10470(P2010−10470A)
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願番号】特願2008−169074(P2008−169074)
【出願日】平成20年6月27日(2008.6.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年1月14日(2010.1.14)
【国際特許分類】
【出願日】平成20年6月27日(2008.6.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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