半導体装置およびその製造方法
【課題】ＭＩＰＳ構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、ＡＣ動作を向上させる。
【解決手段】半導体装置１は、半導体基板１０上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜２５、２７とゲート電極６３、７１と、を備える。さらに、ゲート電極６３、７１は第１金属からなる第１電極層２２と、第２金属からなる第２電極層２６、３４と、シリコン層からなる第３電極層６２、７０と、を含む積層構造である。第２金属は、シリコン層の多数キャリアに対する第１電極層２２と第３電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。
【解決手段】半導体装置１は、半導体基板１０上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜２５、２７とゲート電極６３、７１と、を備える。さらに、ゲート電極６３、７１は第１金属からなる第１電極層２２と、第２金属からなる第２電極層２６、３４と、シリコン層からなる第３電極層６２、７０と、を含む積層構造である。第２金属は、シリコン層の多数キャリアに対する第１電極層２２と第３電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成するポリシリコンゲート電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術、およびゲート絶縁膜に高誘電率膜（ｈｉｇｈ−ｋ膜）を用いて物理膜厚を厚くすることでゲートリーク電流を低減する技術が検討されている。
【０００３】
例えば特許文献１、２、３には、金属ゲート電極を用いた構造の一つとして、Ｈｉｇｈ−ｋ膜とポリシリコンゲート電極との間に金属ゲート電極を挿入したＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５３７３５９号公報
【特許文献２】特開２００７−２０８２６０号公報
【特許文献３】特開２００７−１５８０６５号公報
【特許文献４】特開２００５−２９４４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＭＩＰＳ構造を有する電界効果トランジスタにおいては、金属ゲート電極とポリシリコンゲート電極との接触抵抗が大きい。そのため、ＡＣ特性（デジタルＩＣで、変化する(交流)入出力信号の時間特性）が低下するという問題が生じる。
【０００６】
接触抵抗低減方法として、特許文献４のように、金属ゲート電極上のポリシリコンゲート電極を金属にする構造がある。しかし、かかる構造では金属ゲート電極の膜厚がＭＩＰＳ構造に比べて厚いため、ゲート加工が難しいという問題がある。
【０００７】
したがって、上記従来技術では、ＡＣ動作の向上とゲート加工の簡易化とを両立することは困難であった。
【課題を解決するための手段】
【０００８】
本発明によれば、
半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第１金属からなる第１電極層と、
前記第１電極層上に形成された第２金属からなる第２電極層と、
前記第２電極層上に形成されたＮ型シリコンまたはＰ型シリコンからなる第３電極層と、を含む積層構造からなり、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記第３電極層がＮ型シリコンからなる場合において、下記式（１）を満たし、前記第３電極層がＰ型シリコンからなる場合において、下記式（２）を満たすことを特徴とする半導体装置が提供される。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【０００９】
また、本発明によれば、
半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１金属からなる第１金属層を形成する工程と、
前記第１金属層の上に第２金属からなる第２金属層を形成する工程と、
前記第２金属層の上にシリコン層を形成する工程と、
前記シリコン層にイオン注入をしてＮ型シリコンまたはＰ型シリコンからなるシリコン電極層を形成する工程と、
前記第１金属層と前記第２金属層と前記シリコン電極層とを含む積層構造からなるゲート電極を形成する工程と、
を含み、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記シリコン電極層を形成する前記工程において、前記Ｎ型シリコンからなる前記シリコン電極層を形成するとき下記式（１）を満たし、前記Ｐ型シリコンからなる前記シリコン電極層を形成するとき下記式（２）を満たすことを特徴とする半導体装置の製造方法が提供される。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【００１０】
この発明によれば、第１金属からなる第１電極層とシリコンからなる第３電極層との間に、上記式（１）または（２）を満たす第２金属からなる第２電極層を備える。これにより、シリコンの多数キャリアに対する第１電極層と第３電極層とのバンド不連続を緩和することができ、金属ゲート電極とシリコンゲート電極との接触抵抗を低減することができる。また、第２電極層はスパッタ法等により容易に第１金属上に成膜することができる。したがって、ＡＣ動作が向上したＭＩＰＳ構造体を容易に得ることができる。
【発明の効果】
【００１１】
本発明によれば、ＡＣ動作が向上したＭＩＰＳ構造体を容易に得ることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態の半導体装置を示す断面図である。
【図２】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図３】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図８】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図９】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図１０】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図１１】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図１２】第２の実施形態の半導体装置を示す断面図である。
【図１３】第２の実施形態の半導体装置の製造工程を示す断面図である。
【図１４】第３の実施形態の半導体装置を示す断面図である。
【図１５】第３の実施形態の半導体装置の製造工程を示す断面図である。
【図１６】第１〜３の実施形態の半導体装置の作用効果を説明するための図である。
【図１７】金属の仕事関数をシリコンのバンドエッジと比較して示した図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１は、本発明による第１の実施形態の半導体装置１を示す断面図である。半導体装置１は、半導体基板１０上にＮＭＯＳＦＥＴ（Ｎチャネル電界効果トランジスタ）およびＰＭＯＳＦＥＴ（Ｐチャネル電界効果トランジスタ）を有する。ＮＭＯＳＦＥＴは、半導体基板１０上に形成されたゲート絶縁膜２５と、ゲート絶縁膜２５上に形成されたゲート電極６３と、を備える。ゲート電極６３は、ゲート絶縁膜２５上に形成された金属Ｍ１（第１金属）からなる金属電極層２２（第１電極層）と、金属電極層２２上に形成された金属Ｍ２Ｎ（第２金属）からなる金属電極層２６（第２電極層）と、金属電極層２６上に形成されたＮ型シリコンからなるＮ型シリコン電極層６２（第３電極層）と、を含む積層構造からなる。また、ＰＭＯＳＦＥＴは、半導体基板１０上に形成されたゲート絶縁膜２７と、ゲート絶縁膜２７上に形成されたゲート電極７１と、を備える。ゲート電極７１は、ゲート絶縁膜２７上に形成された金属Ｍ１からなる金属電極層２２（第１電極層）と、金属電極層２２上に形成された金属Ｍ２Ｐ（第２金属）からなる金属電極層３４（第２電極層）と、金属電極層３４上に形成されたＰ型シリコンからなるＰ型シリコン電極層７０（第３電極層）と、を含む積層構造からなる。金属Ｍ１の仕事関数をＥＦ１とし、金属Ｍ２Ｎの仕事関数をＥＦ２Ｎとし、金属Ｍ２Ｐの仕事関数をＥＦ２Ｐとし、Ｎ型シリコンのフェルミ準位をＥｆＮとし、Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、下記式（１）、（２）を満たす。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２Ｎ−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２Ｐ
【００１５】
まず、上記式（１）および（２）の意味について図１６及び図１７を用いて説明する。図１６（ａ）は、上記式（１）の関係を説明する模式図である。図１６（ｂ）は、上記式（２）の関係を説明する模式図である。図１７は、金属の仕事関数をシリコンのバンドエッジと比較して示した図である。各金属の仕事関数は、Ｐｈｏｔｏｅｍｉｓｓｉｏｎ法及びトランジスタにより測定することができる。図１６で示すように、金属電極層２６、３４は、シリコン電極層６２、７０の多数キャリアに対する金属電極層２２とシリコン電極層６２、７０とのバンド不連続を緩和する。
【００１６】
Ｎ型シリコン電極層６２の場合、接触抵抗を低減するためには、金属Ｍ２Ｎとして、金属Ｍ１よりもシリコンのフェルミ準位付近に仕事関数を有するもの、または、シリコンの伝導帯Ｅｃよりも小さい準位に仕事関数を有するものを用いる。シリコンに多数キャリア（電子）を注入することで、実効的なシリコンの伝導帯（すなわちＮ型シリコンのフェルミ準位ＥｆＮ）と金属Ｍ２Ｎの仕事関数との差は、シリコンのフェルミ準位ＥｆＮと金属Ｍ２Ｎの仕事関数との差に対して小さくなる。そこで、金属Ｍ２Ｎとして、Ｎ型シリコンのフェルミ準位ＥｆＮに対する仕事関数の差が金属Ｍ１よりも小さいか、または、Ｎ型シリコンのフェルミ準位ＥｆＮよりもエネルギー準位の小さいものを選択する。
【００１７】
一方、Ｐ型シリコン電極層７０の場合、接触抵抗を低減するためには、金属Ｍ２Ｐとして、金属Ｍ１よりもシリコンのフェルミ準位付近に仕事関数を有するもの、または、シリコンの価電子帯Ｅｖよりも大きい準位に仕事関数を有するものを用いる。シリコンに多数キャリア（正孔）を注入することで、実効的なシリコンのフェルミ準位（すなわちＰ型シリコンのフェルミ準位ＥｆＰ）と金属Ｍ２Ｐの仕事関数との差は、シリコンのフェルミ準位ＥｆPと金属Ｍ２Ｐとの仕事関数の差に対して小さくなる。そこで、金属Ｍ２Ｐとして、Ｐ型シリコンのフェルミ準位ＥｆＰに対する仕事関数の差が金属Ｍ１よりも小さいか、または、Ｐ型シリコンのフェルミ準位ＥｆＰよりもエネルギー準位の大きいものを選択する。
【００１８】
具体的には、金属Ｍ１は、シリコンのミッドギャップ近傍にフェルミ準位が位置するような仕事関数を有するものが用いられる。金属Ｍ１は、仕事関数が４．２〜４．９ｅＶの金属とすると好ましい。具体的には、金属Ｍ１は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属とすることができるが、ＴｉＮ、ＴａＮ、ＴａＳｉＮを用いると特に好ましい。
【００１９】
また、金属Ｍ２Ｎは、仕事関数が３．０〜４．３ｅＶの金属とすると好ましい。具体的には、金属Ｍ２Ｎは、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒ、Ｂｉ、Ｐｂ、Ｔａ、Ａｇ、Ｖ、Ｚｎ、Ｔｉ、Ｎｂからなる群から選択される少なくとも一つの金属とすることができるが、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒからなる群から選択される少なくとも一つの金属とするとより好ましく、Ａｌ、Ｚｒ、Ｍｎ、Ｈｆ、Ｔｌを用いると特に好ましい。
【００２０】
また、金属Ｍ２Ｐは、仕事関数が５．０〜６．０ｅＶの金属とすると好ましい。具体的には、金属Ｍ２Ｐは、Ｔｅ、Ｒｅ、Ｒｈ、Ｂｅ、Ｃｏ、Ａｕ、Ｐｂ、Ｎｉ、Ｉｒ、Ｐｔからなる群から選択される少なくとも一つの金属とすることができるが、Ｉｒ、Ｐｔ、Ｎｉを用いると特に好ましい。
【００２１】
ゲート絶縁膜２５、２７は、高誘電率絶縁膜とすると好ましく、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯ等を用いると好ましく、特に、ＨｆＯ２を用いると好ましい。膜厚は、１．０ｎｍ以上、５．０ｎｍ以下にすると好ましい。図１では、ゲート絶縁膜２５が、酸窒化膜１４及び高誘電率のＬａ（ランタン）含有ゲート絶縁膜２１からなり、ゲート絶縁膜２７が、酸窒化膜１４及び高誘電率のゲート絶縁膜２０からなる例を示す。酸窒化膜１４は、界面絶縁膜の役割を果たす。
【００２２】
金属電極層２２の膜厚は、１．０ｎｍ以上、２０．０ｎｍ以下の範囲とすると好ましい。金属電極層２６の膜厚は、０．１ｎｍ以上、５．０ｎｍ以下の範囲とすると好ましい。金属電極層３４の膜厚は、０．１ｎｍ以上、５．０ｎｍ以下にすると好ましい。
【００２３】
Ｎ型シリコン電極層６２及びＰ型シリコン電極層７０は、それぞれ、アモルファスシリコンを用いてもよいし、ポリシリコンを用いてもよい。
【００２４】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図２〜図１１の断面図を参照して説明する。
【００２５】
まず、図２（ａ）に示すように、半導体基板１０上に素子分離酸化膜１１を形成する。素子分離酸化膜１１の形成方法は、従来用いられているＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その後、ＮＭＯＳＦＥＴ形成領域にＰウエル１２、ＰＭＯＳＦＥＴ形成領域にＮウエル１３を形成する。
【００２６】
そして、図２（ｂ）のように、界面絶縁膜として１．０ｎｍの酸窒化膜１４を形成する。具体的には、硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水等を用いた熱酸化によりシリコン酸化膜を形成し、得られたシリコン酸化膜にプラズマ窒化処理を施して酸窒化膜１４を形成する。
【００２７】
その後、図２（ｃ）に示すように、Ｌａ膜１６をスパッタ法により形成する。Ｌａ膜１６の膜厚は、０．１ｎｍ以上、２．０ｎｍ以下の範囲である。ＬａはＮＭＯＳＦＥＴの閾値電圧制御用金属である。Ｌａ以外には、Ｄｙ（ジスブロシウム）を使用することも可能である。
【００２８】
そして、図２（ｄ）に示すように、レジストマスク１８を形成する。
【００２９】
次に、図３（ａ）に示すように、ウェット処理により、ＰＭＯＳＦＥＴ形成領域のＬａ膜１６を除去する。Ｌａ膜１６のウェット処理には、希釈塩酸を用いる。
【００３０】
ついで、ＰＭＯＳＦＥＴ形成領域のＬａ膜１６を除去した後、アッシング処理により、レジストマスク１８を除去する（図３（ｂ））。
【００３１】
続いて、図３（ｃ）に示すように高誘電率のゲート絶縁膜２０を形成する。ゲート絶縁膜２０の形成方法は、ＣＶＤ法（化学気相成長）、ＡＬＣＶＤ法（原子層化学的気相成長法）、スパッタ法から選択される方法である。次に、第１金属層２２ａを形成する。
【００３２】
次に、図３（ｄ）に示すようにハードマスク２３を形成する。ハードマスク２３は、シリコン酸化膜、シリコン窒化膜、アモルファスカーボン膜から選択される少なくとも一つの材料である。
【００３３】
そして、図４（ａ）に示すようにレジストマスク２４により、ＮＭＯＳＦＥＴ形成領域を開口し、図４（ｂ）のようにＮＭＯＳＦＥＴ形成領域のハードマスク２３を除去する。その後、レジストマスク２４を除去する（図４（ｃ））。
【００３４】
続いて、図４（ｄ）に示すように、第１金属層２２ａ及びハードマスク２３の露出面上に第２金属層２６ａをスパッタ法により形成する。
【００３５】
次に、図５（ａ）に示すようにレジストマスク２８を形成して、ＰＭＯＳＦＥＴ形成領域を開口する。続いて、ＰＭＯＳＦＥＴ形成領域の第２金属層２６ａをドライエッチングにより除去する（図５（ｂ））。次いで、レジストマスク２８、ハードマスク２３を除去する（図５（ｃ））。レジストマスク２８は、ウェット処理により除去することができる。
【００３６】
次に、図５（ｄ）に示すようにハードマスク３０を形成する。ハードマスク３０は、シリコン酸化膜、シリコン窒化膜、アモルファスカーボン膜から選択される少なくとも一つの材料である。
【００３７】
そして、図６（ａ）に示すようにレジストマスク３２により、ＰＭＯＳＦＥＴ形成領域を開口し、図６（ｂ）のようにＰＭＯＳＦＥＴ形成領域のハードマスク３０を除去する。その後、レジストマスク３２を除去する（図６（ｃ））。
【００３８】
続いて、図６（ｄ）に示すように、第１金属層２２ａ及びハードマスク３０の露出面上に第２金属層３４ａをスパッタ法により形成する。
【００３９】
次に、図７（ａ）に示すようにレジストマスク３６を形成して、ＮＭＯＳＦＥＴ形成領域を開口する。続いて、ＮＭＯＳＦＥＴ形成領域の第２金属層３４ａをドライエッチングにより除去する（図７（ｂ））。ここで、レジストマスク３６は、ウェット処理により除去することも可能である。次いで、レジストマスク３６、ハードマスク３０を除去する（図７（ｃ））。このようにして、ＰＭＯＳＦＥＴ形成領域に第２金属層３４ａが形成される。
【００４０】
そして、図７（ｄ）に示すように、シリコン層３８を形成する。次いで、ハードマスク４０を形成する（図８（ａ））。
【００４１】
次に、図８（ｂ）に示すように、レジストマスク４２を形成した後、ドライエッチング及びウェット処理により、図８（ｃ）に示すように、ＮＭＯＳＦＥＴ形成領域の第１金属層２２ａ、第２金属層２６ａ、シリコン層３８をゲート電極形状に加工することにより、金属電極層２２、金属電極層２６、およびシリコン層３８を含む積層構造からなるゲート電極を形成する。同時に、ＰＭＯＳＦＥＴ形成領域の第１金属層２２ａ、第２金属層３４ａ、シリコン層３８をゲート電極形状に加工することにより、金属電極層２２、金属電極層３４、およびシリコン層３８を含む積層構造からなるゲート電極を形成する。このとき、図示するように、酸窒化膜１４、Ｌａ膜１６及びゲート絶縁膜２０もエッチングされる。
【００４２】
その後、シリコン窒化膜４４をＡＬＣＶＤ法より形成し（図８（ｄ））、オフセットスペーサー４６を形成する（図９（ａ））。オフセットスペーサー４６は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造を用いてもよい。
【００４３】
その後、図９（ｂ）に示すように、レジストマスク４８により、ＮＭＯＳＦＥＴ形成領域に、エクステンション領域５０をイオン注入により形成する。注入条件は、Ａｓ；注入エネルギー２ｋｅＶ，注入密度８Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、ＢＦ２；注入エネルギー５０ｋｅＶ，注入密度３Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度３０度である。
【００４４】
続いて、ＰＭＯＳＦＥＴ形成領域に、同様にレジストマスク５２にて、エクステンション領域５４をイオン注入により形成する（図９（ｃ））。注入条件は、ＢＦ２；注入エネルギー３ｋｅＶ，注入密度８Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ａｓ；注入エネルギー５０ｋｅＶ，注入密度３Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度３０度である。イオン注入後、レジストマスク５２を除去する（図９（ｄ））。
【００４５】
そして、窒化膜もしくは酸化膜からなるサイドウォールスペーサー膜を形成してから、ドライエッチングにより、図１０（ａ）に示すように、サイドウォールスペーサー膜５６を形成する。
【００４６】
その後、図１０（ｂ）に示すように、レジストマスク５８により、ＮＭＯＳＦＥＴ形成領域に、Ｄｅｅｐ ＳＤ領域６０をイオン注入により形成する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ａｓ；注入エネルギー２０ｋｅＶ，注入密度３Ｅ１５ａｔｏｍｓ／ｃｍ２，注入角度０度、Ｐ；注入エネルギー２０ｋｅＶ，注入密度５Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度０度である。この時、ゲート電極のシリコン層にもイオン注入されて、Ｎ型シリコンからなるＮ型シリコン電極層６２が形成される。その後、レジストマスク５８を除去する。Ａｓの注入エネルギーは、５ｋｅＶ以上、３０ｋｅＶ以下が好ましく、１０ｋｅＶ以上、２０ｋｅＶ以下が更に好ましい。Ａｓの注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、２Ｅ１５ａｔｏｍｓ／ｃｍ２以上、３Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００４７】
続いて、図１０（ｃ）に示すように、ＰＭＯＳＦＥＴ形成領域に、同様にレジストマスク６４にて、Ｄｅｅｐ ＳＤ領域６６をイオン注入により形成する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ｂ；注入エネルギー７ｋｅＶ，注入密度５．０Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度０度、ＢＦ２；注入エネルギー１５ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、ＢＦ２；注入エネルギー９ｋｅＶ，注入密度２Ｅ１５ａｔｏｍｓ／ｃｍ２，注入角度０度である。この時、ゲート電極のシリコン層にもイオン注入されて、Ｐ型シリコンからなるＰ型シリコン電極層７０が形成される。その後、レジストマスク６４を除去する。４回目のＢＦ２の注入エネルギーは、５ｋｅＶ以上、１５ｋｅＶ以下が好ましく、８ｋｅＶ以上、１２ｋｅＶ以下が更に好ましい。４回目のＢＦ２の注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、２Ｅ１５ａｔｏｍｓ／ｃｍ２以上、３Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００４８】
次に、熱処理を行い、エクステンション領域５０、５４、およびＤｅｅｐ ＳＤ領域６０、６６の不純物を活性化させる。熱処理条件は、１０５０℃、０秒である。この時、Ｌａ膜１６のＬａが、ＮＭＯＳＦＥＴ形成領域の高誘電率ゲート絶縁膜２０の中へ拡散する。これにより、ＮＭＯＳＦＥＴには、高誘電率のＬａ含有ゲート絶縁膜２１が形成される。
【００４９】
その後、図１０（ｄ）に示すように、ＮｉＰｔ膜７２をスパッタ法により形成し、熱処理及び王水による余剰ＮｉＰｔ膜７２を除去することで、１次シリサイド層７４を形成する（図１１（ａ））。引き続いて、熱処理を行うことにより、２次シリサイド層７６を形成する（図１１（ｂ））。
【００５０】
そして、図１１（ｃ）に示すように、コンタクトエッチングストッパー膜７８を成膜する。膜種は、窒化膜、膜厚は、１０ｎｍ以上、１００ｎｍ以下である。更に、酸化膜からなる層間膜８０を成膜する。さらに、図１１（ｄ）のように、コンタクト８２を形成する。これにより、図１の半導体装置１が得られる。
【００５１】
つづいて、本実施形態の作用効果について説明する。半導体装置１によれば、金属Ｍ１からなる金属電極層２２とシリコンからなるシリコン電極層６２との間に、上記式（１）を満たす金属Ｍ２Ｎからなる金属電極層２６を備える。また、金属Ｍ１からなる金属電極層２２とシリコンからなるシリコン電極層７０との間に、上記式（２）を満たす金属Ｍ２Ｐからなる金属電極層３４を備える。これにより、シリコンの多数キャリアに対する金属電極層２２とシリコン電極層６２、７０とのバンド不連続を緩和することができ、金属電極層２２とシリコン電極層６２、７０との間の接触抵抗をそれぞれ低減することができる。また、金属電極層２６、３４はスパッタ法等により容易に金属電極層２２上に成膜することができる。したがって、ＡＣ動作が向上したＭＩＰＳ構造体を容易に得ることができる。
【００５２】
以下、本実施形態の作用効果について詳細に説明する。シリコン電極層６２、７０の仕事関数はバンドエッジに対して、金属電極層２２の仕事関数はＮＭＯＳＦＥＴもしくはＰＭＯＳＦＥＴ側のバンドエッジまたはＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴのミッドギャップ近傍に位置する。そのため、ＮＭＯＳＦＥＴもしくはＰＭＯＳＦＥＴ、または、その両方においてシリコン電極との仕事関数差による接触抵抗が発生する。
【００５３】
そこで、接触抵抗を低減させるため、金属Ｍ１とは仕事関数の異なる金属Ｍ２Ｎからなる金属電極層２６を金属電極層２２とＮ型シリコン電極層６２との間に挿入し、金属Ｍ１とは仕事関数の異なる金属Ｍ２Ｐからなる膜を金属電極層２２とＰ型シリコン電極層７０との間に挿入する。金属Ｍ２Ｎ，Ｍ２Ｐは、シリコン電極層６２、７０の多数キャリアに対する金属電極層２２とシリコン電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。これにより、接触抵抗が低減し、半導体装置におけるＡＣ動作が改善する。
【００５４】
本実施形態では、金属電極層２２とＮ型シリコン電極層６２との間に、金属電極層２６が挿入されている。金属電極層２２、２６は、仕事関数が上記式（１）を満たす金属である。これにより、図１６（ａ）のように、Ｎ型シリコン電極層６２の多数キャリアである電子に対する金属電極層２２と金属電極層２６とのバンド不連続を緩和することができる。したがって、金属ゲート電極である金属電極層２２とシリコンゲート電極であるシリコン電極層６２との接触抵抗を低減することができるため、ＡＣ動作を向上させることができる。
【００５５】
また、金属電極層２２とＰ型シリコン電極層７０との間に、金属電極層３４が挿入されている。金属電極層２２、３４は、仕事関数が上記式（２）を満たす金属である。これにより、図１６（ｂ）のように、シリコン電極層７０の多数キャリアである正孔に対する金属電極層２２とシリコン電極層７０とのバンド不連続を緩和することができる。したがって、金属ゲート電極である金属電極層２２とシリコンゲート電極であるシリコン電極層７０との接触抵抗を低減することができるため、ＰＭＯＳＦＥＴにおいてもＡＣ動作を向上させることができる。
【００５６】
（第２の実施形態）
図１２は、第２の実施形態の半導体装置２を示す断面図である。ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層６２及び金属電極層２６が共通の材料からなる点で、第１の実施形態の半導体装置１と異なる。具体的には、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層６２がＮ型シリコンからなる。金属電極層２２は金属Ｍ１からなり、金属電極層２６は金属Ｍ２Ｎからなる。金属Ｍ１及び金属Ｍ２Ｎは、第１の実施形態で示す式（１）を満たす。その他は第１の実施形態と同じである。
【００５７】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図１３の断面図を参照して説明する。なお、第１の実施形態と同様な製造工程は、説明を省略する。
【００５８】
図２（ａ）〜図３（ｃ）までは、第１の実施形態と同様な方法により作成する。次に、図１３（ａ）に示すように、ＮＭＯＳＦＥＴ形成領域およびＰＭＯＳＦＥＴ形成領域に、第２金属層２６ａおよびシリコン層３８を形成する。成膜方法、膜厚とも第１の実施形態と同様である。
【００５９】
続いて、図１３（ｂ）に示すように、シリコン層３８にＮＭＯＳＦＥＴ用のＮ型不純物を注入する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ｐ；注入エネルギー５ｋｅＶ、注入密度５Ｅ１５ａｔｏｍｓ／ｃｍ２，注入角度０度である。Ｐの注入エネルギーは、２ｋｅＶ以上、１０ｋｅＶ以下が好ましく、４ｋｅＶ以上、６ｋｅＶ以下が更に好ましい。Ｐの注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、２Ｅ１５ａｔｏｍｓ／ｃｍ２以上、３Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００６０】
その後、第１の実施形態における図８（ａ）以降と同様の製造工程により、図１２に示す半導体装置２が得られる。
【００６１】
本実施形態における半導体装置２においても、半導体装置１と同様の効果を有する。さらに、本実施形態における半導体装置２は、第１の実施形態における製造方法よりも製造工程数が少ないため、製造コストを下げることができる。
【００６２】
（第３の実施形態）
図１４は、第３の実施形態の半導体装置３を示す断面図である。ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層７０及び金属電極層３４が共通の材料からなる点で、第１の実施形態の半導体装置１と異なる。具体的には、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層７０がＰ型シリコンからなる。金属電極層２２は金属Ｍ１からなり、金属電極層３４は金属Ｍ２Ｐからなる。金属Ｍ１及び金属Ｍ２Ｐは、第１の実施形態で示す式（２）を満たす。その他は第１の実施形態と同じである。
【００６３】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図１５の断面図を参照して説明する。なお、第１の実施形態と同様な製造工程は、説明を省略する。
【００６４】
図２（ａ）〜図３（ｃ）までは、第１の実施形態と同様な方法により作成する。次に、図１５（ａ）に示すように、ＮＭＯＳＦＥＴ形成領域およびＰＭＯＳＦＥＴ形成領域に、第２金属層３４ａおよびシリコン層３８を形成する。成膜方法、膜厚とも第１の実施形態と同様である。
【００６５】
続いて、図１５（ｂ）に示すように、シリコン層３８にＰＭＯＳＦＥＴ用のＰ型不純物を注入する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ、注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２、注入角度０度、Ｂ；注入エネルギー１ｋｅＶ、注入密度５Ｅ１５ａｔｏｍｓ／ｃｍ２、注入角度０度である。Ｂの注入エネルギーは、０．５ｋｅＶ以上、３ｋｅＶ以下が好ましく、１ｋｅＶ以上、２ｋｅＶ以下が更に好ましい。Ｂの注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、３Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００６６】
本実施形態における半導体装置３においても、半導体装置１と同様の効果を有する。さらに、半導体装置２と同様に、本実施形態における半導体装置３は、第１の実施形態における製造方法よりも製造工程数が少ないため、製造コストを下げることができる。
【００６７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。本発明の他の態様を以下に例示する。
（１）半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に設けられた第１金属からなる第１電極層と、
前記第１電極層の上に設けられた第２金属からなる第２電極層と、
前記第２電極層の上に設けられたシリコン層からなる第３電極層と、を含む積層構造であり、
前記第２金属は、前記シリコン層の多数キャリアに対する前記第１電極層と前記第３電極層とのバンド不連続を緩和する仕事関数を有する材料であることを特徴とする半導体装置。
（２）半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１金属膜を形成する工程と、
前記第１金属膜の上に第２金属膜を形成する工程と、
前記第２金属膜の上にシリコン膜を形成する工程と、
前記第１金属膜、前記第２金属膜、および前記シリコン膜をゲート電極形状に加工することにより、第１電極層、第２電極層、および第３電極層を含む積層構造からなるゲート電極を形成する工程と、を含み、
前記第２金属膜は、シリコンの多数キャリアに対する前記第１電極層と前記第３電極層とのバンド不連続を緩和する仕事関数を有する材料からなることを特徴とする半導体装置の製造方法。
（３）（２）に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第３ゲート電極層にＮ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
（４）（２）または（３）に記載の半導体装置の製造方法において、
前記第２電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にＮ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
（５）（２）に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第３ゲート電極層にＰ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
（６）請求項（２）または（５）に記載の半導体装置の製造方法において、
前記第２電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にＰ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【００６８】
１ 半導体装置
２ 半導体装置
３ 半導体装置
１０ 半導体基板
１１ 素子分離酸化膜
１２ Ｐウエル
１３ Ｎウエル
１４ 酸窒化膜
１６ Ｌａ膜
１８ レジストマスク
２０ ゲート絶縁膜
２１ Ｌａ含有ゲート絶縁膜
２２ 金属電極層
２２ａ 第１金属層
２３ ハードマスク
２４ レジストマスク
２５ ゲート絶縁膜
２６ 金属電極層
２６ａ 第２金属層
２７ ゲート絶縁膜
２８ レジストマスク
３０ ハードマスク
３２ レジストマスク
３４ 金属電極層
３４ａ 第２金属層
３６ レジストマスク
３８ シリコン層
４０ ハードマスク
４２ レジストマスク
４４ シリコン窒化膜
４６ オフセットスペーサー
４８ レジストマスク
５０ エクステンション領域
５２ レジストマスク
５４ エクステンション領域
５６ サイドウォールスペーサー膜
５８ レジストマスク
６０ Ｄｅｅｐ ＳＤ領域
６２ Ｎ型シリコン電極層
６３ ゲート電極
６４ レジストマスク
６６ Ｄｅｅｐ ＳＤ領域
７０ Ｐ型シリコン電極層
７１ ゲート電極
７２ ＮｉＰｔ膜
７４ １次シリサイド層
７６ ２次シリサイド層
７８ コンタクトエッチングストッパー膜
８０ 層間膜
８２ コンタクト
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成するポリシリコンゲート電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術、およびゲート絶縁膜に高誘電率膜（ｈｉｇｈ−ｋ膜）を用いて物理膜厚を厚くすることでゲートリーク電流を低減する技術が検討されている。
【０００３】
例えば特許文献１、２、３には、金属ゲート電極を用いた構造の一つとして、Ｈｉｇｈ−ｋ膜とポリシリコンゲート電極との間に金属ゲート電極を挿入したＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）構造が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５３７３５９号公報
【特許文献２】特開２００７−２０８２６０号公報
【特許文献３】特開２００７−１５８０６５号公報
【特許文献４】特開２００５−２９４４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＭＩＰＳ構造を有する電界効果トランジスタにおいては、金属ゲート電極とポリシリコンゲート電極との接触抵抗が大きい。そのため、ＡＣ特性（デジタルＩＣで、変化する(交流)入出力信号の時間特性）が低下するという問題が生じる。
【０００６】
接触抵抗低減方法として、特許文献４のように、金属ゲート電極上のポリシリコンゲート電極を金属にする構造がある。しかし、かかる構造では金属ゲート電極の膜厚がＭＩＰＳ構造に比べて厚いため、ゲート加工が難しいという問題がある。
【０００７】
したがって、上記従来技術では、ＡＣ動作の向上とゲート加工の簡易化とを両立することは困難であった。
【課題を解決するための手段】
【０００８】
本発明によれば、
半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第１金属からなる第１電極層と、
前記第１電極層上に形成された第２金属からなる第２電極層と、
前記第２電極層上に形成されたＮ型シリコンまたはＰ型シリコンからなる第３電極層と、を含む積層構造からなり、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記第３電極層がＮ型シリコンからなる場合において、下記式（１）を満たし、前記第３電極層がＰ型シリコンからなる場合において、下記式（２）を満たすことを特徴とする半導体装置が提供される。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【０００９】
また、本発明によれば、
半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１金属からなる第１金属層を形成する工程と、
前記第１金属層の上に第２金属からなる第２金属層を形成する工程と、
前記第２金属層の上にシリコン層を形成する工程と、
前記シリコン層にイオン注入をしてＮ型シリコンまたはＰ型シリコンからなるシリコン電極層を形成する工程と、
前記第１金属層と前記第２金属層と前記シリコン電極層とを含む積層構造からなるゲート電極を形成する工程と、
を含み、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記シリコン電極層を形成する前記工程において、前記Ｎ型シリコンからなる前記シリコン電極層を形成するとき下記式（１）を満たし、前記Ｐ型シリコンからなる前記シリコン電極層を形成するとき下記式（２）を満たすことを特徴とする半導体装置の製造方法が提供される。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【００１０】
この発明によれば、第１金属からなる第１電極層とシリコンからなる第３電極層との間に、上記式（１）または（２）を満たす第２金属からなる第２電極層を備える。これにより、シリコンの多数キャリアに対する第１電極層と第３電極層とのバンド不連続を緩和することができ、金属ゲート電極とシリコンゲート電極との接触抵抗を低減することができる。また、第２電極層はスパッタ法等により容易に第１金属上に成膜することができる。したがって、ＡＣ動作が向上したＭＩＰＳ構造体を容易に得ることができる。
【発明の効果】
【００１１】
本発明によれば、ＡＣ動作が向上したＭＩＰＳ構造体を容易に得ることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態の半導体装置を示す断面図である。
【図２】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図３】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図５】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図６】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図７】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図８】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図９】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図１０】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図１１】第１の実施形態の半導体装置の製造工程を示す断面図である。
【図１２】第２の実施形態の半導体装置を示す断面図である。
【図１３】第２の実施形態の半導体装置の製造工程を示す断面図である。
【図１４】第３の実施形態の半導体装置を示す断面図である。
【図１５】第３の実施形態の半導体装置の製造工程を示す断面図である。
【図１６】第１〜３の実施形態の半導体装置の作用効果を説明するための図である。
【図１７】金属の仕事関数をシリコンのバンドエッジと比較して示した図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１は、本発明による第１の実施形態の半導体装置１を示す断面図である。半導体装置１は、半導体基板１０上にＮＭＯＳＦＥＴ（Ｎチャネル電界効果トランジスタ）およびＰＭＯＳＦＥＴ（Ｐチャネル電界効果トランジスタ）を有する。ＮＭＯＳＦＥＴは、半導体基板１０上に形成されたゲート絶縁膜２５と、ゲート絶縁膜２５上に形成されたゲート電極６３と、を備える。ゲート電極６３は、ゲート絶縁膜２５上に形成された金属Ｍ１（第１金属）からなる金属電極層２２（第１電極層）と、金属電極層２２上に形成された金属Ｍ２Ｎ（第２金属）からなる金属電極層２６（第２電極層）と、金属電極層２６上に形成されたＮ型シリコンからなるＮ型シリコン電極層６２（第３電極層）と、を含む積層構造からなる。また、ＰＭＯＳＦＥＴは、半導体基板１０上に形成されたゲート絶縁膜２７と、ゲート絶縁膜２７上に形成されたゲート電極７１と、を備える。ゲート電極７１は、ゲート絶縁膜２７上に形成された金属Ｍ１からなる金属電極層２２（第１電極層）と、金属電極層２２上に形成された金属Ｍ２Ｐ（第２金属）からなる金属電極層３４（第２電極層）と、金属電極層３４上に形成されたＰ型シリコンからなるＰ型シリコン電極層７０（第３電極層）と、を含む積層構造からなる。金属Ｍ１の仕事関数をＥＦ１とし、金属Ｍ２Ｎの仕事関数をＥＦ２Ｎとし、金属Ｍ２Ｐの仕事関数をＥＦ２Ｐとし、Ｎ型シリコンのフェルミ準位をＥｆＮとし、Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、下記式（１）、（２）を満たす。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２Ｎ−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２Ｐ
【００１５】
まず、上記式（１）および（２）の意味について図１６及び図１７を用いて説明する。図１６（ａ）は、上記式（１）の関係を説明する模式図である。図１６（ｂ）は、上記式（２）の関係を説明する模式図である。図１７は、金属の仕事関数をシリコンのバンドエッジと比較して示した図である。各金属の仕事関数は、Ｐｈｏｔｏｅｍｉｓｓｉｏｎ法及びトランジスタにより測定することができる。図１６で示すように、金属電極層２６、３４は、シリコン電極層６２、７０の多数キャリアに対する金属電極層２２とシリコン電極層６２、７０とのバンド不連続を緩和する。
【００１６】
Ｎ型シリコン電極層６２の場合、接触抵抗を低減するためには、金属Ｍ２Ｎとして、金属Ｍ１よりもシリコンのフェルミ準位付近に仕事関数を有するもの、または、シリコンの伝導帯Ｅｃよりも小さい準位に仕事関数を有するものを用いる。シリコンに多数キャリア（電子）を注入することで、実効的なシリコンの伝導帯（すなわちＮ型シリコンのフェルミ準位ＥｆＮ）と金属Ｍ２Ｎの仕事関数との差は、シリコンのフェルミ準位ＥｆＮと金属Ｍ２Ｎの仕事関数との差に対して小さくなる。そこで、金属Ｍ２Ｎとして、Ｎ型シリコンのフェルミ準位ＥｆＮに対する仕事関数の差が金属Ｍ１よりも小さいか、または、Ｎ型シリコンのフェルミ準位ＥｆＮよりもエネルギー準位の小さいものを選択する。
【００１７】
一方、Ｐ型シリコン電極層７０の場合、接触抵抗を低減するためには、金属Ｍ２Ｐとして、金属Ｍ１よりもシリコンのフェルミ準位付近に仕事関数を有するもの、または、シリコンの価電子帯Ｅｖよりも大きい準位に仕事関数を有するものを用いる。シリコンに多数キャリア（正孔）を注入することで、実効的なシリコンのフェルミ準位（すなわちＰ型シリコンのフェルミ準位ＥｆＰ）と金属Ｍ２Ｐの仕事関数との差は、シリコンのフェルミ準位ＥｆPと金属Ｍ２Ｐとの仕事関数の差に対して小さくなる。そこで、金属Ｍ２Ｐとして、Ｐ型シリコンのフェルミ準位ＥｆＰに対する仕事関数の差が金属Ｍ１よりも小さいか、または、Ｐ型シリコンのフェルミ準位ＥｆＰよりもエネルギー準位の大きいものを選択する。
【００１８】
具体的には、金属Ｍ１は、シリコンのミッドギャップ近傍にフェルミ準位が位置するような仕事関数を有するものが用いられる。金属Ｍ１は、仕事関数が４．２〜４．９ｅＶの金属とすると好ましい。具体的には、金属Ｍ１は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属とすることができるが、ＴｉＮ、ＴａＮ、ＴａＳｉＮを用いると特に好ましい。
【００１９】
また、金属Ｍ２Ｎは、仕事関数が３．０〜４．３ｅＶの金属とすると好ましい。具体的には、金属Ｍ２Ｎは、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒ、Ｂｉ、Ｐｂ、Ｔａ、Ａｇ、Ｖ、Ｚｎ、Ｔｉ、Ｎｂからなる群から選択される少なくとも一つの金属とすることができるが、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒからなる群から選択される少なくとも一つの金属とするとより好ましく、Ａｌ、Ｚｒ、Ｍｎ、Ｈｆ、Ｔｌを用いると特に好ましい。
【００２０】
また、金属Ｍ２Ｐは、仕事関数が５．０〜６．０ｅＶの金属とすると好ましい。具体的には、金属Ｍ２Ｐは、Ｔｅ、Ｒｅ、Ｒｈ、Ｂｅ、Ｃｏ、Ａｕ、Ｐｂ、Ｎｉ、Ｉｒ、Ｐｔからなる群から選択される少なくとも一つの金属とすることができるが、Ｉｒ、Ｐｔ、Ｎｉを用いると特に好ましい。
【００２１】
ゲート絶縁膜２５、２７は、高誘電率絶縁膜とすると好ましく、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯ等を用いると好ましく、特に、ＨｆＯ２を用いると好ましい。膜厚は、１．０ｎｍ以上、５．０ｎｍ以下にすると好ましい。図１では、ゲート絶縁膜２５が、酸窒化膜１４及び高誘電率のＬａ（ランタン）含有ゲート絶縁膜２１からなり、ゲート絶縁膜２７が、酸窒化膜１４及び高誘電率のゲート絶縁膜２０からなる例を示す。酸窒化膜１４は、界面絶縁膜の役割を果たす。
【００２２】
金属電極層２２の膜厚は、１．０ｎｍ以上、２０．０ｎｍ以下の範囲とすると好ましい。金属電極層２６の膜厚は、０．１ｎｍ以上、５．０ｎｍ以下の範囲とすると好ましい。金属電極層３４の膜厚は、０．１ｎｍ以上、５．０ｎｍ以下にすると好ましい。
【００２３】
Ｎ型シリコン電極層６２及びＰ型シリコン電極層７０は、それぞれ、アモルファスシリコンを用いてもよいし、ポリシリコンを用いてもよい。
【００２４】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図２〜図１１の断面図を参照して説明する。
【００２５】
まず、図２（ａ）に示すように、半導体基板１０上に素子分離酸化膜１１を形成する。素子分離酸化膜１１の形成方法は、従来用いられているＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その後、ＮＭＯＳＦＥＴ形成領域にＰウエル１２、ＰＭＯＳＦＥＴ形成領域にＮウエル１３を形成する。
【００２６】
そして、図２（ｂ）のように、界面絶縁膜として１．０ｎｍの酸窒化膜１４を形成する。具体的には、硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水等を用いた熱酸化によりシリコン酸化膜を形成し、得られたシリコン酸化膜にプラズマ窒化処理を施して酸窒化膜１４を形成する。
【００２７】
その後、図２（ｃ）に示すように、Ｌａ膜１６をスパッタ法により形成する。Ｌａ膜１６の膜厚は、０．１ｎｍ以上、２．０ｎｍ以下の範囲である。ＬａはＮＭＯＳＦＥＴの閾値電圧制御用金属である。Ｌａ以外には、Ｄｙ（ジスブロシウム）を使用することも可能である。
【００２８】
そして、図２（ｄ）に示すように、レジストマスク１８を形成する。
【００２９】
次に、図３（ａ）に示すように、ウェット処理により、ＰＭＯＳＦＥＴ形成領域のＬａ膜１６を除去する。Ｌａ膜１６のウェット処理には、希釈塩酸を用いる。
【００３０】
ついで、ＰＭＯＳＦＥＴ形成領域のＬａ膜１６を除去した後、アッシング処理により、レジストマスク１８を除去する（図３（ｂ））。
【００３１】
続いて、図３（ｃ）に示すように高誘電率のゲート絶縁膜２０を形成する。ゲート絶縁膜２０の形成方法は、ＣＶＤ法（化学気相成長）、ＡＬＣＶＤ法（原子層化学的気相成長法）、スパッタ法から選択される方法である。次に、第１金属層２２ａを形成する。
【００３２】
次に、図３（ｄ）に示すようにハードマスク２３を形成する。ハードマスク２３は、シリコン酸化膜、シリコン窒化膜、アモルファスカーボン膜から選択される少なくとも一つの材料である。
【００３３】
そして、図４（ａ）に示すようにレジストマスク２４により、ＮＭＯＳＦＥＴ形成領域を開口し、図４（ｂ）のようにＮＭＯＳＦＥＴ形成領域のハードマスク２３を除去する。その後、レジストマスク２４を除去する（図４（ｃ））。
【００３４】
続いて、図４（ｄ）に示すように、第１金属層２２ａ及びハードマスク２３の露出面上に第２金属層２６ａをスパッタ法により形成する。
【００３５】
次に、図５（ａ）に示すようにレジストマスク２８を形成して、ＰＭＯＳＦＥＴ形成領域を開口する。続いて、ＰＭＯＳＦＥＴ形成領域の第２金属層２６ａをドライエッチングにより除去する（図５（ｂ））。次いで、レジストマスク２８、ハードマスク２３を除去する（図５（ｃ））。レジストマスク２８は、ウェット処理により除去することができる。
【００３６】
次に、図５（ｄ）に示すようにハードマスク３０を形成する。ハードマスク３０は、シリコン酸化膜、シリコン窒化膜、アモルファスカーボン膜から選択される少なくとも一つの材料である。
【００３７】
そして、図６（ａ）に示すようにレジストマスク３２により、ＰＭＯＳＦＥＴ形成領域を開口し、図６（ｂ）のようにＰＭＯＳＦＥＴ形成領域のハードマスク３０を除去する。その後、レジストマスク３２を除去する（図６（ｃ））。
【００３８】
続いて、図６（ｄ）に示すように、第１金属層２２ａ及びハードマスク３０の露出面上に第２金属層３４ａをスパッタ法により形成する。
【００３９】
次に、図７（ａ）に示すようにレジストマスク３６を形成して、ＮＭＯＳＦＥＴ形成領域を開口する。続いて、ＮＭＯＳＦＥＴ形成領域の第２金属層３４ａをドライエッチングにより除去する（図７（ｂ））。ここで、レジストマスク３６は、ウェット処理により除去することも可能である。次いで、レジストマスク３６、ハードマスク３０を除去する（図７（ｃ））。このようにして、ＰＭＯＳＦＥＴ形成領域に第２金属層３４ａが形成される。
【００４０】
そして、図７（ｄ）に示すように、シリコン層３８を形成する。次いで、ハードマスク４０を形成する（図８（ａ））。
【００４１】
次に、図８（ｂ）に示すように、レジストマスク４２を形成した後、ドライエッチング及びウェット処理により、図８（ｃ）に示すように、ＮＭＯＳＦＥＴ形成領域の第１金属層２２ａ、第２金属層２６ａ、シリコン層３８をゲート電極形状に加工することにより、金属電極層２２、金属電極層２６、およびシリコン層３８を含む積層構造からなるゲート電極を形成する。同時に、ＰＭＯＳＦＥＴ形成領域の第１金属層２２ａ、第２金属層３４ａ、シリコン層３８をゲート電極形状に加工することにより、金属電極層２２、金属電極層３４、およびシリコン層３８を含む積層構造からなるゲート電極を形成する。このとき、図示するように、酸窒化膜１４、Ｌａ膜１６及びゲート絶縁膜２０もエッチングされる。
【００４２】
その後、シリコン窒化膜４４をＡＬＣＶＤ法より形成し（図８（ｄ））、オフセットスペーサー４６を形成する（図９（ａ））。オフセットスペーサー４６は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造を用いてもよい。
【００４３】
その後、図９（ｂ）に示すように、レジストマスク４８により、ＮＭＯＳＦＥＴ形成領域に、エクステンション領域５０をイオン注入により形成する。注入条件は、Ａｓ；注入エネルギー２ｋｅＶ，注入密度８Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、ＢＦ２；注入エネルギー５０ｋｅＶ，注入密度３Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度３０度である。
【００４４】
続いて、ＰＭＯＳＦＥＴ形成領域に、同様にレジストマスク５２にて、エクステンション領域５４をイオン注入により形成する（図９（ｃ））。注入条件は、ＢＦ２；注入エネルギー３ｋｅＶ，注入密度８Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ａｓ；注入エネルギー５０ｋｅＶ，注入密度３Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度３０度である。イオン注入後、レジストマスク５２を除去する（図９（ｄ））。
【００４５】
そして、窒化膜もしくは酸化膜からなるサイドウォールスペーサー膜を形成してから、ドライエッチングにより、図１０（ａ）に示すように、サイドウォールスペーサー膜５６を形成する。
【００４６】
その後、図１０（ｂ）に示すように、レジストマスク５８により、ＮＭＯＳＦＥＴ形成領域に、Ｄｅｅｐ ＳＤ領域６０をイオン注入により形成する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ａｓ；注入エネルギー２０ｋｅＶ，注入密度３Ｅ１５ａｔｏｍｓ／ｃｍ２，注入角度０度、Ｐ；注入エネルギー２０ｋｅＶ，注入密度５Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度０度である。この時、ゲート電極のシリコン層にもイオン注入されて、Ｎ型シリコンからなるＮ型シリコン電極層６２が形成される。その後、レジストマスク５８を除去する。Ａｓの注入エネルギーは、５ｋｅＶ以上、３０ｋｅＶ以下が好ましく、１０ｋｅＶ以上、２０ｋｅＶ以下が更に好ましい。Ａｓの注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、２Ｅ１５ａｔｏｍｓ／ｃｍ２以上、３Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００４７】
続いて、図１０（ｃ）に示すように、ＰＭＯＳＦＥＴ形成領域に、同様にレジストマスク６４にて、Ｄｅｅｐ ＳＤ領域６６をイオン注入により形成する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ｂ；注入エネルギー７ｋｅＶ，注入密度５．０Ｅ１３ａｔｏｍｓ／ｃｍ２，注入角度０度、ＢＦ２；注入エネルギー１５ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、ＢＦ２；注入エネルギー９ｋｅＶ，注入密度２Ｅ１５ａｔｏｍｓ／ｃｍ２，注入角度０度である。この時、ゲート電極のシリコン層にもイオン注入されて、Ｐ型シリコンからなるＰ型シリコン電極層７０が形成される。その後、レジストマスク６４を除去する。４回目のＢＦ２の注入エネルギーは、５ｋｅＶ以上、１５ｋｅＶ以下が好ましく、８ｋｅＶ以上、１２ｋｅＶ以下が更に好ましい。４回目のＢＦ２の注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、２Ｅ１５ａｔｏｍｓ／ｃｍ２以上、３Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００４８】
次に、熱処理を行い、エクステンション領域５０、５４、およびＤｅｅｐ ＳＤ領域６０、６６の不純物を活性化させる。熱処理条件は、１０５０℃、０秒である。この時、Ｌａ膜１６のＬａが、ＮＭＯＳＦＥＴ形成領域の高誘電率ゲート絶縁膜２０の中へ拡散する。これにより、ＮＭＯＳＦＥＴには、高誘電率のＬａ含有ゲート絶縁膜２１が形成される。
【００４９】
その後、図１０（ｄ）に示すように、ＮｉＰｔ膜７２をスパッタ法により形成し、熱処理及び王水による余剰ＮｉＰｔ膜７２を除去することで、１次シリサイド層７４を形成する（図１１（ａ））。引き続いて、熱処理を行うことにより、２次シリサイド層７６を形成する（図１１（ｂ））。
【００５０】
そして、図１１（ｃ）に示すように、コンタクトエッチングストッパー膜７８を成膜する。膜種は、窒化膜、膜厚は、１０ｎｍ以上、１００ｎｍ以下である。更に、酸化膜からなる層間膜８０を成膜する。さらに、図１１（ｄ）のように、コンタクト８２を形成する。これにより、図１の半導体装置１が得られる。
【００５１】
つづいて、本実施形態の作用効果について説明する。半導体装置１によれば、金属Ｍ１からなる金属電極層２２とシリコンからなるシリコン電極層６２との間に、上記式（１）を満たす金属Ｍ２Ｎからなる金属電極層２６を備える。また、金属Ｍ１からなる金属電極層２２とシリコンからなるシリコン電極層７０との間に、上記式（２）を満たす金属Ｍ２Ｐからなる金属電極層３４を備える。これにより、シリコンの多数キャリアに対する金属電極層２２とシリコン電極層６２、７０とのバンド不連続を緩和することができ、金属電極層２２とシリコン電極層６２、７０との間の接触抵抗をそれぞれ低減することができる。また、金属電極層２６、３４はスパッタ法等により容易に金属電極層２２上に成膜することができる。したがって、ＡＣ動作が向上したＭＩＰＳ構造体を容易に得ることができる。
【００５２】
以下、本実施形態の作用効果について詳細に説明する。シリコン電極層６２、７０の仕事関数はバンドエッジに対して、金属電極層２２の仕事関数はＮＭＯＳＦＥＴもしくはＰＭＯＳＦＥＴ側のバンドエッジまたはＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴのミッドギャップ近傍に位置する。そのため、ＮＭＯＳＦＥＴもしくはＰＭＯＳＦＥＴ、または、その両方においてシリコン電極との仕事関数差による接触抵抗が発生する。
【００５３】
そこで、接触抵抗を低減させるため、金属Ｍ１とは仕事関数の異なる金属Ｍ２Ｎからなる金属電極層２６を金属電極層２２とＮ型シリコン電極層６２との間に挿入し、金属Ｍ１とは仕事関数の異なる金属Ｍ２Ｐからなる膜を金属電極層２２とＰ型シリコン電極層７０との間に挿入する。金属Ｍ２Ｎ，Ｍ２Ｐは、シリコン電極層６２、７０の多数キャリアに対する金属電極層２２とシリコン電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。これにより、接触抵抗が低減し、半導体装置におけるＡＣ動作が改善する。
【００５４】
本実施形態では、金属電極層２２とＮ型シリコン電極層６２との間に、金属電極層２６が挿入されている。金属電極層２２、２６は、仕事関数が上記式（１）を満たす金属である。これにより、図１６（ａ）のように、Ｎ型シリコン電極層６２の多数キャリアである電子に対する金属電極層２２と金属電極層２６とのバンド不連続を緩和することができる。したがって、金属ゲート電極である金属電極層２２とシリコンゲート電極であるシリコン電極層６２との接触抵抗を低減することができるため、ＡＣ動作を向上させることができる。
【００５５】
また、金属電極層２２とＰ型シリコン電極層７０との間に、金属電極層３４が挿入されている。金属電極層２２、３４は、仕事関数が上記式（２）を満たす金属である。これにより、図１６（ｂ）のように、シリコン電極層７０の多数キャリアである正孔に対する金属電極層２２とシリコン電極層７０とのバンド不連続を緩和することができる。したがって、金属ゲート電極である金属電極層２２とシリコンゲート電極であるシリコン電極層７０との接触抵抗を低減することができるため、ＰＭＯＳＦＥＴにおいてもＡＣ動作を向上させることができる。
【００５６】
（第２の実施形態）
図１２は、第２の実施形態の半導体装置２を示す断面図である。ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層６２及び金属電極層２６が共通の材料からなる点で、第１の実施形態の半導体装置１と異なる。具体的には、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層６２がＮ型シリコンからなる。金属電極層２２は金属Ｍ１からなり、金属電極層２６は金属Ｍ２Ｎからなる。金属Ｍ１及び金属Ｍ２Ｎは、第１の実施形態で示す式（１）を満たす。その他は第１の実施形態と同じである。
【００５７】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図１３の断面図を参照して説明する。なお、第１の実施形態と同様な製造工程は、説明を省略する。
【００５８】
図２（ａ）〜図３（ｃ）までは、第１の実施形態と同様な方法により作成する。次に、図１３（ａ）に示すように、ＮＭＯＳＦＥＴ形成領域およびＰＭＯＳＦＥＴ形成領域に、第２金属層２６ａおよびシリコン層３８を形成する。成膜方法、膜厚とも第１の実施形態と同様である。
【００５９】
続いて、図１３（ｂ）に示すように、シリコン層３８にＮＭＯＳＦＥＴ用のＮ型不純物を注入する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ，注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２，注入角度０度、Ｐ；注入エネルギー５ｋｅＶ、注入密度５Ｅ１５ａｔｏｍｓ／ｃｍ２，注入角度０度である。Ｐの注入エネルギーは、２ｋｅＶ以上、１０ｋｅＶ以下が好ましく、４ｋｅＶ以上、６ｋｅＶ以下が更に好ましい。Ｐの注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、２Ｅ１５ａｔｏｍｓ／ｃｍ２以上、３Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００６０】
その後、第１の実施形態における図８（ａ）以降と同様の製造工程により、図１２に示す半導体装置２が得られる。
【００６１】
本実施形態における半導体装置２においても、半導体装置１と同様の効果を有する。さらに、本実施形態における半導体装置２は、第１の実施形態における製造方法よりも製造工程数が少ないため、製造コストを下げることができる。
【００６２】
（第３の実施形態）
図１４は、第３の実施形態の半導体装置３を示す断面図である。ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層７０及び金属電極層３４が共通の材料からなる点で、第１の実施形態の半導体装置１と異なる。具体的には、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴとも、シリコン電極層７０がＰ型シリコンからなる。金属電極層２２は金属Ｍ１からなり、金属電極層３４は金属Ｍ２Ｐからなる。金属Ｍ１及び金属Ｍ２Ｐは、第１の実施形態で示す式（２）を満たす。その他は第１の実施形態と同じである。
【００６３】
次に、本発明の実施形態にかかる半導体装置の製造方法について、図１５の断面図を参照して説明する。なお、第１の実施形態と同様な製造工程は、説明を省略する。
【００６４】
図２（ａ）〜図３（ｃ）までは、第１の実施形態と同様な方法により作成する。次に、図１５（ａ）に示すように、ＮＭＯＳＦＥＴ形成領域およびＰＭＯＳＦＥＴ形成領域に、第２金属層３４ａおよびシリコン層３８を形成する。成膜方法、膜厚とも第１の実施形態と同様である。
【００６５】
続いて、図１５（ｂ）に示すように、シリコン層３８にＰＭＯＳＦＥＴ用のＰ型不純物を注入する。注入条件は、Ｇｅ；注入エネルギー３０ｋｅＶ、注入密度５Ｅ１４ａｔｏｍｓ／ｃｍ２、注入角度０度、Ｂ；注入エネルギー１ｋｅＶ、注入密度５Ｅ１５ａｔｏｍｓ／ｃｍ２、注入角度０度である。Ｂの注入エネルギーは、０．５ｋｅＶ以上、３ｋｅＶ以下が好ましく、１ｋｅＶ以上、２ｋｅＶ以下が更に好ましい。Ｂの注入密度に関しては、１Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が好ましく、３Ｅ１５ａｔｏｍｓ／ｃｍ２以上、５Ｅ１５ａｔｏｍｓ／ｃｍ２以下が更に好ましい。
【００６６】
本実施形態における半導体装置３においても、半導体装置１と同様の効果を有する。さらに、半導体装置２と同様に、本実施形態における半導体装置３は、第１の実施形態における製造方法よりも製造工程数が少ないため、製造コストを下げることができる。
【００６７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。本発明の他の態様を以下に例示する。
（１）半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に設けられた第１金属からなる第１電極層と、
前記第１電極層の上に設けられた第２金属からなる第２電極層と、
前記第２電極層の上に設けられたシリコン層からなる第３電極層と、を含む積層構造であり、
前記第２金属は、前記シリコン層の多数キャリアに対する前記第１電極層と前記第３電極層とのバンド不連続を緩和する仕事関数を有する材料であることを特徴とする半導体装置。
（２）半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１金属膜を形成する工程と、
前記第１金属膜の上に第２金属膜を形成する工程と、
前記第２金属膜の上にシリコン膜を形成する工程と、
前記第１金属膜、前記第２金属膜、および前記シリコン膜をゲート電極形状に加工することにより、第１電極層、第２電極層、および第３電極層を含む積層構造からなるゲート電極を形成する工程と、を含み、
前記第２金属膜は、シリコンの多数キャリアに対する前記第１電極層と前記第３電極層とのバンド不連続を緩和する仕事関数を有する材料からなることを特徴とする半導体装置の製造方法。
（３）（２）に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第３ゲート電極層にＮ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
（４）（２）または（３）に記載の半導体装置の製造方法において、
前記第２電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にＮ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
（５）（２）に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後に、前記ゲート電極の両脇および前記第３ゲート電極層にＰ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
（６）請求項（２）または（５）に記載の半導体装置の製造方法において、
前記第２電極層の上にシリコン層を形成する工程と前記ゲート電極を形成する工程の間に、前記シリコン層にＰ型不純物を注入する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【００６８】
１ 半導体装置
２ 半導体装置
３ 半導体装置
１０ 半導体基板
１１ 素子分離酸化膜
１２ Ｐウエル
１３ Ｎウエル
１４ 酸窒化膜
１６ Ｌａ膜
１８ レジストマスク
２０ ゲート絶縁膜
２１ Ｌａ含有ゲート絶縁膜
２２ 金属電極層
２２ａ 第１金属層
２３ ハードマスク
２４ レジストマスク
２５ ゲート絶縁膜
２６ 金属電極層
２６ａ 第２金属層
２７ ゲート絶縁膜
２８ レジストマスク
３０ ハードマスク
３２ レジストマスク
３４ 金属電極層
３４ａ 第２金属層
３６ レジストマスク
３８ シリコン層
４０ ハードマスク
４２ レジストマスク
４４ シリコン窒化膜
４６ オフセットスペーサー
４８ レジストマスク
５０ エクステンション領域
５２ レジストマスク
５４ エクステンション領域
５６ サイドウォールスペーサー膜
５８ レジストマスク
６０ Ｄｅｅｐ ＳＤ領域
６２ Ｎ型シリコン電極層
６３ ゲート電極
６４ レジストマスク
６６ Ｄｅｅｐ ＳＤ領域
７０ Ｐ型シリコン電極層
７１ ゲート電極
７２ ＮｉＰｔ膜
７４ １次シリサイド層
７６ ２次シリサイド層
７８ コンタクトエッチングストッパー膜
８０ 層間膜
８２ コンタクト
【特許請求の範囲】
【請求項１】
半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第１金属からなる第１電極層と、
前記第１電極層上に形成された第２金属からなる第２電極層と、
前記第２電極層上に形成されたＮ型シリコンまたはＰ型シリコンからなる第３電極層と、を含む積層構造からなり、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記第３電極層が前記Ｎ型シリコンからなる場合において、下記式（１）を満たし、前記第３電極層が前記Ｐ型シリコンからなる場合において、下記式（２）を満たすことを特徴とする半導体装置。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【請求項２】
請求項１に記載の半導体装置において、
前記第３電極層がＮ型シリコン層であるとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が３．０〜４．３ｅＶの金属であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒ、Ｂｉ、Ｐｂ、Ｔａ、Ａｇ、Ｖ、Ｚｎ、Ｔｉ、Ｎｂからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第３電極層がＰ型シリコン層であるとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が５．０〜６．０ｅＶの金属であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｅ、Ｒｅ、Ｒｈ、Ｂｅ、Ｃｏ、Ａｕ、Ｐｂ、Ｎｉ、Ｉｒ、Ｐｔからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記ゲート絶縁膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯからなる群から選択される少なくとも一つを含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記電界効果トランジスタは、Ｎチャネル電界効果トランジスタである半導体装置。
【請求項８】
請求項１乃至６いずれかに記載の半導体装置において、
前記電界効果トランジスタは、Ｐチャネル電界効果トランジスタである半導体装置。
【請求項９】
半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１金属からなる第１金属層を形成する工程と、
前記第１金属層の上に第２金属からなる第２金属層を形成する工程と、
前記第２金属層の上にシリコン層を形成する工程と、
前記シリコン層にイオン注入をしてＮ型シリコンまたはＰ型シリコンからなるシリコン電極層を形成する工程と、
前記第１金属層と前記第２金属層と前記シリコン電極層とを含む積層構造からなるゲート電極を形成する工程と、
を含み、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記シリコン電極層を形成する前記工程において、前記Ｎ型シリコンからなる前記シリコン電極層を形成するとき下記式（１）を満たし、前記Ｐ型シリコンからなる前記シリコン電極層を形成するとき下記式（２）を満たすことを特徴とする半導体装置の製造方法。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【請求項１０】
前記ゲート電極を形成する前記工程は、前記第１金属層と前記第２金属層と前記シリコン層とをゲート電極形状に加工する工程を更に含み、
前記ゲート電極形状に加工する前記工程の後に、前記シリコン電極層を形成する前記工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する前記工程は、前記第１金属層と前記第２金属層と前記シリコン電極層とをゲート電極形状に加工する工程を更に含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
請求項９乃至１１いずれかに記載の半導体装置の製造方法において、
前記シリコン電極層を形成する前記工程で前記Ｎ型シリコンからなる前記シリコン電極層を形成するとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が３．０〜４．３ｅＶの金属であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒ、Ｂｉ、Ｐｂ、Ｔａ、Ａｇ、Ｖ、Ｚｎ、Ｔｉ、Ｎｂからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９乃至１１いずれかに記載の半導体装置の製造方法において、
前記シリコン電極層を形成する前記工程で前記Ｐ型シリコンからなる前記シリコン電極層を形成するとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が５．０〜６．０ｅＶの金属であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｅ、Ｒｅ、Ｒｈ、Ｂｅ、Ｃｏ、Ａｕ、Ｐｂ、Ｎｉ、Ｉｒ、Ｐｔからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に電界効果トランジスタを有する半導体装置であって、
前記電界効果トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極は、
前記ゲート絶縁膜上に形成された第１金属からなる第１電極層と、
前記第１電極層上に形成された第２金属からなる第２電極層と、
前記第２電極層上に形成されたＮ型シリコンまたはＰ型シリコンからなる第３電極層と、を含む積層構造からなり、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記第３電極層が前記Ｎ型シリコンからなる場合において、下記式（１）を満たし、前記第３電極層が前記Ｐ型シリコンからなる場合において、下記式（２）を満たすことを特徴とする半導体装置。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【請求項２】
請求項１に記載の半導体装置において、
前記第３電極層がＮ型シリコン層であるとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が３．０〜４．３ｅＶの金属であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒ、Ｂｉ、Ｐｂ、Ｔａ、Ａｇ、Ｖ、Ｚｎ、Ｔｉ、Ｎｂからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第３電極層がＰ型シリコン層であるとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が５．０〜６．０ｅＶの金属であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｅ、Ｒｅ、Ｒｈ、Ｂｅ、Ｃｏ、Ａｕ、Ｐｂ、Ｎｉ、Ｉｒ、Ｐｔからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記ゲート絶縁膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯＮ、Ｌａ２Ｏ３、ＨｆＡｌＯからなる群から選択される少なくとも一つを含むことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記電界効果トランジスタは、Ｎチャネル電界効果トランジスタである半導体装置。
【請求項８】
請求項１乃至６いずれかに記載の半導体装置において、
前記電界効果トランジスタは、Ｐチャネル電界効果トランジスタである半導体装置。
【請求項９】
半導体基板上に電界効果トランジスタを有する半導体装置の製造方法であって、
前記半導体基板の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１金属からなる第１金属層を形成する工程と、
前記第１金属層の上に第２金属からなる第２金属層を形成する工程と、
前記第２金属層の上にシリコン層を形成する工程と、
前記シリコン層にイオン注入をしてＮ型シリコンまたはＰ型シリコンからなるシリコン電極層を形成する工程と、
前記第１金属層と前記第２金属層と前記シリコン電極層とを含む積層構造からなるゲート電極を形成する工程と、
を含み、
前記第１金属の仕事関数をＥＦ１とし、前記第２金属の仕事関数をＥＦ２とし、前記Ｎ型シリコンのフェルミ準位をＥｆＮとし、前記Ｐ型シリコンのフェルミ準位をＥｆＰとしたとき、前記シリコン電極層を形成する前記工程において、前記Ｎ型シリコンからなる前記シリコン電極層を形成するとき下記式（１）を満たし、前記Ｐ型シリコンからなる前記シリコン電極層を形成するとき下記式（２）を満たすことを特徴とする半導体装置の製造方法。
（１）｜ＥＦ１−ＥｆＮ｜＞ＥＦ２−ＥｆＮ
（２）｜ＥＦ１−ＥｆＰ｜＞ＥｆＰ−ＥＦ２
【請求項１０】
前記ゲート電極を形成する前記工程は、前記第１金属層と前記第２金属層と前記シリコン層とをゲート電極形状に加工する工程を更に含み、
前記ゲート電極形状に加工する前記工程の後に、前記シリコン電極層を形成する前記工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成する前記工程は、前記第１金属層と前記第２金属層と前記シリコン電極層とをゲート電極形状に加工する工程を更に含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
請求項９乃至１１いずれかに記載の半導体装置の製造方法において、
前記シリコン電極層を形成する前記工程で前記Ｎ型シリコンからなる前記シリコン電極層を形成するとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が３．０〜４．３ｅＶの金属であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｂ、Ｙ、Ｎｄ、Ｌａ、Ｓｃ、Ｌｕ、Ｍｇ、Ｔｌ、Ｈｆ、Ａｌ、Ｍｎ、Ｚｒ、Ｂｉ、Ｐｂ、Ｔａ、Ａｇ、Ｖ、Ｚｎ、Ｔｉ、Ｎｂからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９乃至１１いずれかに記載の半導体装置の製造方法において、
前記シリコン電極層を形成する前記工程で前記Ｐ型シリコンからなる前記シリコン電極層を形成するとき、
前記第１金属は、仕事関数が４．２〜４．９ｅＶの金属であり、
前記第２金属は、仕事関数が５．０〜６．０ｅＶの金属であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌＮからなる群から選択される少なくとも一つの金属であり、
前記第２金属は、Ｔｅ、Ｒｅ、Ｒｈ、Ｂｅ、Ｃｏ、Ａｕ、Ｐｂ、Ｎｉ、Ｉｒ、Ｐｔからなる群から選択される少なくとも一つの金属であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−２３２４２６（Ｐ２０１０−２３２４２６Ａ）
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願番号】特願２００９−７８３８４（Ｐ２００９−７８３８４）
【出願日】平成２１年３月２７日（２００９．３．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願日】平成２１年３月２７日（２００９．３．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]