半導体装置及びその製造方法
【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に（１１０）面を主面とする半導体基板に、金属膜を含むゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化の為に、従来のシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜に代わり、アルミナ（Ａｌ2Ｏ3）、ハフニア（ＨｆＯ2）、及びハフニウムシリケート（ＨｆＳｉＯx）に代表されるような高誘電体材料からなるゲート絶縁膜の実用化が進められている。また、従来のポリシリコン膜からなるポリシリコンゲート電極に代わり、金属膜からなるフルメタルゲート電極、又はポリシリコン膜とゲート絶縁膜との間に金属膜が挿入されたＭＩＰＳ（Metal-inserted Poly-silicon Stack）構造のゲート電極の実用化が進められている。
【０００３】
ｐ型ＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）の性能を向上させる技術として、第１に例えば、ｐ型ソースドレイン領域にＳｉＧｅ層を設ける技術が提案されている。これにより、チャネル領域のゲート長方向に圧縮応力を印加し、ｐ型ＭＩＳトランジスタの性能を向上させる。
【０００４】
第２に例えば、従来の（１００）面を主面とする半導体基板（以下、「（１００）面基板」と称す）の代わりに、（１１０）面を主面とする半導体基板（以下、「（１１０）面基板」と称す）を用いて、（１１０）面基板にｐ型ＭＩＳトランジスタを設ける技術が提案されている（例えば非特許文献１〜３参照）。これにより、正孔移動度を高めて、ｐ型ＭＩＳトランジスタの性能を向上させる。
【０００５】
上記第１の例の場合、ｐ型ソースドレイン領域に、新たにＳｉＧｅ層を設けるため、工程数が増加し、コストが増大するという問題がある。
【０００６】
これに対し、上記第２の例の場合、（１００）面基板から（１１０）面基板に変更するだけでよいため、工程数が増加することはなく、安価且つ容易にｐ型ＭＩＳトランジスタの性能を向上させることができるので、有望視されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】S. A. Krishnan et al., “High Performing pMOSFETs on Si(110) for Application to Hybrid Orientation Technologies ? Comparison of HfO2 and HfSiON”, IEDM Tech. Digest 2006
【非特許文献２】Y. Tateshita et al., “High-Performance and Low-Power CMOS Device Technologies Featuring Metal/High-k Gate Stacks with Uniaxial Strained Silicon Channels on (100) and (110) Substrates”, IEDM Tech. Digest 2006
【非特許文献３】H. R. Harris et al., “Flexible, Simplified CMOS on Si(110) with Metal Gate / High κ for HP and LSTP”, IEDM Tech. Digest 2007, pp 57-60
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、（１１０）面基板にｐ型ＭＩＳトランジスタを設ける技術において、正孔移動度を高める為に、最適なゲート絶縁膜材料の検討が成されている。
【０００９】
半導体装置の微細化に伴い、ｐ型ＭＩＳトランジスタのさらなる性能向上が要求されている。しかしながら、ゲート絶縁膜材料として最適なゲート絶縁膜材料を用いるだけでは、ｐ型ＭＩＳトランジスタの性能向上に限界があり、上記の要求を満たすことは困難である。
【００１０】
前記に鑑み、本発明の目的は、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図ることである。
【課題を解決するための手段】
【００１１】
本発明の目的を達成するために、本件発明者らが鋭意検討を重ねたところ、以下に示すことを見出した。
【００１２】
（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート電極の金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係について検証した。図１(a) は、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおける実効電界と正孔移動度との関係を示すグラフである。図１(a) に示す■線は、ゲート電極の金属膜の膜厚が５ｎｍの場合について示し、○線は、ゲート電極の金属膜の膜厚が１５ｎｍの場合について示す。
【００１３】
一方、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート電極の金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係について検証した。図１(b) は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける実効電界と正孔移動度との関係を示すグラフである。図１(b) に示す■線は、ゲート電極の金属膜の膜厚が５ｎｍの場合について示し、○線は、ゲート電極の金属膜の膜厚が１５ｎｍの場合について示す。
【００１４】
なお、図１(a),(b) に示す点線は、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート絶縁膜にシリコン酸化膜を用いた場合のユニバーサル線である。
【００１５】
図１(a),(b) において、■線（又は○線）のｐ型ＭＩＳトランジスタの構成は、次に示す通りである。ｐ型ＭＩＳトランジスタは、ゲート絶縁膜と、ＭＩＰＳ構造のゲート電極（即ち、ゲート絶縁膜上に形成された金属膜、及び金属膜上に形成されたシリコン膜からなるゲート電極）とを含む。ゲート絶縁膜は、ハフニウム（Ｈｆ）を含む高誘電率膜からなる。ゲート電極の金属膜は、膜厚が５ｎｍ（又は膜厚が１５ｎｍ）の窒化チタン（ＴｉＮ）膜からなる。ゲート電極のシリコン膜は、膜厚が１００ｎｍのポリシリコン膜からなる。
【００１６】
図１(a),(b) において、ユニバーサル線のｐ型ＭＩＳトランジスタの構成は、次に示す通りである。ｐ型ＭＩＳトランジスタは、ゲート絶縁膜と、ゲート電極とを含む。ゲート絶縁膜は、ＳｉＯ2膜からなる。ゲート電極は、膜厚が１００ｎｍのポリシリコン膜からなる。
【００１７】
従来の（１００）面基板の場合、図１(a) に示すように、実効電界が実使用領域、即ち、トランジスタ動作において実際に生じる電界の範囲において、金属膜の膜厚が小さい場合における正孔移動度（■線参照）は、金属膜の膜厚が大きい場合における正孔移動度（○線参照）に比べて高い。
【００１８】
また、（１１０）面基板の場合、図１(b) に示すように、実効電界が実使用領域、即ち、トランジスタ動作において実際に生じる電界の範囲において、金属膜の膜厚が小さい場合における正孔移動度（■線参照）は、金属膜の膜厚が大きい場合における正孔移動度（○線参照）に比べて高い。
【００１９】
金属膜の膜厚が小さい場合における正孔移動度が、金属膜の膜厚が大きい場合における正孔移動度に比べて高くなる度合について、（１００）面基板の場合と（１１０）面基板の場合とで比較したところ、図１(a) 及び図１(b) から判るように、（１１０）面基板の場合における度合は、（１００）面基板の場合における度合に比べて大きい。
【００２０】
このことから、本件発明者らは、次に示す知見を見出した。特に（１１０）面基板に形成されたｐ型ＭＩＳトランジスタの場合、ゲート電極の金属膜の膜厚を小さくすることにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００２１】
前記の目的を達成するために、本発明は、本件発明者らが見出した知見に基づいて成されたものであり、具体的には、本発明に係る半導体装置は、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、ｐ型ＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され第１の金属膜及び第１の金属膜上に形成された第１のシリコン膜からなる第１のゲート電極とを備え、第１の金属膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする。
【００２２】
本発明に係る半導体装置によると、第１のゲート電極の第１の金属膜の膜厚を１ｎｍ以上であって且つ１０ｎｍ以下にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００２３】
さらに、第１の金属膜の膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【００２４】
本発明に係る半導体装置において、第１の金属膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることが好ましい。
【００２５】
このようにすると、正孔移動度をより効果的に高めることができる。
【００２６】
本発明に係る半導体装置において、第１のゲート絶縁膜は、金属酸化物からなる高誘電率膜を含むことが好ましい。
【００２７】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成された断面形状がＩ字状の第１のオフセットスペーサと、第１のゲート電極の側面上に第１のオフセットスペーサを介して形成された断面形状がＬ字状の第１のサイドウォールと、第１のサイドウォールの表面上から第１の活性領域における第１のサイドウォールの側方に位置する領域の上面上に跨って形成された第１の絶縁膜とをさらに備えていることが好ましい。
【００２８】
本発明に係る半導体装置において、半導体装置は、半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、ｎ型ＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２の金属膜を有する第２のゲート電極とを備えていることが好ましい。
【００２９】
本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第２のシリコン膜とからなり、第１の金属膜と第２の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることが好ましい。
【００３０】
本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第３の金属膜と、第３の金属膜上に形成された第２のシリコン膜とからなり、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１の金属膜と第３の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることが好ましい。
【００３１】
このようにすると、第２のゲート絶縁膜に接する第２の金属膜の金属材料として、第１のゲート絶縁膜に接する第１の金属膜の金属材料（即ち、ｐ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料）と同じ金属材料を用いずに、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができる。そのため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００３２】
本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜からなり、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第２の金属膜の膜厚は、第１の金属膜の膜厚と第１のシリコン膜の膜厚とを合計した合計膜厚と同等、又は、該合計膜厚よりも大きいことが好ましい。
【００３３】
このようにすると、第２のゲート絶縁膜に接する第２の金属膜の金属材料として、第１のゲート絶縁膜に接する第１の金属膜の金属材料（即ち、ｐ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料）と同じ金属材料を用いずに、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができる。そのため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００３４】
本発明に係る半導体装置において、第１の金属膜と第２の金属膜とは、互いに仕事関数が異なっていることが好ましい。
【００３５】
本発明に係る半導体装置において、第１のゲート絶縁膜と第２のゲート絶縁膜とは、互いに同じ金属酸化物からなる高誘電率膜を含むことが好ましい。
【００３６】
本発明に係る半導体装置において、第２のゲート電極の側面上に形成された断面形状がＩ字状の第２のオフセットスペーサと、第２のゲート電極の側面上に第２のオフセットスペーサを介して形成された断面形状がＬ字状の第２のサイドウォールと、第２のサイドウォールの表面上から第２の活性領域における第２のサイドウォールの側方に位置する領域の上面上に跨って形成された第２の絶縁膜とをさらに備えていることが好ましい。
【００３７】
本発明に係る半導体装置において、第２の絶縁膜は、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜であることが好ましい。
【００３８】
このようにすると、応力絶縁膜により、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００３９】
前記の目的を達成するために、本発明は、本件発明者らが見出した知見に基づいて成されたものであり、具体的には、本発明に係る半導体装置の製造方法は、（１１０）面を主面とする半導体基板における第１の活性領域に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板における第１の活性領域上に、ゲート絶縁膜形成膜を形成する工程（ａ）と、ゲート絶縁膜形成膜上に第１の金属膜形成膜を形成する工程（ｂ）と、第１の金属膜形成膜上にシリコン膜形成膜を形成する工程（ｃ）と、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第１の活性領域上に、ゲート絶縁膜形成膜からなる第１のゲート絶縁膜と、第１の金属膜形成膜からなる第１の金属膜及びシリコン膜形成膜からなる第１のシリコン膜からなる第１のゲート電極とを形成する工程（ｄ）とを備え、第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする。
【００４０】
本発明に係る半導体装置の製造方法によると、第１のゲート電極の第１の金属膜の膜厚を１ｎｍ以上であって且つ１０ｎｍ以下にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００４１】
さらに、第１の金属膜の膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【００４２】
本発明に係る半導体装置の製造方法において、第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることが好ましい。
【００４３】
このようにすると、正孔移動度をより効果的に高めることができる。
【００４４】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、工程（ａ）は、半導体基板における第２の活性領域上に、ゲート絶縁膜形成膜を形成する工程を含み、工程（ｄ）は、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第１の金属膜形成膜からなる第２の金属膜及びシリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことが好ましい。
【００４５】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、工程（ａ）は、半導体基板における第２の活性領域上に、ゲート絶縁膜形成膜を形成する工程を含み、工程（ａ）の後で工程（ｂ）の前に、第２の活性領域上のゲート絶縁膜形成膜上に、第２の金属膜形成膜を形成する工程（ｅ）をさらに備え、工程（ｂ）は、第１の活性領域上のゲート絶縁膜形成膜上、及び第２の金属膜形成膜上に、第１の金属膜形成膜を形成する工程を含み、工程（ｄ）は、シリコン膜形成膜、第１の金属膜形成膜、第２の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第２の金属膜形成膜からなる第２の金属膜、第１の金属膜形成膜からなる第３の金属膜、及びシリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことが好ましい。
【００４６】
このようにすると、第２の金属膜の金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００４７】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、工程（ａ）は、半導体基板における第２の活性領域上に、ゲート絶縁膜形成膜を形成する工程を含み、工程（ｄ）は、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第１の金属膜形成膜からなるダミー金属膜と、シリコン膜形成膜からなるダミーシリコン膜とを形成する工程を含み、工程（ｄ）の後に、ダミーシリコン膜及びダミー金属膜を除去する工程（ｅ）と、工程（ｅ）の後に、第２のゲート絶縁膜上に第２の金属膜からなる第２のゲート電極を形成する工程（ｆ）とをさらに備えていることが好ましい。
【００４８】
このようにすると、第２の金属膜の金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００４９】
さらに、精度良く形成されたダミー金属膜及びダミーシリコン膜を、第２の金属膜と置換することができる。そのため、第２の金属膜からなる第２のゲート電極を精度良く形成することができる。
【発明の効果】
【００５０】
本発明に係る半導体装置及びその製造方法によると、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタにおいて、第１のゲート電極の第１の金属膜の膜厚を１ｎｍ以上であって且つ１０ｎｍ以下にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。さらに、第１の金属膜の膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【図面の簡単な説明】
【００５１】
【図１】(a) は、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係を示すグラフである。一方、(b) は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係を示すグラフである。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図５】金属膜の膜厚と正孔移動度との関係、及び金属膜の膜厚とＥＯＴとの関係について示すグラフである。
【図６】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図９】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１０】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【発明を実施するための形態】
【００５２】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００５３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５４】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(c) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。図２(a) 〜図４(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図２(a) 〜図４(c) 、後述する図６(a) 〜図７(c) 、及び後述する図８(a) 〜図１０(c) において、左側に示す「ｐＭＩＳ領域」とはｐ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｎＭＩＳ領域」とはｎ型ＭＩＳトランジスタが形成される領域を示している。
【００５５】
まず、図２(a) に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなり、且つ（１１０）面を主面とする半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｐＭＩＳ領域には、素子分離領域１１に囲まれた半導体基板１０からなる第１の活性領域１０ａが形成される。一方、ｎＭＩＳ領域には、素子分離領域１１に囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｐＭＩＳ領域に、例えばＰ（リン）等のｎ型不純物を注入する。一方、半導体基板１０におけるｎＭＩＳ領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する。その後、半導体基板１０に対して例えば８５０℃，３０秒間の熱処理を施す。これにより、半導体基板１０におけるｐＭＩＳ領域に、ｎ型ウェル領域１２ａを形成する。一方、半導体基板１０におけるｎＭＩＳ領域に、ｐ型ウェル領域１２ｂを形成する。
【００５６】
次に、図２(b) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８ｎｍ〜１ｎｍのシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition）法等により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３は、比誘電率が例えば１０以上の金属酸化物からなる高誘電率膜を含むことが好ましい。
【００５７】
その後、例えばＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ法又はスパッタ法等により、ゲート絶縁膜形成膜１３上に、例えば窒化チタン（ＴｉＮ）からなる第１の金属膜形成膜１４を堆積する。このとき、第１の金属膜形成膜１４は、膜厚が、例えば１ｎｍ以上であって且つ１０ｎｍ以下（好ましくは、例えば１ｎｍ以上であって且つ５ｎｍ以下）である。
【００５８】
その後、例えばＣＶＤ法により、第１の金属膜形成膜１４上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜形成膜１５を堆積する。
【００５９】
次に、図２(c) に示すように、フォトリソグラフィ法により、シリコン膜形成膜１５上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ドライエッチング法により、シリコン膜形成膜１５、第１の金属膜形成膜１４及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２の金属膜１４ｂ及び第２のシリコン膜１５ｂを順次形成する。その後、レジストパターンを除去する。
【００６０】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａと、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂと、第２の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極１４Ｂとを形成する。
【００６１】
次に、図３(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が８ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積する。その後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート絶縁膜１３ａ及び第１のゲート電極１４Ａの側面上に、断面形状がＩ字状の第１のオフセットスペーサ１６ａを形成する。それと共に、第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４Ｂの側面上に、断面形状がＩ字状の第２のオフセットスペーサ１６ｂを形成する。
【００６２】
その後、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４Ａをマスクにして、例えばＢＦ2等のｐ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のゲート電極１４Ａの側方下に、接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４Ｂをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極１４Ｂの側方下に、接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ｂを自己整合的に形成する。
【００６３】
次に、図３(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる内側サイドウォール用絶縁膜、及び膜厚が３０ｎｍのシリコン窒化膜からなる外側サイドウォール用絶縁膜を順次堆積する。その後、内側サイドウォール用絶縁膜及び外側サイドウォール用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート絶縁膜１３ａ及び第１のゲート電極１４Ａの側面上に、第１のオフセットスペーサ１６ａを介して、断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａを形成する。それと共に、第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４Ｂの側面上に、第２のオフセットスペーサ１６ｂを介して、断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂを形成する。
【００６４】
その後、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４Ａ、第１のオフセットスペーサ１６ａ及び第１のサイドウォール１９Ａをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のサイドウォール１９Ａの外側方下に、浅いｐ型ソースドレイン領域１７ａよりも深い接合深さを有し、接合深さが比較的深いｐ型ソースドレイン領域２０ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４Ｂ、第２のオフセットスペーサ１６ｂ及び第２のサイドウォール１９Ｂをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下に、浅いｎ型ソースドレイン領域１７ｂよりも深い接合深さを有し、接合深さが比較的深いｎ型ソースドレイン領域２０ｂを自己整合的に形成する。その後、熱処理により、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂに含まれる導電型不純物を活性化させる。
【００６５】
次に、図３(c) に示すように、例えば、第１，第２の内側サイドウォール（シリコン酸化膜）１８ａ，１８ｂと選択性のあるドライエッチング法又はウェットエッチング法を用いて、第１，第２の外側サイドウォール（シリコン窒化膜）１９ａ，１９ｂを除去する。
【００６６】
次に、図４(a) に示すように、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂの表面に形成された自然酸化膜（図示せず）、並びに第１，第２のシリコン膜１５ａ，１５ｂの上面に形成された自然酸化膜（図示せず）を除去する。その後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケル（Ｎｉ）からなるシリサイド用金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ（Rapid Thermal Annealing）処理により、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂのＳｉとシリサイド用金属膜のＮｉとを反応させて、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂの上部に、ニッケルシリサイドからなる第１，第２の金属シリサイド膜２１ａ，２１ｂを形成する。それと共に、第１，第２のシリコン膜１５ａ，１５ｂのＳｉとシリサイド用金属膜のＮｉとを反応させて、第１，第２のシリコン膜１５ａ，１５ｂの上部に、ニッケルシリサイドからなる第３，第４の金属シリサイド膜２２ａ，２２ｂを形成する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬する。これにより、シリサイド用金属膜における素子分離領域１１、第１，第２のオフセットスペーサ１６ａ，１６ｂ及び第１，第２の内側サイドウォール１８ａ，１８ｂ等の上に残存する部分（即ち、シリサイド用金属膜における未反応の部分）を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２の金属シリサイド膜２１ａ，２１ｂ及び第３，第４の金属シリサイド膜２２ａ，２２ｂのシリサイド組成比を安定化させる。
【００６７】
次に、図４(b) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる第１，第２絶縁膜２３ａ，２３ｂを堆積する（なお、第１の絶縁膜２３ａと第２の絶縁膜２３ｂとは、一体に形成されている）。
【００６８】
その後、例えばＣＶＤ法により、第１，第２の絶縁膜２３ａ，２３ｂ上に、シリコン酸化膜からなる第１の層間絶縁膜２４を堆積した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜２４の表面の平坦化を行う。
【００６９】
次に、図４(c) に示すように、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、ドライエッチング法により、第１の絶縁膜２３ａ及び第１の層間絶縁膜２４に、第１の金属シリサイド膜２１ａの上面を露出する第１のコンタクトホール２５ａを形成する。それと共に、第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４に、第２の金属シリサイド膜２１ｂの上面を露出する第２のコンタクトホール２５ｂを形成する。このとき、第１，第２の絶縁膜２３ａ，２３ｂが露出した時点で一度エッチングを止め、再度エッチングを行う２ステップのエッチング法を用いることにより、第１，第２の金属シリサイド膜２１ａ，２１ｂのオーバーエッチング量を減らすことができる。
【００７０】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール２５ａ，２５ｂの底部及び側壁部、並びに第１の層間絶縁膜２４上に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、バリアメタル膜上に、第１，第２のコンタクトホール２５ａ，２５ｂ内を埋め込むように、タングステンからなる導電膜を堆積する。その後、ＣＭＰ法により、導電膜及びバリアメタル膜における第１，第２のコンタクトホール２５ａ，２５ｂ外に形成された部分を除去する。このようにして、第１，第２のコンタクトホール２５ａ，２５ｂ内に、バリアメタル膜を介して導電膜が埋め込まれてなる第１，第２のコンタクトプラグ２６ａ，２６ｂを形成する。その後、第１の層間絶縁膜２４上に、第１，第２のコンタクトプラグ２６ａ，２６ｂと電気的に接続する金属配線（図示せず）を形成する。
【００７１】
以上のようにして、本実施形態に係る半導体装置、即ち、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａを有するｐ型ＭＩＳトランジスタＰＴｒと、第２の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極１４Ｂを有するｎ型ＭＩＳトランジスタＮＴｒとを備えた半導体装置を製造することができる。
【００７２】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図４(c) を参照しながら説明する。
【００７３】
図４(c) に示すように、（１１０）面を主面とする半導体基板１０におけるｐＭＩＳ領域に、ｐ型ＭＩＳトランジスタＰＴｒが設けられていると共に、半導体基板１０におけるｎＭＩＳ領域に、ｎ型ＭＩＳトランジスタＮＴｒが設けられている。
【００７４】
ｐ型ＭＩＳトランジスタＰＴｒは、図４(c) に示すように、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａと、第１のゲート電極１４Ａの側面上に形成された断面形状がＩ字状の第１のオフセットスペーサ１６ａと、第１の活性領域１０ａにおける第１のゲート電極１４Ａの側方下に形成された浅いｐ型ソースドレイン領域１７ａと、第１のゲート電極１４Ａの側面上に第１のオフセットスペーサ１６ａを介して形成された断面形状がＬ字状の第１の内側サイドウォール１８ａと、第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの外側方下に形成された深いｐ型ソースドレイン領域２０ａと、深いｐ型ソースドレイン領域２０ａ上に形成された第１の金属シリサイド膜２１ａと、第１のゲート電極１４Ａ上に形成された第３の金属シリサイド膜２２ａと、第１のゲート電極１４Ａの上面上から第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの側方に位置する領域の上面上に跨って形成された第１の絶縁膜２３ａとを備えている。
【００７５】
ｎ型ＭＩＳトランジスタＮＴｒは、図４(c) に示すように、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極１４Ｂと、第２のゲート電極１４Ｂの側面上に形成された断面形状がＩ字状の第２のオフセットスペーサ１６ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４Ｂの側方下に形成された浅いｎ型ソースドレイン領域１７ｂと、第２のゲート電極１４Ｂの側面上に第２のオフセットスペーサ１６ｂを介して形成された断面形状がＬ字状の第２の内側サイドウォール１８ｂと、第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの外側方下に形成された深いｎ型ソースドレイン領域２０ｂと、深いｎ型ソースドレイン領域２０ｂ上に形成された第２の金属シリサイド膜２１ｂと、第２のゲート電極１４Ｂ上に形成された第４の金属シリサイド膜２２ｂと、第２のゲート電極１４Ｂの上面上から第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの側方に位置する領域の上面上に跨って形成された第２の絶縁膜２３ｂとを備えている。
【００７６】
一体に形成された第１，第２の絶縁膜２３ａ，２３ｂ上には、第１の層間絶縁膜２４が形成されている。第１の絶縁膜２３ａ及び第１の層間絶縁膜２４には、下端が第１の金属シリサイド膜２１ａと接続する第１のコンタクトプラグ２６ａが形成されている。第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４には、下端が第２の金属シリサイド膜２１ｂと接続する第２のコンタクトプラグ２６ｂが形成されている。
【００７７】
第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以上（好ましくは、１ｎｍ以上であって且つ５ｎｍ以下）である。
【００７８】
第１の金属膜１４ａと第２の金属膜１４ｂとは、互いに同じ膜厚を有し、且つ互いに同じ金属材料（例えば、ＴｉＮ）からなる。第１の金属膜１４ａと第２の金属膜１４ｂとは、仕事関数が互いに同じである。
【００７９】
第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂとは、互いに同じ金属酸化物からなる高誘電率膜を含む。
【００８０】
既述の通り、本件発明者らが鋭意検討を重ねたところ、次に示す知見を見出した。（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート電極の金属膜の膜厚を小さくすることにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００８１】
そこで、本件発明者らが、金属膜の膜厚について検証したところ、以下に示すことを見出した。
【００８２】
（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚と正孔移動度との関係、及び金属膜の膜厚と酸化膜換算膜厚（Equivalent Oxide Thickness：ＥＯＴ）との関係について、図５を参照しながら説明する。図５は、金属膜の膜厚と正孔移動度との関係、及び金属膜の膜厚とＥＯＴとの関係について示すグラフである。
【００８３】
図５に示す△線は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚と正孔移動度との関係について示す。なお、比較の為に、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚と正孔移動度との関係について示す（図５：▲線参照）。
【００８４】
図５に示す□線は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚とＥＯＴとの関係について示す。なお、比較の為に、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚とＥＯＴとの関係について示す（図５：■線参照）。
【００８５】
なお、△線、▲線、□線、及び■線のｐ型ＭＩＳトランジスタの構成は、次に示す通りである。ｐ型ＭＩＳトランジスタは、ゲート絶縁膜と、ＭＩＰＳ構造のゲート電極とを含む。ゲート絶縁膜は、Ｈｆを含む高誘電率膜からなる。ゲート電極の金属膜は、膜厚が４ｎｍ、１０ｎｍ、又は１５ｎｍのＴｉＮ膜からなる。ゲート電極のシリコン膜は、膜厚が１００ｎｍのポリシリコン膜からなる。
【００８６】
−金属膜の膜厚と正孔移動度との関係−
（１１０）面基板の場合、図５の△線に示すように、金属膜の膜厚が小さくなるに連れて、正孔移動度が高くなる。
【００８７】
図５に示す△線から判るように、金属膜の膜厚を１０ｎｍ以下にすれば、正孔移動度を効果的に高めることができ、好ましくは、金属膜の膜厚を５ｎｍ以下にすれば、正孔移動度をより効果的に高めることができる。
【００８８】
−金属膜の膜厚とＥＯＴとの関係−
（１１０）面基板の場合、図５の□線に示すように、金属膜の膜厚が４ｎｍ以上であって且つ１０ｎｍ以下の範囲内では、ＥＯＴは、ほぼ一定である。一方、金属膜の膜厚が１０ｎｍを超えると、ＥＯＴは、金属膜の膜厚が大きくなるに連れて、増大する。
【００８９】
ＥＯＴが大きくなると、ｐ型ＭＩＳトランジスタの駆動能力が低下するという不具合が生じる。そのため、ＥＯＴの増大抑制の観点から、金属膜の膜厚は、図５の□線から判るように、１０ｎｍ以下にすることが好ましい。
【００９０】
なお、金属膜の膜厚が大きくなるに連れて、ＥＯＴが増大する要因は、次に示すものと考えられる。金属膜の膜厚が大きくなるに連れて、金属膜に含まれる酸素量が多くなる。金属膜に含まれる酸素は、金属膜の形成後に施される熱処理（具体的には例えば、ＲＴＡ処理等）の際に、ゲート絶縁膜に拡散する。そのため、金属膜の膜厚が大きくなるに連れて、ゲート絶縁膜に拡散する酸素量が多くなるため、ＥＯＴが増大する。
【００９１】
以上のように、金属膜の膜厚を１０ｎｍ以下にすることにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。加えて、金属膜の膜厚を１０ｎｍ以下にすることにより、ＥＯＴの増大を抑制することができる。さらに、金属膜の膜厚を５ｎｍ以下にすることにより、正孔移動度をより効果的に高めることができる。従って、金属膜の膜厚の上限は、１０ｎｍ（好ましくは、５ｎｍ）であることが好ましい。
【００９２】
一方、金属膜の膜厚の下限は、１ｎｍであることが好ましい。この理由は、次に示すものである。第１に、金属膜を均一に成膜するには、金属膜の膜厚が１ｎｍ以上であることが好ましい。金属膜の膜厚が１ｎｍ未満の場合、金属膜を均一に成膜することが困難である。第２に、ゲート電極の空乏化を抑制するには、金属膜の膜厚が１ｎｍ以上であることが好ましい。金属膜の膜厚が１ｎｍ未満の場合、ゲート電極が空乏化され易く、ゲート電極の空乏化により、ゲート絶縁膜の実効的な膜厚が増大する。従って、成膜均一性の観点、及び空乏化抑制の観点から、金属膜の膜厚の下限は、１ｎｍであることが好ましい。
【００９３】
本実施形態によると、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタにおいて、第１のゲート電極１４Ａの第１の金属膜１４ａの膜厚を１ｎｍ以上であって且つ１０ｎｍ以下（好ましくは、１ｎｍ以上であって且つ５ｎｍ以下）にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００９４】
さらに、第１の金属膜１４ａの膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【００９５】
なお、本実施形態では、図３(c) に示すように、第１，第２の外側サイドウォール１９ａ，１９ｂを除去した後、図４(b) に示すように、互いに一体に形成された第１，第２の絶縁膜２３ａ，２３ｂとして、例えばプラズマＣＶＤ法により、シリコン窒化膜からなる下地絶縁膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００９６】
第１に例えば、第１，第２の外側サイドウォールの除去後、第１の絶縁膜として、下地絶縁膜を形成する一方、第２の絶縁膜として、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を形成してもよい。ここで、応力絶縁膜の形成方法の具体例としては、例えばプラズマＣＶＤ法により、水素を多量に含むシリコン窒化膜を堆積した後、紫外線照射により、シリコン窒化膜に含まれる水素を飛ばして、応力絶縁膜を形成する方法が挙げられる。
【００９７】
このようにすると、応力絶縁膜により、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００９８】
加えて、第２の外側サイドウォールの除去後に応力絶縁膜が形成されるため、第２の外側サイドウォールの除去分だけ、応力絶縁膜を厚く形成することができるので、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができる。
【００９９】
さらに、第２の外側サイドウォールの除去後に応力絶縁膜が形成されるため、第２の外側サイドウォールの除去分だけ、応力絶縁膜を、第２の活性領域におけるチャネル領域に近付けて形成することができるので、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができる。
【０１００】
第２に例えば、第１，第２の外側サイドウォールの除去後、第１の絶縁膜として、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を生じさせる第１の応力絶縁膜を形成する一方、第２の絶縁膜として、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる第２の応力絶縁膜を形成してもよい。
【０１０１】
このようにすると、上記第１の例と同様の効果を得ることができる。
【０１０２】
さらに、第１の応力絶縁膜により、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、ｐ型ＭＩＳトランジスタの性能を向上させることができる。
【０１０３】
加えて、第１の外側サイドウォールの除去後に第１の応力絶縁膜が形成されるため、第１の外側サイドウォールの除去分だけ、第１の応力絶縁膜を厚く形成することができるので、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができる。
【０１０４】
さらに、第１の外側サイドウォールの除去後に第１の応力絶縁膜が形成されるため、第１の外側サイドウォールの除去分だけ、第１の応力絶縁膜を、第１の活性領域におけるチャネル領域に近付けて形成することができるので、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができる。
【０１０５】
なお、本実施形態におけるゲート絶縁膜形成膜１３に含まれる高誘電率膜の金属酸化物の具体例としては、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物、並びにタンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）又はランタン（Ｌａ）等を含む酸化物が挙げられる。
【０１０６】
また、本実施形態では、シリコン膜形成膜１５として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコン膜等を用いてもよい。
【０１０７】
また、本実施形態では、シリサイド用金属膜の材料として、Ｎｉを用いたが、これに代えて、例えば白金、コバルト、チタン及びタングステン等のシリサイド用金属を用いてもよい。
【０１０８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。なお、第２の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１０９】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(c) 及び図７(a) 〜(c) を参照しながら説明する。図６(a) 〜図７(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図６(a) 〜図７(c) において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図２(a) 〜図４(c) に示す符号と同一の符号を付している。
【０１１０】
まず、第１の実施形態における図２(a) に示す工程と同様の工程を行う。これにより、図２(a) に示す構成と同様の構成を得る。
【０１１１】
次に、図６(a) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８ｎｍ〜１ｎｍのシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えばＭＯＣＶＤ法又はＡＬＤ法等により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。
【０１１２】
その後、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、ゲート絶縁膜形成膜１３上に、例えば膜厚が５ｎｍの窒化タンタル（ＴａＮ）からなる第２の金属膜形成膜２７を堆積する。その後、フォトリソグラフィ法により、第２の金属膜形成膜２７上に、ｐＭＩＳ領域を開口しｎＭＩＳ領域を覆うレジストパターン２８を形成する。
【０１１３】
次に、図６(b) に示すように、レジストパターン２８をマスクにして、ドライエッチング法又はウェットエッチング法により、第２の金属膜形成膜２７におけるｐＭＩＳ領域に形成された部分を除去する。これにより、ゲート絶縁膜形成膜１３におけるｐＭＩＳ領域に形成された部分の上面を露出させる一方、ゲート絶縁膜形成膜１３におけるｎＭＩＳ領域に形成された部分の上に、第２の金属膜形成膜２７を残存させる。その後、レジストパターン２８を除去する。
【０１１４】
このようにして、第２の活性領域１０ｂ上のゲート絶縁膜形成膜１３（即ち、ゲート絶縁膜形成膜１３における第２の活性領域１０ｂ上に形成された部分）の上に、第２の金属膜形成膜２７を形成する。
【０１１５】
その後、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、ゲート絶縁膜形成膜１３におけるｐＭＩＳ領域に形成された部分、及び第２の金属膜形成膜２７の上に、例えばＴｉＮからなる第１の金属膜形成膜１４を堆積する。このとき、第１の金属膜形成膜１４は、膜厚が、例えば１ｎｍ以上であって且つ１０ｎｍ以下（好ましくは、例えば１ｎｍ以上であって且つ５ｎｍ以下）である。
【０１１６】
このようにして、第１の活性領域１０ａ上のゲート絶縁膜形成膜１３（即ち、ゲート絶縁膜形成膜１３における第１の活性領域１０ａ上に形成された部分）、及び第２の金属膜形成膜２７の上に、第１の金属膜形成膜１４を形成する。
【０１１７】
次に、図６(c) に示すように、例えばＣＶＤ法により、第１の金属膜形成膜１４上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜形成膜１５を堆積する。
【０１１８】
次に、図７(a) に示すように、フォトリソグラフィ法により、シリコン膜形成膜１５上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ドライエッチング法により、シリコン膜形成膜１５、第１の金属膜形成膜１４、第２の金属膜形成膜２７及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２の金属膜２７ｂ、第３の金属膜１４ｂｘ及び第２のシリコン膜１５ｂを順次形成する。その後、レジストパターンを除去する。
【０１１９】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａと、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂと、第２の金属膜２７ｂ、第３の金属膜１４ｂｘ及び第２のシリコン膜１５ｂからなる第２のゲート電極２７Ｂとを形成する。
【０１２０】
次に、図７(b) に示すように、第１のゲート絶縁膜１３ａ及び第１のゲート電極１４Ａの側面上に、第１のオフセットスペーサ１６ａを形成する。それと共に、第２のゲート絶縁膜１３ｂ及び第２のゲート電極２７Ｂの側面上に、第２のオフセットスペーサ１６ｂを形成する。その後、第１の活性領域１０ａにおける第１のゲート電極１４Ａの側方下に、接合深さが比較的浅いｐ型ソースドレイン領域１７ａを形成する。一方、第２の活性領域１０ｂにおける第２のゲート電極２７Ｂの側方下に、接合深さが比較的浅いｎ型ソースドレイン領域１７ｂを形成する。このように、第１の実施形態における図３(a) に示す工程と同様の工程を行う。
【０１２１】
その後、第１の実施形態における図３(b) 〜(c) 及び図４(a) 〜(c) に示す工程と同様の工程を順次行い、図７(c) に示す構成を得る。
【０１２２】
以上のようにして、本実施形態に係る半導体装置、即ち、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａを有するｐ型ＭＩＳトランジスタＰＴｒと、第２の金属膜２７ｂ、第３の金属膜１４ｂｘ及び第２のシリコン膜１５ｂからなる第２のゲート電極２７Ｂを有するｎ型ＭＩＳトランジスタＮＴｒとを備えた半導体装置を製造することができる。
【０１２３】
以下に、本実施形態と第１の実施形態との構成上の相違点について、説明する。
【０１２４】
第１の実施形態では、図４(c) に示すように、第２のゲート電極１４Ｂが、例えばＴｉＮからなる第２の金属膜１４ｂと、例えばポリシリコン膜からなる第２のシリコン膜１５ｂとからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜１４ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと同じ膜厚を有し、且つ第１の金属膜１４ａと同じ金属材料からなる。
【０１２５】
これに対し、本実施形態では、図７(c) に示すように、第２のゲート電極２７Ｂが、例えばＴａＮからなる第２の金属膜２７ｂと、例えばＴｉＮからなる第３の金属膜１４ｂｘと、例えばポリシリコン膜からなる第２のシリコン膜１５ｂとからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜２７ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと異なる金属材料からなる（言い換えれば、第２の金属膜２７ｂは、第１の金属膜１４ａと仕事関数が異なる）。第３の金属膜１４ｂｘは、第１の金属膜１４ａと同じ膜厚を有し、且つ第１の金属膜１４ａと同じ金属材料からなる。
【０１２６】
このように、本実施形態と第１の実施形態とでは、第２のゲート絶縁膜１３ｂに接する金属膜の金属材料が異なる（第１の実施形態：ＴｉＮ，第２の実施形態：ＴａＮ）。ＴａＮの仕事関数は、ＴｉＮの仕事関数に比べて、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ。そのため、本実施形態では、第１の実施形態に比べて、ｎ型ＭＩＳトランジスタＮＴｒの性能を向上させることができる。
【０１２７】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１２８】
さらに、第２の金属膜２７ｂの金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料（例えばＴａＮ）を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【０１２９】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。なお、第３の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１３０】
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図８(a) 〜(c) 、図９(a) 〜(c) 及び図１０(a) 〜(c) を参照しながら説明する。図８(a) 〜図１０(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図８(a) 〜図１０(c) において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図２(a) 〜図４(c) に示す符号と同一の符号を付している。
【０１３１】
まず、第１の実施形態における図２(a) 〜図２(b) に示す工程と同様の工程を順次行う。これにより、図２(b) に示す構成と同様の構成を得る。
【０１３２】
次に、図８(a) に示すように、フォトリソグラフィ法により、シリコン膜形成膜上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ドライエッチング法により、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、ダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙを順次形成する。その後、レジストパターンを除去する。
【０１３３】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａと、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂと、ダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙからなるダミーゲート電極１４ＢＹとを形成する。
【０１３４】
次に、第１の実施形態における図３(a) 〜図４(a) に示す工程と同様の工程を順次行った後、図８(b) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる第１，第２絶縁膜２３ａ，２３ｂを堆積する（なお、第１の絶縁膜２３ａと第２の絶縁膜２３ｂとは、一体に形成されている）。
【０１３５】
次に、図８(c) に示すように、例えばＣＶＤ法により、第１，第２の絶縁膜２３ａ，２３ｂ上に、シリコン酸化膜からなる第１の層間絶縁膜２４を堆積する。その後、例えばＣＭＰ法により、第１，第２の絶縁膜２３ａ，２３ｂにおける第３，第４の金属シリサイド膜２２ａ，２２ｂ上に形成された部分の上面が露出するまで、第１の層間絶縁膜２４の研磨除去を行う。その後、引き続き、ＣＭＰ法により、第１のシリコン膜１５ａ及びダミーシリコン膜１５ｂｙの上面が露出するまで、第１の層間絶縁膜２４、第１，第２の絶縁膜２３ａ，２３ｂ、第３，第４の金属シリサイド膜２２ａ，２２ｂ、第１，第２のオフセットスペーサ１６ａ，１６ｂ、及び第１，第２の内側サイドウォール１８ａ，１８ｂの研磨除去を行う。
【０１３６】
次に、図９(a) に示すように、半導体基板１０上に、ｐＭＩＳ領域を覆いｎＭＩＳ領域を開口するレジストパターン２９を形成する。その後、レジストパターン２９をマスクにして、ダミー金属膜１４ｂｙ、第２のオフセットスペーサ１６ｂ、第２の内側サイドウォール１８ｂ、第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４と選択性のあるドライエッチング法又はウェットエッチング法を用いて、ダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙを除去する。
【０１３７】
次に、図９(b) に示すように、レジストパターン２９をマスクにして、第２のゲート絶縁膜１３ｂ、第２のオフセットスペーサ１６ｂ、第２の内側サイドウォール１８ｂ、第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４と選択性のあるウェットエッチング法を用いて、ダミーゲート電極１４ＢＹにおけるダミー金属膜１４ｂｙを除去する。その後、レジストパターン２９を除去する。
【０１３８】
このようにして、ダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙ及びダミー金属膜１４ｂｙを順次除去して、底面に第２のゲート絶縁膜１３ｂが露出する凹部３０を形成する。
【０１３９】
次に、図９(c) に示すように、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、半導体基板１０上の全面に、凹部３０内を埋め込むように、例えばＴａＮからなる第２の金属膜形成膜３１を堆積する。
【０１４０】
次に、図１０(a) に示すように、例えばＣＭＰ法又はエッチバック法により、第１の層間絶縁膜２４の上面が露出するまで、第２の金属膜形成膜３１を除去する。これにより、凹部３０内に、第２の金属膜３１ｂを形成する。
【０１４１】
このようにして、第２のゲート絶縁膜１３ｂ上に、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを形成する。
【０１４２】
次に、図１０(b) に示すように、第１のシリコン膜１５ａの上面に形成された自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのＮｉからなるシリサイド用金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ処理により、第１のシリコン膜１５ａのＳｉとシリサイド用金属膜のＮｉとを反応させて、第１のシリコン膜１５ａの上部に、ニッケルシリサイドからなる金属シリサイド膜３２を形成する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬する。これにより、シリサイド用金属膜における第１の層間絶縁膜２４、第１，第２の絶縁膜２３ａ，２３ｂ、第１，第２の内側サイドウォール１８ａ，１８ｂ及び第１，第２のオフセットスペーサ１６ａ，１６ｂ等の上に残存する部分（即ち、シリサイド用金属膜における未反応の部分）を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、金属シリサイド膜３２のシリサイド組成比を安定化させる。
【０１４３】
次に、図１０(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２４上に、第１，第２のゲート電極１４Ａ，３１Ｂを覆うように、第２の層間絶縁膜３３を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３３の表面の平坦化を行う。
【０１４４】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、ドライエッチング法により、第１の絶縁膜２３ａ、第１の層間絶縁膜２４及び第２の層間絶縁膜３３に、第１の金属シリサイド膜２１ａの上面を露出する第１のコンタクトホール２５ａを形成する。それと共に、第２の絶縁膜２３ｂ、第１の層間絶縁膜２４及び第２の層間絶縁膜３３に、第２の金属シリサイド膜２１ｂの上面を露出する第２のコンタクトホール２５ｂを形成する。その後、第１，第２のコンタクトホール２５ａ，２５ｂ内に、バリアメタル膜を介して導電膜が埋め込まれてなる第１，第２のコンタクトプラグ２６ａ，２６ｂを形成する。その後、第２の層間絶縁膜３３上に、第１，第２のコンタクトプラグ２６ａ，２６ｂと電気的に接続する金属配線（図示せず）を形成する。
【０１４５】
以上のようにして、本実施形態に係る半導体装置、即ち、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａを有するｐ型ＭＩＳトランジスタＰＴｒと、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを有するｎ型ＭＩＳトランジスタＮＴｒとを備えた半導体装置を製造することができる。
【０１４６】
以下に、本実施形態と第１の実施形態との構成上の相違点について、説明する。
【０１４７】
第１の実施形態では、図４(c) に示すように、第１の絶縁膜２３ａは、第１のゲート電極１４Ａの上面上から、第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの側方に位置する領域の上面上に跨って形成されている。同様に、第２の絶縁膜２３ｂは、第２のゲート電極１４Ｂの上面上から、第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの側方に位置する領域の上面上に跨って形成されている。
【０１４８】
これに対し、本実施形態では、図１０(c) に示すように、第１の絶縁膜２３ａは、第１の内側サイドウォール１８ａの表面上から、第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの側方に位置する領域の上面上に跨って形成されている。同様に、第２の絶縁膜２３ｂは、第２の内側サイドウォール１８ｂの表面上から、第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの側方に位置する領域の上面上に跨って形成されている。
【０１４９】
第１の実施形態では、図４(c) に示すように、第２のゲート電極１４Ｂが、例えばＴｉＮからなる第２の金属膜１４ｂと、例えばポリシリコン膜からなる第２のシリコン膜１５ｂとからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜１４ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと同じ膜厚を有し、且つ第１の金属膜１４ａと同じ金属材料からなる。
【０１５０】
これに対し、本実施形態では、図１０(c) に示すように、第２のゲート電極３１Ｂが、例えばＴａＮからなる第２の金属膜３１ｂからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜３１ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと異なる金属材料からなる（言い換えれば、第２の金属膜３１ｂは、第１の金属膜１４ａと仕事関数が異なる）。第２の金属膜３１ｂの膜厚Ｔ31bは、第１の金属膜１４ａの膜厚Ｔ14aと第１のシリコン膜１５ａの膜厚Ｔ15aとを合計した合計膜厚よりも大きい（Ｔ31b＞Ｔ14a＋Ｔ15a）。
【０１５１】
このように、本実施形態と第１の実施形態とでは、第２のゲート絶縁膜１３ｂに接する金属膜の金属材料が異なる（第１の実施形態：ＴｉＮ，第３の実施形態：ＴａＮ）。また、本実施形態における第２のゲート電極３１Ｂは、金属膜のみからなるのに対し、第１の実施形態における第２のゲート電極１４Ｂは、金属膜とシリコン膜とからなる。
【０１５２】
ここで、第２の金属膜３１ｂのみからなる第２のゲート電極３１Ｂは、次のようにして形成される。図８(a) に示すように、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングして、第２のゲート絶縁膜１３ｂと、ダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙからなるダミーゲート電極１４ＢＹとを形成する。その後、図９(b) に示すように、ダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙ及びダミー金属膜１４ｂｙを順次除去して、凹部３０を形成する。その後、図１０(a) に示すように、凹部３０内に第２の金属膜３１ｂを形成して、第２の金属膜３１ｂのみからなる第２のゲート電極３１Ｂを形成する。
【０１５３】
金属膜のみからなるゲート電極の形成方法として、上記の方法の他に、次に示す方法が挙げられる。金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングして、ゲート絶縁膜と、金属膜のみからなるゲート電極とを形成する。しかしながら、この方法では、次に示す不具合が生じる。一般に、金属膜形成膜は、シリコン膜形成膜に比べて、精度良くパターニングすることが困難である。そのため、この方法では、金属膜形成膜の膜厚が比較的大きいため、ゲート電極を精度良く形成することができない。
【０１５４】
これに対し、本実施形態では、第１の金属膜形成膜の膜厚は比較的小さいため、ダミーゲート電極１４ＢＹを精度良く形成することができる。これにより、精度良く形成されたダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙ及びダミー金属膜１４ｂｙを順次除去して形成された凹部（即ち、精度良く形成された凹部）３０内に、第２の金属膜３１ｂを形成することができる。そのため、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを精度良く形成することができる。
【０１５５】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１５６】
加えて、第２の金属膜３１ｂの金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料（例えばＴａＮ）を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる（即ち、第２の実施形態と同様の効果を得ることができる）。
【０１５７】
さらに、第１の金属膜形成膜の膜厚が比較的小さいため、ダミーゲート電極１４ＢＹを精度良く形成することができる。これにより、精度良く形成されたダミーゲート電極１４ＢＹにおけるダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙを、第２の金属膜３１ｂと置換することができる。そのため、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを精度良く形成することができる。
【０１５８】
なお、本実施形態では、図１０(a) に示すように、第２のゲート電極３１Ｂを形成した後、図１０(b) に示すように、第１のシリコン膜１５ａの上部に金属シリサイド膜３２を形成し、その後、図１０(c) に示すように、第２の層間絶縁膜３３及び第１，第２のコンタクトプラグ２６ａ，２６ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１５９】
例えば、第２のゲート電極の形成後、第１のシリコン膜の上部に金属シリサイド膜を形成することなく、第２の層間絶縁膜及び第１，第２のコンタクトプラグを形成してもよい。この場合、第２の金属膜の膜厚は、第１の金属膜の膜厚と第１のシリコン膜の膜厚とを合計した合計膜厚と同等である。
【産業上の利用可能性】
【０１６０】
本発明は、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタにおいて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができるため、ｐ型ＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
【符号の説明】
【０１６１】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｎ型ウェル領域
１２ｂ ｐ型ウェル領域
１３ ゲート絶縁膜形成膜
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４ 第１の金属膜形成膜
１４ａ 第１の金属膜
１４ｂ 第２の金属膜
１５ シリコン膜形成膜
１５ａ 第１のシリコン膜
１５ｂ 第２のシリコン膜
１４Ａ 第１のゲート電極
１４Ｂ 第２のゲート電極
１６ａ 第１のオフセットスペーサ
１６ｂ 第２のオフセットスペーサ
１７ａ 浅いｐ型ソースドレイン領域
１７ｂ 浅いｎ型ソースドレイン領域
１８ａ 第１の内側サイドウォール
１８ｂ 第２の内側サイドウォール
１９ａ 第１の外側サイドウォール
１９ｂ 第２の外側サイドウォール
１９Ａ 第１のサイドウォール
１９Ｂ 第２のサイドウォール
２０ａ 深いｐ型ソースドレイン領域
２０ｂ 深いｎ型ソースドレイン領域
２１ａ 第１の金属シリサイド膜
２１ｂ 第２の金属シリサイド膜
２２ａ 第３の金属シリサイド膜
２２ｂ 第４の金属シリサイド膜
２３ａ 第１の絶縁膜
２３ｂ 第２の絶縁膜
２４ 第１の層間絶縁膜
２５ａ 第１のコンタクトホール
２５ｂ 第２のコンタクトホール
２６ａ 第１のコンタクトプラグ
２６ｂ 第２のコンタクトプラグ
２７ 第２の金属膜形成膜
２７ｂ 第２の金属膜
１４ｂｘ 第３の金属膜
２７Ｂ 第２のゲート電極
２８ レジストパターン
１４ｂｙ ダミー金属膜
１５ｂｙ ダミーシリコン膜
１４ＢＹ ダミーゲート電極
２９ レジストパターン
３０ 凹部
３１ 第２の金属膜形成膜
３１ｂ 第２の金属膜
３１Ｂ 第２のゲート電極
３２ 金属シリサイド膜
３３ 第２の層間絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に（１１０）面を主面とする半導体基板に、金属膜を含むゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化の為に、従来のシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜に代わり、アルミナ（Ａｌ2Ｏ3）、ハフニア（ＨｆＯ2）、及びハフニウムシリケート（ＨｆＳｉＯx）に代表されるような高誘電体材料からなるゲート絶縁膜の実用化が進められている。また、従来のポリシリコン膜からなるポリシリコンゲート電極に代わり、金属膜からなるフルメタルゲート電極、又はポリシリコン膜とゲート絶縁膜との間に金属膜が挿入されたＭＩＰＳ（Metal-inserted Poly-silicon Stack）構造のゲート電極の実用化が進められている。
【０００３】
ｐ型ＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称す）の性能を向上させる技術として、第１に例えば、ｐ型ソースドレイン領域にＳｉＧｅ層を設ける技術が提案されている。これにより、チャネル領域のゲート長方向に圧縮応力を印加し、ｐ型ＭＩＳトランジスタの性能を向上させる。
【０００４】
第２に例えば、従来の（１００）面を主面とする半導体基板（以下、「（１００）面基板」と称す）の代わりに、（１１０）面を主面とする半導体基板（以下、「（１１０）面基板」と称す）を用いて、（１１０）面基板にｐ型ＭＩＳトランジスタを設ける技術が提案されている（例えば非特許文献１〜３参照）。これにより、正孔移動度を高めて、ｐ型ＭＩＳトランジスタの性能を向上させる。
【０００５】
上記第１の例の場合、ｐ型ソースドレイン領域に、新たにＳｉＧｅ層を設けるため、工程数が増加し、コストが増大するという問題がある。
【０００６】
これに対し、上記第２の例の場合、（１００）面基板から（１１０）面基板に変更するだけでよいため、工程数が増加することはなく、安価且つ容易にｐ型ＭＩＳトランジスタの性能を向上させることができるので、有望視されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】S. A. Krishnan et al., “High Performing pMOSFETs on Si(110) for Application to Hybrid Orientation Technologies ? Comparison of HfO2 and HfSiON”, IEDM Tech. Digest 2006
【非特許文献２】Y. Tateshita et al., “High-Performance and Low-Power CMOS Device Technologies Featuring Metal/High-k Gate Stacks with Uniaxial Strained Silicon Channels on (100) and (110) Substrates”, IEDM Tech. Digest 2006
【非特許文献３】H. R. Harris et al., “Flexible, Simplified CMOS on Si(110) with Metal Gate / High κ for HP and LSTP”, IEDM Tech. Digest 2007, pp 57-60
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、（１１０）面基板にｐ型ＭＩＳトランジスタを設ける技術において、正孔移動度を高める為に、最適なゲート絶縁膜材料の検討が成されている。
【０００９】
半導体装置の微細化に伴い、ｐ型ＭＩＳトランジスタのさらなる性能向上が要求されている。しかしながら、ゲート絶縁膜材料として最適なゲート絶縁膜材料を用いるだけでは、ｐ型ＭＩＳトランジスタの性能向上に限界があり、上記の要求を満たすことは困難である。
【００１０】
前記に鑑み、本発明の目的は、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図ることである。
【課題を解決するための手段】
【００１１】
本発明の目的を達成するために、本件発明者らが鋭意検討を重ねたところ、以下に示すことを見出した。
【００１２】
（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート電極の金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係について検証した。図１(a) は、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおける実効電界と正孔移動度との関係を示すグラフである。図１(a) に示す■線は、ゲート電極の金属膜の膜厚が５ｎｍの場合について示し、○線は、ゲート電極の金属膜の膜厚が１５ｎｍの場合について示す。
【００１３】
一方、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート電極の金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係について検証した。図１(b) は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける実効電界と正孔移動度との関係を示すグラフである。図１(b) に示す■線は、ゲート電極の金属膜の膜厚が５ｎｍの場合について示し、○線は、ゲート電極の金属膜の膜厚が１５ｎｍの場合について示す。
【００１４】
なお、図１(a),(b) に示す点線は、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート絶縁膜にシリコン酸化膜を用いた場合のユニバーサル線である。
【００１５】
図１(a),(b) において、■線（又は○線）のｐ型ＭＩＳトランジスタの構成は、次に示す通りである。ｐ型ＭＩＳトランジスタは、ゲート絶縁膜と、ＭＩＰＳ構造のゲート電極（即ち、ゲート絶縁膜上に形成された金属膜、及び金属膜上に形成されたシリコン膜からなるゲート電極）とを含む。ゲート絶縁膜は、ハフニウム（Ｈｆ）を含む高誘電率膜からなる。ゲート電極の金属膜は、膜厚が５ｎｍ（又は膜厚が１５ｎｍ）の窒化チタン（ＴｉＮ）膜からなる。ゲート電極のシリコン膜は、膜厚が１００ｎｍのポリシリコン膜からなる。
【００１６】
図１(a),(b) において、ユニバーサル線のｐ型ＭＩＳトランジスタの構成は、次に示す通りである。ｐ型ＭＩＳトランジスタは、ゲート絶縁膜と、ゲート電極とを含む。ゲート絶縁膜は、ＳｉＯ2膜からなる。ゲート電極は、膜厚が１００ｎｍのポリシリコン膜からなる。
【００１７】
従来の（１００）面基板の場合、図１(a) に示すように、実効電界が実使用領域、即ち、トランジスタ動作において実際に生じる電界の範囲において、金属膜の膜厚が小さい場合における正孔移動度（■線参照）は、金属膜の膜厚が大きい場合における正孔移動度（○線参照）に比べて高い。
【００１８】
また、（１１０）面基板の場合、図１(b) に示すように、実効電界が実使用領域、即ち、トランジスタ動作において実際に生じる電界の範囲において、金属膜の膜厚が小さい場合における正孔移動度（■線参照）は、金属膜の膜厚が大きい場合における正孔移動度（○線参照）に比べて高い。
【００１９】
金属膜の膜厚が小さい場合における正孔移動度が、金属膜の膜厚が大きい場合における正孔移動度に比べて高くなる度合について、（１００）面基板の場合と（１１０）面基板の場合とで比較したところ、図１(a) 及び図１(b) から判るように、（１１０）面基板の場合における度合は、（１００）面基板の場合における度合に比べて大きい。
【００２０】
このことから、本件発明者らは、次に示す知見を見出した。特に（１１０）面基板に形成されたｐ型ＭＩＳトランジスタの場合、ゲート電極の金属膜の膜厚を小さくすることにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００２１】
前記の目的を達成するために、本発明は、本件発明者らが見出した知見に基づいて成されたものであり、具体的には、本発明に係る半導体装置は、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、ｐ型ＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され第１の金属膜及び第１の金属膜上に形成された第１のシリコン膜からなる第１のゲート電極とを備え、第１の金属膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする。
【００２２】
本発明に係る半導体装置によると、第１のゲート電極の第１の金属膜の膜厚を１ｎｍ以上であって且つ１０ｎｍ以下にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００２３】
さらに、第１の金属膜の膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【００２４】
本発明に係る半導体装置において、第１の金属膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることが好ましい。
【００２５】
このようにすると、正孔移動度をより効果的に高めることができる。
【００２６】
本発明に係る半導体装置において、第１のゲート絶縁膜は、金属酸化物からなる高誘電率膜を含むことが好ましい。
【００２７】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成された断面形状がＩ字状の第１のオフセットスペーサと、第１のゲート電極の側面上に第１のオフセットスペーサを介して形成された断面形状がＬ字状の第１のサイドウォールと、第１のサイドウォールの表面上から第１の活性領域における第１のサイドウォールの側方に位置する領域の上面上に跨って形成された第１の絶縁膜とをさらに備えていることが好ましい。
【００２８】
本発明に係る半導体装置において、半導体装置は、半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、ｎ型ＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２の金属膜を有する第２のゲート電極とを備えていることが好ましい。
【００２９】
本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第２のシリコン膜とからなり、第１の金属膜と第２の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることが好ましい。
【００３０】
本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜と、第２の金属膜上に形成された第３の金属膜と、第３の金属膜上に形成された第２のシリコン膜とからなり、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第１の金属膜と第３の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることが好ましい。
【００３１】
このようにすると、第２のゲート絶縁膜に接する第２の金属膜の金属材料として、第１のゲート絶縁膜に接する第１の金属膜の金属材料（即ち、ｐ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料）と同じ金属材料を用いずに、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができる。そのため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００３２】
本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜上に形成された第２の金属膜からなり、第１の金属膜と第２の金属膜とは、互いに異なる金属材料からなり、第２の金属膜の膜厚は、第１の金属膜の膜厚と第１のシリコン膜の膜厚とを合計した合計膜厚と同等、又は、該合計膜厚よりも大きいことが好ましい。
【００３３】
このようにすると、第２のゲート絶縁膜に接する第２の金属膜の金属材料として、第１のゲート絶縁膜に接する第１の金属膜の金属材料（即ち、ｐ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料）と同じ金属材料を用いずに、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができる。そのため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００３４】
本発明に係る半導体装置において、第１の金属膜と第２の金属膜とは、互いに仕事関数が異なっていることが好ましい。
【００３５】
本発明に係る半導体装置において、第１のゲート絶縁膜と第２のゲート絶縁膜とは、互いに同じ金属酸化物からなる高誘電率膜を含むことが好ましい。
【００３６】
本発明に係る半導体装置において、第２のゲート電極の側面上に形成された断面形状がＩ字状の第２のオフセットスペーサと、第２のゲート電極の側面上に第２のオフセットスペーサを介して形成された断面形状がＬ字状の第２のサイドウォールと、第２のサイドウォールの表面上から第２の活性領域における第２のサイドウォールの側方に位置する領域の上面上に跨って形成された第２の絶縁膜とをさらに備えていることが好ましい。
【００３７】
本発明に係る半導体装置において、第２の絶縁膜は、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜であることが好ましい。
【００３８】
このようにすると、応力絶縁膜により、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００３９】
前記の目的を達成するために、本発明は、本件発明者らが見出した知見に基づいて成されたものであり、具体的には、本発明に係る半導体装置の製造方法は、（１１０）面を主面とする半導体基板における第１の活性領域に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板における第１の活性領域上に、ゲート絶縁膜形成膜を形成する工程（ａ）と、ゲート絶縁膜形成膜上に第１の金属膜形成膜を形成する工程（ｂ）と、第１の金属膜形成膜上にシリコン膜形成膜を形成する工程（ｃ）と、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第１の活性領域上に、ゲート絶縁膜形成膜からなる第１のゲート絶縁膜と、第１の金属膜形成膜からなる第１の金属膜及びシリコン膜形成膜からなる第１のシリコン膜からなる第１のゲート電極とを形成する工程（ｄ）とを備え、第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする。
【００４０】
本発明に係る半導体装置の製造方法によると、第１のゲート電極の第１の金属膜の膜厚を１ｎｍ以上であって且つ１０ｎｍ以下にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００４１】
さらに、第１の金属膜の膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【００４２】
本発明に係る半導体装置の製造方法において、第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることが好ましい。
【００４３】
このようにすると、正孔移動度をより効果的に高めることができる。
【００４４】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、工程（ａ）は、半導体基板における第２の活性領域上に、ゲート絶縁膜形成膜を形成する工程を含み、工程（ｄ）は、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第１の金属膜形成膜からなる第２の金属膜及びシリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことが好ましい。
【００４５】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、工程（ａ）は、半導体基板における第２の活性領域上に、ゲート絶縁膜形成膜を形成する工程を含み、工程（ａ）の後で工程（ｂ）の前に、第２の活性領域上のゲート絶縁膜形成膜上に、第２の金属膜形成膜を形成する工程（ｅ）をさらに備え、工程（ｂ）は、第１の活性領域上のゲート絶縁膜形成膜上、及び第２の金属膜形成膜上に、第１の金属膜形成膜を形成する工程を含み、工程（ｄ）は、シリコン膜形成膜、第１の金属膜形成膜、第２の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第２の金属膜形成膜からなる第２の金属膜、第１の金属膜形成膜からなる第３の金属膜、及びシリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことが好ましい。
【００４６】
このようにすると、第２の金属膜の金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００４７】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、工程（ａ）は、半導体基板における第２の活性領域上に、ゲート絶縁膜形成膜を形成する工程を含み、工程（ｄ）は、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングすることにより、第２の活性領域上に、ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、第１の金属膜形成膜からなるダミー金属膜と、シリコン膜形成膜からなるダミーシリコン膜とを形成する工程を含み、工程（ｄ）の後に、ダミーシリコン膜及びダミー金属膜を除去する工程（ｅ）と、工程（ｅ）の後に、第２のゲート絶縁膜上に第２の金属膜からなる第２のゲート電極を形成する工程（ｆ）とをさらに備えていることが好ましい。
【００４８】
このようにすると、第２の金属膜の金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００４９】
さらに、精度良く形成されたダミー金属膜及びダミーシリコン膜を、第２の金属膜と置換することができる。そのため、第２の金属膜からなる第２のゲート電極を精度良く形成することができる。
【発明の効果】
【００５０】
本発明に係る半導体装置及びその製造方法によると、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタにおいて、第１のゲート電極の第１の金属膜の膜厚を１ｎｍ以上であって且つ１０ｎｍ以下にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。さらに、第１の金属膜の膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【図面の簡単な説明】
【００５１】
【図１】(a) は、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係を示すグラフである。一方、(b) は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、金属膜の膜厚が小さい場合及び大きい場合の各々における、実効電界と正孔移動度との関係を示すグラフである。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図５】金属膜の膜厚と正孔移動度との関係、及び金属膜の膜厚とＥＯＴとの関係について示すグラフである。
【図６】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図９】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１０】(a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【発明を実施するための形態】
【００５２】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００５３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５４】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(c) 、図３(a) 〜(c) 及び図４(a) 〜(c) を参照しながら説明する。図２(a) 〜図４(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図２(a) 〜図４(c) 、後述する図６(a) 〜図７(c) 、及び後述する図８(a) 〜図１０(c) において、左側に示す「ｐＭＩＳ領域」とはｐ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｎＭＩＳ領域」とはｎ型ＭＩＳトランジスタが形成される領域を示している。
【００５５】
まず、図２(a) に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなり、且つ（１１０）面を主面とする半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｐＭＩＳ領域には、素子分離領域１１に囲まれた半導体基板１０からなる第１の活性領域１０ａが形成される。一方、ｎＭＩＳ領域には、素子分離領域１１に囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｐＭＩＳ領域に、例えばＰ（リン）等のｎ型不純物を注入する。一方、半導体基板１０におけるｎＭＩＳ領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する。その後、半導体基板１０に対して例えば８５０℃，３０秒間の熱処理を施す。これにより、半導体基板１０におけるｐＭＩＳ領域に、ｎ型ウェル領域１２ａを形成する。一方、半導体基板１０におけるｎＭＩＳ領域に、ｐ型ウェル領域１２ｂを形成する。
【００５６】
次に、図２(b) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８ｎｍ〜１ｎｍのシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition）法等により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。ここで、ゲート絶縁膜形成膜１３は、比誘電率が例えば１０以上の金属酸化物からなる高誘電率膜を含むことが好ましい。
【００５７】
その後、例えばＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ法又はスパッタ法等により、ゲート絶縁膜形成膜１３上に、例えば窒化チタン（ＴｉＮ）からなる第１の金属膜形成膜１４を堆積する。このとき、第１の金属膜形成膜１４は、膜厚が、例えば１ｎｍ以上であって且つ１０ｎｍ以下（好ましくは、例えば１ｎｍ以上であって且つ５ｎｍ以下）である。
【００５８】
その後、例えばＣＶＤ法により、第１の金属膜形成膜１４上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜形成膜１５を堆積する。
【００５９】
次に、図２(c) に示すように、フォトリソグラフィ法により、シリコン膜形成膜１５上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ドライエッチング法により、シリコン膜形成膜１５、第１の金属膜形成膜１４及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２の金属膜１４ｂ及び第２のシリコン膜１５ｂを順次形成する。その後、レジストパターンを除去する。
【００６０】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａと、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂと、第２の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極１４Ｂとを形成する。
【００６１】
次に、図３(a) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が８ｎｍのシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積する。その後、オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート絶縁膜１３ａ及び第１のゲート電極１４Ａの側面上に、断面形状がＩ字状の第１のオフセットスペーサ１６ａを形成する。それと共に、第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４Ｂの側面上に、断面形状がＩ字状の第２のオフセットスペーサ１６ｂを形成する。
【００６２】
その後、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４Ａをマスクにして、例えばＢＦ2等のｐ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のゲート電極１４Ａの側方下に、接合深さが比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４Ｂをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極１４Ｂの側方下に、接合深さが比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ｂを自己整合的に形成する。
【００６３】
次に、図３(b) に示すように、例えばＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる内側サイドウォール用絶縁膜、及び膜厚が３０ｎｍのシリコン窒化膜からなる外側サイドウォール用絶縁膜を順次堆積する。その後、内側サイドウォール用絶縁膜及び外側サイドウォール用絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート絶縁膜１３ａ及び第１のゲート電極１４Ａの側面上に、第１のオフセットスペーサ１６ａを介して、断面形状がＬ字状の第１の内側サイドウォール１８ａと第１の外側サイドウォール１９ａとからなる第１のサイドウォール１９Ａを形成する。それと共に、第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４Ｂの側面上に、第２のオフセットスペーサ１６ｂを介して、断面形状がＬ字状の第２の内側サイドウォール１８ｂと第２の外側サイドウォール１９ｂとからなる第２のサイドウォール１９Ｂを形成する。
【００６４】
その後、リソグラフィ法及びイオン注入法により、第１の活性領域１０ａに、第１のゲート電極１４Ａ、第１のオフセットスペーサ１６ａ及び第１のサイドウォール１９Ａをマスクにして、例えばＢ（ボロン）等のｐ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のサイドウォール１９Ａの外側方下に、浅いｐ型ソースドレイン領域１７ａよりも深い接合深さを有し、接合深さが比較的深いｐ型ソースドレイン領域２０ａを自己整合的に形成する。一方、第２の活性領域１０ｂに、第２のゲート電極１４Ｂ、第２のオフセットスペーサ１６ｂ及び第２のサイドウォール１９Ｂをマスクにして、例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のサイドウォール１９Ｂの外側方下に、浅いｎ型ソースドレイン領域１７ｂよりも深い接合深さを有し、接合深さが比較的深いｎ型ソースドレイン領域２０ｂを自己整合的に形成する。その後、熱処理により、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂに含まれる導電型不純物を活性化させる。
【００６５】
次に、図３(c) に示すように、例えば、第１，第２の内側サイドウォール（シリコン酸化膜）１８ａ，１８ｂと選択性のあるドライエッチング法又はウェットエッチング法を用いて、第１，第２の外側サイドウォール（シリコン窒化膜）１９ａ，１９ｂを除去する。
【００６６】
次に、図４(a) に示すように、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂの表面に形成された自然酸化膜（図示せず）、並びに第１，第２のシリコン膜１５ａ，１５ｂの上面に形成された自然酸化膜（図示せず）を除去する。その後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケル（Ｎｉ）からなるシリサイド用金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ（Rapid Thermal Annealing）処理により、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂのＳｉとシリサイド用金属膜のＮｉとを反応させて、深いｐ型，ｎ型ソースドレイン領域２０ａ，２０ｂの上部に、ニッケルシリサイドからなる第１，第２の金属シリサイド膜２１ａ，２１ｂを形成する。それと共に、第１，第２のシリコン膜１５ａ，１５ｂのＳｉとシリサイド用金属膜のＮｉとを反応させて、第１，第２のシリコン膜１５ａ，１５ｂの上部に、ニッケルシリサイドからなる第３，第４の金属シリサイド膜２２ａ，２２ｂを形成する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬する。これにより、シリサイド用金属膜における素子分離領域１１、第１，第２のオフセットスペーサ１６ａ，１６ｂ及び第１，第２の内側サイドウォール１８ａ，１８ｂ等の上に残存する部分（即ち、シリサイド用金属膜における未反応の部分）を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２の金属シリサイド膜２１ａ，２１ｂ及び第３，第４の金属シリサイド膜２２ａ，２２ｂのシリサイド組成比を安定化させる。
【００６７】
次に、図４(b) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる第１，第２絶縁膜２３ａ，２３ｂを堆積する（なお、第１の絶縁膜２３ａと第２の絶縁膜２３ｂとは、一体に形成されている）。
【００６８】
その後、例えばＣＶＤ法により、第１，第２の絶縁膜２３ａ，２３ｂ上に、シリコン酸化膜からなる第１の層間絶縁膜２４を堆積した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、第１の層間絶縁膜２４の表面の平坦化を行う。
【００６９】
次に、図４(c) に示すように、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、ドライエッチング法により、第１の絶縁膜２３ａ及び第１の層間絶縁膜２４に、第１の金属シリサイド膜２１ａの上面を露出する第１のコンタクトホール２５ａを形成する。それと共に、第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４に、第２の金属シリサイド膜２１ｂの上面を露出する第２のコンタクトホール２５ｂを形成する。このとき、第１，第２の絶縁膜２３ａ，２３ｂが露出した時点で一度エッチングを止め、再度エッチングを行う２ステップのエッチング法を用いることにより、第１，第２の金属シリサイド膜２１ａ，２１ｂのオーバーエッチング量を減らすことができる。
【００７０】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール２５ａ，２５ｂの底部及び側壁部、並びに第１の層間絶縁膜２４上に、チタンと窒化チタンとが順次堆積されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、バリアメタル膜上に、第１，第２のコンタクトホール２５ａ，２５ｂ内を埋め込むように、タングステンからなる導電膜を堆積する。その後、ＣＭＰ法により、導電膜及びバリアメタル膜における第１，第２のコンタクトホール２５ａ，２５ｂ外に形成された部分を除去する。このようにして、第１，第２のコンタクトホール２５ａ，２５ｂ内に、バリアメタル膜を介して導電膜が埋め込まれてなる第１，第２のコンタクトプラグ２６ａ，２６ｂを形成する。その後、第１の層間絶縁膜２４上に、第１，第２のコンタクトプラグ２６ａ，２６ｂと電気的に接続する金属配線（図示せず）を形成する。
【００７１】
以上のようにして、本実施形態に係る半導体装置、即ち、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａを有するｐ型ＭＩＳトランジスタＰＴｒと、第２の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極１４Ｂを有するｎ型ＭＩＳトランジスタＮＴｒとを備えた半導体装置を製造することができる。
【００７２】
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図４(c) を参照しながら説明する。
【００７３】
図４(c) に示すように、（１１０）面を主面とする半導体基板１０におけるｐＭＩＳ領域に、ｐ型ＭＩＳトランジスタＰＴｒが設けられていると共に、半導体基板１０におけるｎＭＩＳ領域に、ｎ型ＭＩＳトランジスタＮＴｒが設けられている。
【００７４】
ｐ型ＭＩＳトランジスタＰＴｒは、図４(c) に示すように、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａと、第１のゲート電極１４Ａの側面上に形成された断面形状がＩ字状の第１のオフセットスペーサ１６ａと、第１の活性領域１０ａにおける第１のゲート電極１４Ａの側方下に形成された浅いｐ型ソースドレイン領域１７ａと、第１のゲート電極１４Ａの側面上に第１のオフセットスペーサ１６ａを介して形成された断面形状がＬ字状の第１の内側サイドウォール１８ａと、第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの外側方下に形成された深いｐ型ソースドレイン領域２０ａと、深いｐ型ソースドレイン領域２０ａ上に形成された第１の金属シリサイド膜２１ａと、第１のゲート電極１４Ａ上に形成された第３の金属シリサイド膜２２ａと、第１のゲート電極１４Ａの上面上から第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの側方に位置する領域の上面上に跨って形成された第１の絶縁膜２３ａとを備えている。
【００７５】
ｎ型ＭＩＳトランジスタＮＴｒは、図４(c) に示すように、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２の金属膜１４ｂ及び第２のシリコン膜１５ｂからなる第２のゲート電極１４Ｂと、第２のゲート電極１４Ｂの側面上に形成された断面形状がＩ字状の第２のオフセットスペーサ１６ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４Ｂの側方下に形成された浅いｎ型ソースドレイン領域１７ｂと、第２のゲート電極１４Ｂの側面上に第２のオフセットスペーサ１６ｂを介して形成された断面形状がＬ字状の第２の内側サイドウォール１８ｂと、第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの外側方下に形成された深いｎ型ソースドレイン領域２０ｂと、深いｎ型ソースドレイン領域２０ｂ上に形成された第２の金属シリサイド膜２１ｂと、第２のゲート電極１４Ｂ上に形成された第４の金属シリサイド膜２２ｂと、第２のゲート電極１４Ｂの上面上から第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの側方に位置する領域の上面上に跨って形成された第２の絶縁膜２３ｂとを備えている。
【００７６】
一体に形成された第１，第２の絶縁膜２３ａ，２３ｂ上には、第１の層間絶縁膜２４が形成されている。第１の絶縁膜２３ａ及び第１の層間絶縁膜２４には、下端が第１の金属シリサイド膜２１ａと接続する第１のコンタクトプラグ２６ａが形成されている。第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４には、下端が第２の金属シリサイド膜２１ｂと接続する第２のコンタクトプラグ２６ｂが形成されている。
【００７７】
第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以上（好ましくは、１ｎｍ以上であって且つ５ｎｍ以下）である。
【００７８】
第１の金属膜１４ａと第２の金属膜１４ｂとは、互いに同じ膜厚を有し、且つ互いに同じ金属材料（例えば、ＴｉＮ）からなる。第１の金属膜１４ａと第２の金属膜１４ｂとは、仕事関数が互いに同じである。
【００７９】
第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂとは、互いに同じ金属酸化物からなる高誘電率膜を含む。
【００８０】
既述の通り、本件発明者らが鋭意検討を重ねたところ、次に示す知見を見出した。（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおいて、ゲート電極の金属膜の膜厚を小さくすることにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００８１】
そこで、本件発明者らが、金属膜の膜厚について検証したところ、以下に示すことを見出した。
【００８２】
（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚と正孔移動度との関係、及び金属膜の膜厚と酸化膜換算膜厚（Equivalent Oxide Thickness：ＥＯＴ）との関係について、図５を参照しながら説明する。図５は、金属膜の膜厚と正孔移動度との関係、及び金属膜の膜厚とＥＯＴとの関係について示すグラフである。
【００８３】
図５に示す△線は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚と正孔移動度との関係について示す。なお、比較の為に、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚と正孔移動度との関係について示す（図５：▲線参照）。
【００８４】
図５に示す□線は、（１１０）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚とＥＯＴとの関係について示す。なお、比較の為に、（１００）面基板に形成されたｐ型ＭＩＳトランジスタにおける、金属膜の膜厚とＥＯＴとの関係について示す（図５：■線参照）。
【００８５】
なお、△線、▲線、□線、及び■線のｐ型ＭＩＳトランジスタの構成は、次に示す通りである。ｐ型ＭＩＳトランジスタは、ゲート絶縁膜と、ＭＩＰＳ構造のゲート電極とを含む。ゲート絶縁膜は、Ｈｆを含む高誘電率膜からなる。ゲート電極の金属膜は、膜厚が４ｎｍ、１０ｎｍ、又は１５ｎｍのＴｉＮ膜からなる。ゲート電極のシリコン膜は、膜厚が１００ｎｍのポリシリコン膜からなる。
【００８６】
−金属膜の膜厚と正孔移動度との関係−
（１１０）面基板の場合、図５の△線に示すように、金属膜の膜厚が小さくなるに連れて、正孔移動度が高くなる。
【００８７】
図５に示す△線から判るように、金属膜の膜厚を１０ｎｍ以下にすれば、正孔移動度を効果的に高めることができ、好ましくは、金属膜の膜厚を５ｎｍ以下にすれば、正孔移動度をより効果的に高めることができる。
【００８８】
−金属膜の膜厚とＥＯＴとの関係−
（１１０）面基板の場合、図５の□線に示すように、金属膜の膜厚が４ｎｍ以上であって且つ１０ｎｍ以下の範囲内では、ＥＯＴは、ほぼ一定である。一方、金属膜の膜厚が１０ｎｍを超えると、ＥＯＴは、金属膜の膜厚が大きくなるに連れて、増大する。
【００８９】
ＥＯＴが大きくなると、ｐ型ＭＩＳトランジスタの駆動能力が低下するという不具合が生じる。そのため、ＥＯＴの増大抑制の観点から、金属膜の膜厚は、図５の□線から判るように、１０ｎｍ以下にすることが好ましい。
【００９０】
なお、金属膜の膜厚が大きくなるに連れて、ＥＯＴが増大する要因は、次に示すものと考えられる。金属膜の膜厚が大きくなるに連れて、金属膜に含まれる酸素量が多くなる。金属膜に含まれる酸素は、金属膜の形成後に施される熱処理（具体的には例えば、ＲＴＡ処理等）の際に、ゲート絶縁膜に拡散する。そのため、金属膜の膜厚が大きくなるに連れて、ゲート絶縁膜に拡散する酸素量が多くなるため、ＥＯＴが増大する。
【００９１】
以上のように、金属膜の膜厚を１０ｎｍ以下にすることにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。加えて、金属膜の膜厚を１０ｎｍ以下にすることにより、ＥＯＴの増大を抑制することができる。さらに、金属膜の膜厚を５ｎｍ以下にすることにより、正孔移動度をより効果的に高めることができる。従って、金属膜の膜厚の上限は、１０ｎｍ（好ましくは、５ｎｍ）であることが好ましい。
【００９２】
一方、金属膜の膜厚の下限は、１ｎｍであることが好ましい。この理由は、次に示すものである。第１に、金属膜を均一に成膜するには、金属膜の膜厚が１ｎｍ以上であることが好ましい。金属膜の膜厚が１ｎｍ未満の場合、金属膜を均一に成膜することが困難である。第２に、ゲート電極の空乏化を抑制するには、金属膜の膜厚が１ｎｍ以上であることが好ましい。金属膜の膜厚が１ｎｍ未満の場合、ゲート電極が空乏化され易く、ゲート電極の空乏化により、ゲート絶縁膜の実効的な膜厚が増大する。従って、成膜均一性の観点、及び空乏化抑制の観点から、金属膜の膜厚の下限は、１ｎｍであることが好ましい。
【００９３】
本実施形態によると、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタにおいて、第１のゲート電極１４Ａの第１の金属膜１４ａの膜厚を１ｎｍ以上であって且つ１０ｎｍ以下（好ましくは、１ｎｍ以上であって且つ５ｎｍ以下）にする。これにより、正孔移動度を効果的に高めて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができる。
【００９４】
さらに、第１の金属膜１４ａの膜厚が１０ｎｍ以下であるため、ＥＯＴの増大を抑制することができる。
【００９５】
なお、本実施形態では、図３(c) に示すように、第１，第２の外側サイドウォール１９ａ，１９ｂを除去した後、図４(b) に示すように、互いに一体に形成された第１，第２の絶縁膜２３ａ，２３ｂとして、例えばプラズマＣＶＤ法により、シリコン窒化膜からなる下地絶縁膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００９６】
第１に例えば、第１，第２の外側サイドウォールの除去後、第１の絶縁膜として、下地絶縁膜を形成する一方、第２の絶縁膜として、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を形成してもよい。ここで、応力絶縁膜の形成方法の具体例としては、例えばプラズマＣＶＤ法により、水素を多量に含むシリコン窒化膜を堆積した後、紫外線照射により、シリコン窒化膜に含まれる水素を飛ばして、応力絶縁膜を形成する方法が挙げられる。
【００９７】
このようにすると、応力絶縁膜により、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【００９８】
加えて、第２の外側サイドウォールの除去後に応力絶縁膜が形成されるため、第２の外側サイドウォールの除去分だけ、応力絶縁膜を厚く形成することができるので、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができる。
【００９９】
さらに、第２の外側サイドウォールの除去後に応力絶縁膜が形成されるため、第２の外側サイドウォールの除去分だけ、応力絶縁膜を、第２の活性領域におけるチャネル領域に近付けて形成することができるので、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができる。
【０１００】
第２に例えば、第１，第２の外側サイドウォールの除去後、第１の絶縁膜として、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を生じさせる第１の応力絶縁膜を形成する一方、第２の絶縁膜として、第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる第２の応力絶縁膜を形成してもよい。
【０１０１】
このようにすると、上記第１の例と同様の効果を得ることができる。
【０１０２】
さらに、第１の応力絶縁膜により、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、ｐ型ＭＩＳトランジスタの性能を向上させることができる。
【０１０３】
加えて、第１の外側サイドウォールの除去後に第１の応力絶縁膜が形成されるため、第１の外側サイドウォールの除去分だけ、第１の応力絶縁膜を厚く形成することができるので、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができる。
【０１０４】
さらに、第１の外側サイドウォールの除去後に第１の応力絶縁膜が形成されるため、第１の外側サイドウォールの除去分だけ、第１の応力絶縁膜を、第１の活性領域におけるチャネル領域に近付けて形成することができるので、第１の活性領域におけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができる。
【０１０５】
なお、本実施形態におけるゲート絶縁膜形成膜１３に含まれる高誘電率膜の金属酸化物の具体例としては、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウム系酸化物、並びにタンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）又はランタン（Ｌａ）等を含む酸化物が挙げられる。
【０１０６】
また、本実施形態では、シリコン膜形成膜１５として、ポリシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン膜又はシリコン膜等を用いてもよい。
【０１０７】
また、本実施形態では、シリサイド用金属膜の材料として、Ｎｉを用いたが、これに代えて、例えば白金、コバルト、チタン及びタングステン等のシリサイド用金属を用いてもよい。
【０１０８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。なお、第２の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１０９】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(c) 及び図７(a) 〜(c) を参照しながら説明する。図６(a) 〜図７(c) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図６(a) 〜図７(c) において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図２(a) 〜図４(c) に示す符号と同一の符号を付している。
【０１１０】
まず、第１の実施形態における図２(a) に示す工程と同様の工程を行う。これにより、図２(a) に示す構成と同様の構成を得る。
【０１１１】
次に、図６(a) に示すように、例えば希釈フッ酸処理により、半導体基板１０の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第１の活性領域１０ａ及び第２の活性領域１０ｂ上に、例えば膜厚が０．８ｎｍ〜１ｎｍのシリコン酸化膜からなる下地膜（図示せず）を形成する。その後、例えばＭＯＣＶＤ法又はＡＬＤ法等により、下地膜上に、例えば膜厚が２ｎｍの高誘電率膜からなるゲート絶縁膜形成膜１３を堆積する。
【０１１２】
その後、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、ゲート絶縁膜形成膜１３上に、例えば膜厚が５ｎｍの窒化タンタル（ＴａＮ）からなる第２の金属膜形成膜２７を堆積する。その後、フォトリソグラフィ法により、第２の金属膜形成膜２７上に、ｐＭＩＳ領域を開口しｎＭＩＳ領域を覆うレジストパターン２８を形成する。
【０１１３】
次に、図６(b) に示すように、レジストパターン２８をマスクにして、ドライエッチング法又はウェットエッチング法により、第２の金属膜形成膜２７におけるｐＭＩＳ領域に形成された部分を除去する。これにより、ゲート絶縁膜形成膜１３におけるｐＭＩＳ領域に形成された部分の上面を露出させる一方、ゲート絶縁膜形成膜１３におけるｎＭＩＳ領域に形成された部分の上に、第２の金属膜形成膜２７を残存させる。その後、レジストパターン２８を除去する。
【０１１４】
このようにして、第２の活性領域１０ｂ上のゲート絶縁膜形成膜１３（即ち、ゲート絶縁膜形成膜１３における第２の活性領域１０ｂ上に形成された部分）の上に、第２の金属膜形成膜２７を形成する。
【０１１５】
その後、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、ゲート絶縁膜形成膜１３におけるｐＭＩＳ領域に形成された部分、及び第２の金属膜形成膜２７の上に、例えばＴｉＮからなる第１の金属膜形成膜１４を堆積する。このとき、第１の金属膜形成膜１４は、膜厚が、例えば１ｎｍ以上であって且つ１０ｎｍ以下（好ましくは、例えば１ｎｍ以上であって且つ５ｎｍ以下）である。
【０１１６】
このようにして、第１の活性領域１０ａ上のゲート絶縁膜形成膜１３（即ち、ゲート絶縁膜形成膜１３における第１の活性領域１０ａ上に形成された部分）、及び第２の金属膜形成膜２７の上に、第１の金属膜形成膜１４を形成する。
【０１１７】
次に、図６(c) に示すように、例えばＣＶＤ法により、第１の金属膜形成膜１４上に、例えば膜厚が１００ｎｍのポリシリコン膜からなるシリコン膜形成膜１５を堆積する。
【０１１８】
次に、図７(a) に示すように、フォトリソグラフィ法により、シリコン膜形成膜１５上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ドライエッチング法により、シリコン膜形成膜１５、第１の金属膜形成膜１４、第２の金属膜形成膜２７及びゲート絶縁膜形成膜１３を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２の金属膜２７ｂ、第３の金属膜１４ｂｘ及び第２のシリコン膜１５ｂを順次形成する。その後、レジストパターンを除去する。
【０１１９】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａと、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂと、第２の金属膜２７ｂ、第３の金属膜１４ｂｘ及び第２のシリコン膜１５ｂからなる第２のゲート電極２７Ｂとを形成する。
【０１２０】
次に、図７(b) に示すように、第１のゲート絶縁膜１３ａ及び第１のゲート電極１４Ａの側面上に、第１のオフセットスペーサ１６ａを形成する。それと共に、第２のゲート絶縁膜１３ｂ及び第２のゲート電極２７Ｂの側面上に、第２のオフセットスペーサ１６ｂを形成する。その後、第１の活性領域１０ａにおける第１のゲート電極１４Ａの側方下に、接合深さが比較的浅いｐ型ソースドレイン領域１７ａを形成する。一方、第２の活性領域１０ｂにおける第２のゲート電極２７Ｂの側方下に、接合深さが比較的浅いｎ型ソースドレイン領域１７ｂを形成する。このように、第１の実施形態における図３(a) に示す工程と同様の工程を行う。
【０１２１】
その後、第１の実施形態における図３(b) 〜(c) 及び図４(a) 〜(c) に示す工程と同様の工程を順次行い、図７(c) に示す構成を得る。
【０１２２】
以上のようにして、本実施形態に係る半導体装置、即ち、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａを有するｐ型ＭＩＳトランジスタＰＴｒと、第２の金属膜２７ｂ、第３の金属膜１４ｂｘ及び第２のシリコン膜１５ｂからなる第２のゲート電極２７Ｂを有するｎ型ＭＩＳトランジスタＮＴｒとを備えた半導体装置を製造することができる。
【０１２３】
以下に、本実施形態と第１の実施形態との構成上の相違点について、説明する。
【０１２４】
第１の実施形態では、図４(c) に示すように、第２のゲート電極１４Ｂが、例えばＴｉＮからなる第２の金属膜１４ｂと、例えばポリシリコン膜からなる第２のシリコン膜１５ｂとからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜１４ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと同じ膜厚を有し、且つ第１の金属膜１４ａと同じ金属材料からなる。
【０１２５】
これに対し、本実施形態では、図７(c) に示すように、第２のゲート電極２７Ｂが、例えばＴａＮからなる第２の金属膜２７ｂと、例えばＴｉＮからなる第３の金属膜１４ｂｘと、例えばポリシリコン膜からなる第２のシリコン膜１５ｂとからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜２７ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと異なる金属材料からなる（言い換えれば、第２の金属膜２７ｂは、第１の金属膜１４ａと仕事関数が異なる）。第３の金属膜１４ｂｘは、第１の金属膜１４ａと同じ膜厚を有し、且つ第１の金属膜１４ａと同じ金属材料からなる。
【０１２６】
このように、本実施形態と第１の実施形態とでは、第２のゲート絶縁膜１３ｂに接する金属膜の金属材料が異なる（第１の実施形態：ＴｉＮ，第２の実施形態：ＴａＮ）。ＴａＮの仕事関数は、ＴｉＮの仕事関数に比べて、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ。そのため、本実施形態では、第１の実施形態に比べて、ｎ型ＭＩＳトランジスタＮＴｒの性能を向上させることができる。
【０１２７】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１２８】
さらに、第２の金属膜２７ｂの金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料（例えばＴａＮ）を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる。
【０１２９】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。なお、第３の実施形態に係る半導体装置及びその製造方法について、前述の第１の実施形態に係る半導体装置及びその製造方法と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１３０】
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図８(a) 〜(c) 、図９(a) 〜(c) 及び図１０(a) 〜(c) を参照しながら説明する。図８(a) 〜図１０(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、図８(a) 〜図１０(c) において、第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図２(a) 〜図４(c) に示す符号と同一の符号を付している。
【０１３１】
まず、第１の実施形態における図２(a) 〜図２(b) に示す工程と同様の工程を順次行う。これにより、図２(b) に示す構成と同様の構成を得る。
【０１３２】
次に、図８(a) に示すように、フォトリソグラフィ法により、シリコン膜形成膜上に、ゲートパターン形状を有するレジストパターン（図示せず）を形成する。その後、レジストパターンをマスクにして、ドライエッチング法により、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングする。これにより、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１の金属膜１４ａ及び第１のシリコン膜１５ａを順次形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、ダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙを順次形成する。その後、レジストパターンを除去する。
【０１３３】
このようにして、第１の活性領域１０ａ上に、第１のゲート絶縁膜１３ａと、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを形成する。それと共に、第２の活性領域１０ｂ上に、第２のゲート絶縁膜１３ｂと、ダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙからなるダミーゲート電極１４ＢＹとを形成する。
【０１３４】
次に、第１の実施形態における図３(a) 〜図４(a) に示す工程と同様の工程を順次行った後、図８(b) に示すように、例えばプラズマＣＶＤ法により、半導体基板１０上の全面に、例えば膜厚５０ｎｍのシリコン窒化膜からなる第１，第２絶縁膜２３ａ，２３ｂを堆積する（なお、第１の絶縁膜２３ａと第２の絶縁膜２３ｂとは、一体に形成されている）。
【０１３５】
次に、図８(c) に示すように、例えばＣＶＤ法により、第１，第２の絶縁膜２３ａ，２３ｂ上に、シリコン酸化膜からなる第１の層間絶縁膜２４を堆積する。その後、例えばＣＭＰ法により、第１，第２の絶縁膜２３ａ，２３ｂにおける第３，第４の金属シリサイド膜２２ａ，２２ｂ上に形成された部分の上面が露出するまで、第１の層間絶縁膜２４の研磨除去を行う。その後、引き続き、ＣＭＰ法により、第１のシリコン膜１５ａ及びダミーシリコン膜１５ｂｙの上面が露出するまで、第１の層間絶縁膜２４、第１，第２の絶縁膜２３ａ，２３ｂ、第３，第４の金属シリサイド膜２２ａ，２２ｂ、第１，第２のオフセットスペーサ１６ａ，１６ｂ、及び第１，第２の内側サイドウォール１８ａ，１８ｂの研磨除去を行う。
【０１３６】
次に、図９(a) に示すように、半導体基板１０上に、ｐＭＩＳ領域を覆いｎＭＩＳ領域を開口するレジストパターン２９を形成する。その後、レジストパターン２９をマスクにして、ダミー金属膜１４ｂｙ、第２のオフセットスペーサ１６ｂ、第２の内側サイドウォール１８ｂ、第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４と選択性のあるドライエッチング法又はウェットエッチング法を用いて、ダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙを除去する。
【０１３７】
次に、図９(b) に示すように、レジストパターン２９をマスクにして、第２のゲート絶縁膜１３ｂ、第２のオフセットスペーサ１６ｂ、第２の内側サイドウォール１８ｂ、第２の絶縁膜２３ｂ及び第１の層間絶縁膜２４と選択性のあるウェットエッチング法を用いて、ダミーゲート電極１４ＢＹにおけるダミー金属膜１４ｂｙを除去する。その後、レジストパターン２９を除去する。
【０１３８】
このようにして、ダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙ及びダミー金属膜１４ｂｙを順次除去して、底面に第２のゲート絶縁膜１３ｂが露出する凹部３０を形成する。
【０１３９】
次に、図９(c) に示すように、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、半導体基板１０上の全面に、凹部３０内を埋め込むように、例えばＴａＮからなる第２の金属膜形成膜３１を堆積する。
【０１４０】
次に、図１０(a) に示すように、例えばＣＭＰ法又はエッチバック法により、第１の層間絶縁膜２４の上面が露出するまで、第２の金属膜形成膜３１を除去する。これにより、凹部３０内に、第２の金属膜３１ｂを形成する。
【０１４１】
このようにして、第２のゲート絶縁膜１３ｂ上に、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを形成する。
【０１４２】
次に、図１０(b) に示すように、第１のシリコン膜１５ａの上面に形成された自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのＮｉからなるシリサイド用金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、３２０℃の下、１回目のＲＴＡ処理により、第１のシリコン膜１５ａのＳｉとシリサイド用金属膜のＮｉとを反応させて、第１のシリコン膜１５ａの上部に、ニッケルシリサイドからなる金属シリサイド膜３２を形成する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１０を浸漬する。これにより、シリサイド用金属膜における第１の層間絶縁膜２４、第１，第２の絶縁膜２３ａ，２３ｂ、第１，第２の内側サイドウォール１８ａ，１８ｂ及び第１，第２のオフセットスペーサ１６ａ，１６ｂ等の上に残存する部分（即ち、シリサイド用金属膜における未反応の部分）を除去する。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、金属シリサイド膜３２のシリサイド組成比を安定化させる。
【０１４３】
次に、図１０(c) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜２４上に、第１，第２のゲート電極１４Ａ，３１Ｂを覆うように、第２の層間絶縁膜３３を堆積した後、例えばＣＭＰ法により、第２の層間絶縁膜３３の表面の平坦化を行う。
【０１４４】
その後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、ドライエッチング法により、第１の絶縁膜２３ａ、第１の層間絶縁膜２４及び第２の層間絶縁膜３３に、第１の金属シリサイド膜２１ａの上面を露出する第１のコンタクトホール２５ａを形成する。それと共に、第２の絶縁膜２３ｂ、第１の層間絶縁膜２４及び第２の層間絶縁膜３３に、第２の金属シリサイド膜２１ｂの上面を露出する第２のコンタクトホール２５ｂを形成する。その後、第１，第２のコンタクトホール２５ａ，２５ｂ内に、バリアメタル膜を介して導電膜が埋め込まれてなる第１，第２のコンタクトプラグ２６ａ，２６ｂを形成する。その後、第２の層間絶縁膜３３上に、第１，第２のコンタクトプラグ２６ａ，２６ｂと電気的に接続する金属配線（図示せず）を形成する。
【０１４５】
以上のようにして、本実施形態に係る半導体装置、即ち、第１の金属膜１４ａ及び第１のシリコン膜１５ａからなる第１のゲート電極１４Ａを有するｐ型ＭＩＳトランジスタＰＴｒと、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを有するｎ型ＭＩＳトランジスタＮＴｒとを備えた半導体装置を製造することができる。
【０１４６】
以下に、本実施形態と第１の実施形態との構成上の相違点について、説明する。
【０１４７】
第１の実施形態では、図４(c) に示すように、第１の絶縁膜２３ａは、第１のゲート電極１４Ａの上面上から、第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの側方に位置する領域の上面上に跨って形成されている。同様に、第２の絶縁膜２３ｂは、第２のゲート電極１４Ｂの上面上から、第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの側方に位置する領域の上面上に跨って形成されている。
【０１４８】
これに対し、本実施形態では、図１０(c) に示すように、第１の絶縁膜２３ａは、第１の内側サイドウォール１８ａの表面上から、第１の活性領域１０ａにおける第１の内側サイドウォール１８ａの側方に位置する領域の上面上に跨って形成されている。同様に、第２の絶縁膜２３ｂは、第２の内側サイドウォール１８ｂの表面上から、第２の活性領域１０ｂにおける第２の内側サイドウォール１８ｂの側方に位置する領域の上面上に跨って形成されている。
【０１４９】
第１の実施形態では、図４(c) に示すように、第２のゲート電極１４Ｂが、例えばＴｉＮからなる第２の金属膜１４ｂと、例えばポリシリコン膜からなる第２のシリコン膜１５ｂとからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜１４ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと同じ膜厚を有し、且つ第１の金属膜１４ａと同じ金属材料からなる。
【０１５０】
これに対し、本実施形態では、図１０(c) に示すように、第２のゲート電極３１Ｂが、例えばＴａＮからなる第２の金属膜３１ｂからなる。第２のゲート絶縁膜１３ｂと接する第２の金属膜３１ｂは、第１のゲート絶縁膜１３ａと接する第１の金属膜１４ａと異なる金属材料からなる（言い換えれば、第２の金属膜３１ｂは、第１の金属膜１４ａと仕事関数が異なる）。第２の金属膜３１ｂの膜厚Ｔ31bは、第１の金属膜１４ａの膜厚Ｔ14aと第１のシリコン膜１５ａの膜厚Ｔ15aとを合計した合計膜厚よりも大きい（Ｔ31b＞Ｔ14a＋Ｔ15a）。
【０１５１】
このように、本実施形態と第１の実施形態とでは、第２のゲート絶縁膜１３ｂに接する金属膜の金属材料が異なる（第１の実施形態：ＴｉＮ，第３の実施形態：ＴａＮ）。また、本実施形態における第２のゲート電極３１Ｂは、金属膜のみからなるのに対し、第１の実施形態における第２のゲート電極１４Ｂは、金属膜とシリコン膜とからなる。
【０１５２】
ここで、第２の金属膜３１ｂのみからなる第２のゲート電極３１Ｂは、次のようにして形成される。図８(a) に示すように、シリコン膜形成膜、第１の金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングして、第２のゲート絶縁膜１３ｂと、ダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙからなるダミーゲート電極１４ＢＹとを形成する。その後、図９(b) に示すように、ダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙ及びダミー金属膜１４ｂｙを順次除去して、凹部３０を形成する。その後、図１０(a) に示すように、凹部３０内に第２の金属膜３１ｂを形成して、第２の金属膜３１ｂのみからなる第２のゲート電極３１Ｂを形成する。
【０１５３】
金属膜のみからなるゲート電極の形成方法として、上記の方法の他に、次に示す方法が挙げられる。金属膜形成膜及びゲート絶縁膜形成膜を順次パターニングして、ゲート絶縁膜と、金属膜のみからなるゲート電極とを形成する。しかしながら、この方法では、次に示す不具合が生じる。一般に、金属膜形成膜は、シリコン膜形成膜に比べて、精度良くパターニングすることが困難である。そのため、この方法では、金属膜形成膜の膜厚が比較的大きいため、ゲート電極を精度良く形成することができない。
【０１５４】
これに対し、本実施形態では、第１の金属膜形成膜の膜厚は比較的小さいため、ダミーゲート電極１４ＢＹを精度良く形成することができる。これにより、精度良く形成されたダミーゲート電極１４ＢＹにおけるダミーシリコン膜１５ｂｙ及びダミー金属膜１４ｂｙを順次除去して形成された凹部（即ち、精度良く形成された凹部）３０内に、第２の金属膜３１ｂを形成することができる。そのため、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを精度良く形成することができる。
【０１５５】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【０１５６】
加えて、第２の金属膜３１ｂの金属材料として、ｎ型ＭＩＳトランジスタに適した仕事関数を持つ金属材料（例えばＴａＮ）を用いることができるため、ｎ型ＭＩＳトランジスタの性能を向上させることができる（即ち、第２の実施形態と同様の効果を得ることができる）。
【０１５７】
さらに、第１の金属膜形成膜の膜厚が比較的小さいため、ダミーゲート電極１４ＢＹを精度良く形成することができる。これにより、精度良く形成されたダミーゲート電極１４ＢＹにおけるダミー金属膜１４ｂｙ及びダミーシリコン膜１５ｂｙを、第２の金属膜３１ｂと置換することができる。そのため、第２の金属膜３１ｂからなる第２のゲート電極３１Ｂを精度良く形成することができる。
【０１５８】
なお、本実施形態では、図１０(a) に示すように、第２のゲート電極３１Ｂを形成した後、図１０(b) に示すように、第１のシリコン膜１５ａの上部に金属シリサイド膜３２を形成し、その後、図１０(c) に示すように、第２の層間絶縁膜３３及び第１，第２のコンタクトプラグ２６ａ，２６ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１５９】
例えば、第２のゲート電極の形成後、第１のシリコン膜の上部に金属シリサイド膜を形成することなく、第２の層間絶縁膜及び第１，第２のコンタクトプラグを形成してもよい。この場合、第２の金属膜の膜厚は、第１の金属膜の膜厚と第１のシリコン膜の膜厚とを合計した合計膜厚と同等である。
【産業上の利用可能性】
【０１６０】
本発明は、（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタにおいて、ｐ型ＭＩＳトランジスタの性能をさらに向上させることができるため、ｐ型ＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
【符号の説明】
【０１６１】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｎ型ウェル領域
１２ｂ ｐ型ウェル領域
１３ ゲート絶縁膜形成膜
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４ 第１の金属膜形成膜
１４ａ 第１の金属膜
１４ｂ 第２の金属膜
１５ シリコン膜形成膜
１５ａ 第１のシリコン膜
１５ｂ 第２のシリコン膜
１４Ａ 第１のゲート電極
１４Ｂ 第２のゲート電極
１６ａ 第１のオフセットスペーサ
１６ｂ 第２のオフセットスペーサ
１７ａ 浅いｐ型ソースドレイン領域
１７ｂ 浅いｎ型ソースドレイン領域
１８ａ 第１の内側サイドウォール
１８ｂ 第２の内側サイドウォール
１９ａ 第１の外側サイドウォール
１９ｂ 第２の外側サイドウォール
１９Ａ 第１のサイドウォール
１９Ｂ 第２のサイドウォール
２０ａ 深いｐ型ソースドレイン領域
２０ｂ 深いｎ型ソースドレイン領域
２１ａ 第１の金属シリサイド膜
２１ｂ 第２の金属シリサイド膜
２２ａ 第３の金属シリサイド膜
２２ｂ 第４の金属シリサイド膜
２３ａ 第１の絶縁膜
２３ｂ 第２の絶縁膜
２４ 第１の層間絶縁膜
２５ａ 第１のコンタクトホール
２５ｂ 第２のコンタクトホール
２６ａ 第１のコンタクトプラグ
２６ｂ 第２のコンタクトプラグ
２７ 第２の金属膜形成膜
２７ｂ 第２の金属膜
１４ｂｘ 第３の金属膜
２７Ｂ 第２のゲート電極
２８ レジストパターン
１４ｂｙ ダミー金属膜
１５ｂｙ ダミーシリコン膜
１４ＢＹ ダミーゲート電極
２９ レジストパターン
３０ 凹部
３１ 第２の金属膜形成膜
３１ｂ 第２の金属膜
３１Ｂ 第２のゲート電極
３２ 金属シリサイド膜
３３ 第２の層間絶縁膜
【特許請求の範囲】
【請求項１】
（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され第１の金属膜及び前記第１の金属膜上に形成された第１のシリコン膜からなる第１のゲート電極とを備え、
前記第１の金属膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の金属膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート絶縁膜は、金属酸化物からなる高誘電率膜を含むことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された断面形状がＩ字状の第１のオフセットスペーサと、
前記第１のゲート電極の側面上に前記第１のオフセットスペーサを介して形成された断面形状がＬ字状の第１のサイドウォールと、
前記第１のサイドウォールの表面上から前記第１の活性領域における前記第１のサイドウォールの側方に位置する領域の上面上に跨って形成された第１の絶縁膜とをさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記半導体装置は、前記半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記ｎ型ＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の金属膜を有する第２のゲート電極とを備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とからなり、
前記第１の金属膜と前記第２の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第２の金属膜と、前記第２の金属膜上に形成された第３の金属膜と、前記第３の金属膜上に形成された第２のシリコン膜とからなり、
前記第１の金属膜と前記第２の金属膜とは、互いに異なる金属材料からなり、
前記第１の金属膜と前記第３の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることを特徴とする半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第２の金属膜からなり、
前記第１の金属膜と前記第２の金属膜とは、互いに異なる金属材料からなり、
前記第２の金属膜の膜厚は、前記第１の金属膜の膜厚と前記第１のシリコン膜の膜厚とを合計した合計膜厚と同等、又は、該合計膜厚よりも大きいことを特徴とする半導体装置。
【請求項９】
請求項５、７及び８のうちいずれか１項に記載の半導体装置において、
前記第１の金属膜と前記第２の金属膜とは、互いに仕事関数が異なっていることを特徴とする半導体装置。
【請求項１０】
請求項５〜９のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、互いに同じ金属酸化物からなる高誘電率膜を含むことを特徴とする半導体装置。
【請求項１１】
請求項５〜１０のうちいずれか１項に記載の半導体装置において、
前記第２のゲート電極の側面上に形成された断面形状がＩ字状の第２のオフセットスペーサと、
前記第２のゲート電極の側面上に前記第２のオフセットスペーサを介して形成された断面形状がＬ字状の第２のサイドウォールと、
前記第２のサイドウォールの表面上から前記第２の活性領域における前記第２のサイドウォールの側方に位置する領域の上面上に跨って形成された第２の絶縁膜とをさらに備えていることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２の絶縁膜は、前記第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜であることを特徴とする半導体装置。
【請求項１３】
（１１０）面を主面とする半導体基板における第１の活性領域に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
前記半導体基板における前記第１の活性領域上に、ゲート絶縁膜形成膜を形成する工程（ａ）と、
前記ゲート絶縁膜形成膜上に第１の金属膜形成膜を形成する工程（ｂ）と、
前記第１の金属膜形成膜上にシリコン膜形成膜を形成する工程（ｃ）と、
前記シリコン膜形成膜、前記第１の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第１の活性領域上に、前記ゲート絶縁膜形成膜からなる第１のゲート絶縁膜と、前記第１の金属膜形成膜からなる第１の金属膜及び前記シリコン膜形成膜からなる第１のシリコン膜からなる第１のゲート電極とを形成する工程（ｄ）とを備え、
前記第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）は、前記半導体基板における前記第２の活性領域上に、前記ゲート絶縁膜形成膜を形成する工程を含み、
前記工程（ｄ）は、前記シリコン膜形成膜、前記第１の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第２の活性領域上に、前記ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、前記第１の金属膜形成膜からなる第２の金属膜及び前記シリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）は、前記半導体基板における前記第２の活性領域上に、前記ゲート絶縁膜形成膜を形成する工程を含み、
前記工程（ａ）の後で前記工程（ｂ）の前に、前記第２の活性領域上の前記ゲート絶縁膜形成膜上に、第２の金属膜形成膜を形成する工程（ｅ）をさらに備え、
前記工程（ｂ）は、前記第１の活性領域上の前記ゲート絶縁膜形成膜上、及び前記第２の金属膜形成膜上に、前記第１の金属膜形成膜を形成する工程を含み、
前記工程（ｄ）は、前記シリコン膜形成膜、前記第１の金属膜形成膜、前記第２の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第２の活性領域上に、前記ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、前記第２の金属膜形成膜からなる第２の金属膜、前記第１の金属膜形成膜からなる第３の金属膜、及び前記シリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）は、前記半導体基板における前記第２の活性領域上に、前記ゲート絶縁膜形成膜を形成する工程を含み、
前記工程（ｄ）は、前記シリコン膜形成膜、前記第１の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第２の活性領域上に、前記ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、前記第１の金属膜形成膜からなるダミー金属膜と、前記シリコン膜形成膜からなるダミーシリコン膜とを形成する工程を含み、
前記工程（ｄ）の後に、前記ダミーシリコン膜及び前記ダミー金属膜を除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記第２のゲート絶縁膜上に第２の金属膜からなる第２のゲート電極を形成する工程（ｆ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置であって、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され第１の金属膜及び前記第１の金属膜上に形成された第１のシリコン膜からなる第１のゲート電極とを備え、
前記第１の金属膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の金属膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート絶縁膜は、金属酸化物からなる高誘電率膜を含むことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された断面形状がＩ字状の第１のオフセットスペーサと、
前記第１のゲート電極の側面上に前記第１のオフセットスペーサを介して形成された断面形状がＬ字状の第１のサイドウォールと、
前記第１のサイドウォールの表面上から前記第１の活性領域における前記第１のサイドウォールの側方に位置する領域の上面上に跨って形成された第１の絶縁膜とをさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記半導体装置は、前記半導体基板に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記ｎ型ＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の金属膜を有する第２のゲート電極とを備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第２の金属膜と、前記第２の金属膜上に形成された第２のシリコン膜とからなり、
前記第１の金属膜と前記第２の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第２の金属膜と、前記第２の金属膜上に形成された第３の金属膜と、前記第３の金属膜上に形成された第２のシリコン膜とからなり、
前記第１の金属膜と前記第２の金属膜とは、互いに異なる金属材料からなり、
前記第１の金属膜と前記第３の金属膜とは、互いに同じ膜厚を有し、且つ互いに同じ金属材料からなることを特徴とする半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された前記第２の金属膜からなり、
前記第１の金属膜と前記第２の金属膜とは、互いに異なる金属材料からなり、
前記第２の金属膜の膜厚は、前記第１の金属膜の膜厚と前記第１のシリコン膜の膜厚とを合計した合計膜厚と同等、又は、該合計膜厚よりも大きいことを特徴とする半導体装置。
【請求項９】
請求項５、７及び８のうちいずれか１項に記載の半導体装置において、
前記第１の金属膜と前記第２の金属膜とは、互いに仕事関数が異なっていることを特徴とする半導体装置。
【請求項１０】
請求項５〜９のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは、互いに同じ金属酸化物からなる高誘電率膜を含むことを特徴とする半導体装置。
【請求項１１】
請求項５〜１０のうちいずれか１項に記載の半導体装置において、
前記第２のゲート電極の側面上に形成された断面形状がＩ字状の第２のオフセットスペーサと、
前記第２のゲート電極の側面上に前記第２のオフセットスペーサを介して形成された断面形状がＬ字状の第２のサイドウォールと、
前記第２のサイドウォールの表面上から前記第２の活性領域における前記第２のサイドウォールの側方に位置する領域の上面上に跨って形成された第２の絶縁膜とをさらに備えていることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第２の絶縁膜は、前記第２の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜であることを特徴とする半導体装置。
【請求項１３】
（１１０）面を主面とする半導体基板における第１の活性領域に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
前記半導体基板における前記第１の活性領域上に、ゲート絶縁膜形成膜を形成する工程（ａ）と、
前記ゲート絶縁膜形成膜上に第１の金属膜形成膜を形成する工程（ｂ）と、
前記第１の金属膜形成膜上にシリコン膜形成膜を形成する工程（ｃ）と、
前記シリコン膜形成膜、前記第１の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第１の活性領域上に、前記ゲート絶縁膜形成膜からなる第１のゲート絶縁膜と、前記第１の金属膜形成膜からなる第１の金属膜及び前記シリコン膜形成膜からなる第１のシリコン膜からなる第１のゲート電極とを形成する工程（ｄ）とを備え、
前記第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第１の金属膜形成膜は、膜厚が１ｎｍ以上であって且つ５ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）は、前記半導体基板における前記第２の活性領域上に、前記ゲート絶縁膜形成膜を形成する工程を含み、
前記工程（ｄ）は、前記シリコン膜形成膜、前記第１の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第２の活性領域上に、前記ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、前記第１の金属膜形成膜からなる第２の金属膜及び前記シリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）は、前記半導体基板における前記第２の活性領域上に、前記ゲート絶縁膜形成膜を形成する工程を含み、
前記工程（ａ）の後で前記工程（ｂ）の前に、前記第２の活性領域上の前記ゲート絶縁膜形成膜上に、第２の金属膜形成膜を形成する工程（ｅ）をさらに備え、
前記工程（ｂ）は、前記第１の活性領域上の前記ゲート絶縁膜形成膜上、及び前記第２の金属膜形成膜上に、前記第１の金属膜形成膜を形成する工程を含み、
前記工程（ｄ）は、前記シリコン膜形成膜、前記第１の金属膜形成膜、前記第２の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第２の活性領域上に、前記ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、前記第２の金属膜形成膜からなる第２の金属膜、前記第１の金属膜形成膜からなる第３の金属膜、及び前記シリコン膜形成膜からなる第２のシリコン膜からなる第２のゲート電極とを形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板における第２の活性領域に形成されたｎ型ＭＩＳトランジスタをさらに備え、
前記工程（ａ）は、前記半導体基板における前記第２の活性領域上に、前記ゲート絶縁膜形成膜を形成する工程を含み、
前記工程（ｄ）は、前記シリコン膜形成膜、前記第１の金属膜形成膜及び前記ゲート絶縁膜形成膜を順次パターニングすることにより、前記第２の活性領域上に、前記ゲート絶縁膜形成膜からなる第２のゲート絶縁膜と、前記第１の金属膜形成膜からなるダミー金属膜と、前記シリコン膜形成膜からなるダミーシリコン膜とを形成する工程を含み、
前記工程（ｄ）の後に、前記ダミーシリコン膜及び前記ダミー金属膜を除去する工程（ｅ）と、
前記工程（ｅ）の後に、前記第２のゲート絶縁膜上に第２の金属膜からなる第２のゲート電極を形成する工程（ｆ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２４５４３３（Ｐ２０１０−２４５４３３Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９４８８５（Ｐ２００９−９４８８５）
【出願日】平成２１年４月９日（２００９．４．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月９日（２００９．４．９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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