半導体装置およびその製造方法
【課題】同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置を提供すること。
【解決手段】半導体基板１０の主面に形成されたｎＭＯＳ領域３７およびｐＭＯＳ領域３８を含むＣＭＯＳ型の半導体装置であって、ｎＭＯＳ領域３７は、ＷＳｉ膜１７を含むメタルゲート電極２３を有し、ｐＭＯＳ領域３８は、ＷＳｉＮ膜３５を含むメタルゲート電極２５を有し、ＷＳｉＮ膜３５のＮ量を制御してその仕事関数を制御し、ｐＭＯＳ領域３８におけるゲート電極２５の閾値を制御する。
【解決手段】半導体基板１０の主面に形成されたｎＭＯＳ領域３７およびｐＭＯＳ領域３８を含むＣＭＯＳ型の半導体装置であって、ｎＭＯＳ領域３７は、ＷＳｉ膜１７を含むメタルゲート電極２３を有し、ｐＭＯＳ領域３８は、ＷＳｉＮ膜３５を含むメタルゲート電極２５を有し、ＷＳｉＮ膜３５のＮ量を制御してその仕事関数を制御し、ｐＭＯＳ領域３８におけるゲート電極２５の閾値を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を有するＭＯＳ型の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＯＳ型半導体装置においては、ゲート電極としてポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられてきたが、素子のスケールダウンにともない、Ｐｏｌｙ−Ｓｉゲート電極における空乏化や、高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜との組み合わせでは、フェルミレベルのピニングによる仕事関数の変調が問題となっており、メタルゲート電極への転換が求められている。
【０００３】
メタルゲート電極をＣＭＯＳトランジスタに適用する場合、Ｐｏｌｙ−Ｓｉのようにイオンインプランテーションによりｎ，ｐの２種類の電極を形成することができないため、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域では、それぞれトランジスタの閾値を設定するために異なる仕事関数のメタル材料が必要とされており、したがって、ｎ，ｐ各領域でそれぞれ必要とされるメタルゲートを造り分ける必要がある。このように各領域に対してメタルゲートを造り分ける際にはエッチングプロセスによるゲート絶縁膜へのダメージを最小限にする必要がある。また、ゲート絶縁膜形成を各領域で個別に行う場合も、工程数やマスクの増加となるため、製造コスト上望ましくない。高精度な加工が求められるゲート加工ではｎ型ＭＯＳ領域、ｐ型ＭＯＳ領域ともに同一の材料系でかつ仕事関数を制御できるメタルゲートがより好ましい。
【０００４】
このようなメタルゲート電極としては、ポリシリコンよりも低抵抗で、仕事関数をシリコンのミッド・ギャップ付近に位置させることができるＷＳｉ系材料が検討されている。例えば特許文献１には、ＷＳｉにバリア層としてＷＳｉＮを積層させた二層または三層構造のメタルゲート電極が開示されている。
【特許文献１】特開２０００−９１５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＷＳｉ系のゲート電極は、優れた特性は有するものの、ｎ型ＭＯＳ領域からｐ型ＭＯＳ領域に亘る広い範囲で仕事関数を制御することが困難であり、ＣＭＯＳトランジスタの両導電型領域のゲート電極をカバーすることはできていない。
【０００６】
本発明はかかる事情に鑑みてなされたものであって、メタルゲート電極の仕事関数を広範囲に亘って制御することができる、メタルゲート電極を用いたＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。また、同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の第１の観点では、半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するＭＯＳ型の半導体装置であって、前記メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量および／またはＳｉ含有量を制御することにより仕事関数を制御することを特徴とする半導体装置を提供する。
【０００８】
上記第１の観点において、前記ＭＯＳ型の半導体装置がｐＭＯＳ型の場合に、前記Ｗ−Ｓｉ−Ｎ三元系材料は、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成が２５％以上であることが好ましい。また、前記ＭＯＳ型の半導体装置がｎＭＯＳ型である場合に、前記Ｗ−Ｓｉ−Ｎ三元系材料はＮを含まず、ＳｉとＷの組成比がＳｉ／Ｗ≧２．０であることが好ましい。
【０００９】
本発明の第２の観点では、半導体基板の主面に形成されたｎＭＯＳ領域およびｐＭＯＳ領域を含むＣＭＯＳ型の半導体装置であって、前記ｎＭＯＳ領域は、ＷＳｉ膜を含むメタルゲート電極を有し、前記ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有し、前記ＷＳｉＮ膜のＮ量を制御してその仕事関数を制御し、前記ｐＭＯＳ領域におけるゲート電極の閾値を制御することを特徴とする半導体装置を提供する。
【００１０】
上記第２の観点において、前記ＷＳｉＮ膜は、ＷＳｉ膜と金属窒化膜との積層体を形成した後、前記金属窒化膜から前記ＷＳｉ膜へＮを固相拡散させることにより形成されたものとすることができ、また、ＷＳｉ膜にイオン注入またはプラズマ窒化処理によりＮを導入して形成されたものとすることができる。また、前記ＷＳｉ膜のＳｉ量を制御してその仕事関数を制御し、前記ｎＭＯＳ領域におけるゲート電極の閾値を制御するようにすることもできる。
【００１１】
本発明の第３の観点では、半導体基板の主面に絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有するＭＯＳ型の半導体装置を製造する方法あって、前記ゲート電極を形成する工程は、ＷＳｉ膜を形成する工程と、そのＷＳｉ膜にＮを導入することによりＷＳｉＮ膜とする工程とを有し、その際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御することを特徴とする半導体装置の製造方法を提供する。
【００１２】
上記第３の観点において、前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させてもよいし、前記ＷＳｉ膜にイオン注入によりＮを導入してもよいし、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入してもよい。この場合に、前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることが好ましい。
【００１３】
本発明の第４の観点では、半導体基板中に素子分離領域を介してｎＭＯＳ領域形成部とｐＭＯＳ領域形成部とを形成する工程と、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有し、ｎＭＯＳ領域形成部とｐＭＯＳ領域とを含むＣＭＯＳ型の半導体装置を製造する方法あって、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、全面にＷＳｉ膜を形成する工程と、該ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程と、前記ｎＭＯＳ領域形成部にＷＳｉ膜を含むゲート電極を形成する工程と、前記ｐＭＯＳ領域形成部にＷＳｉＮ膜を含むゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１４】
上記第４の観点において、前記ＷＳｉＮ膜を形成する際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御するようにすることが好ましい。また、前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させてもよいし、前記ＷＳｉ膜にイオン注入によりＮを導入してもよいし、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入してもよい。この場合に、前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることが好ましい。さらに、前記半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程をさらに有するようにすることができる。この場合に、前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程は、前記ＷＳｉ膜にポリシリコン膜を積層し、熱処理することにより、ポリシリコン膜から前記ＷＳｉ膜にＳｉを固相拡散させることにより行うことができる。
【発明の効果】
【００１５】
本発明によれば、メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量および／またはＳｉ含有量を制御することにより仕事関数を制御するので、仕事関数を高精度で広範囲に亘って制御することが可能となる。
【００１６】
また、本発明によれば、ＣＭＯＳ型の半導体装置において、ｎＭＯＳ領域をＷＳｉ膜を含むメタルゲート電極を有するものとし、ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有するものとし、ＷＳｉＮ膜のＮ量を制御してその仕事関数を制御するので、広範囲で仕事関数を制御することができ、同一の材料系のメタルゲート電極をｎＭＯＳ領域およびｐＭＯＳ領域に用いた実用的なＣＭＯＳ型の半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。
上述したようにＷＳｉ系材料はポリシリコンよりも低抵抗であり、仕事関数をシリコンのミッド・ギャップ付近に位置させることができるが、仕事関数を大きく変化させることが困難である。
【００１８】
これに対して、ＷＳｉ系材料にＮを加えたＷＳｉＮ系材料は、ＷＳｉ系材料の特性を維持しつつ、仕事関数を広い範囲で変化させることが可能である。図１は、ゲート絶縁膜としてＨｉｇｈ−ｋ材料であるＨｆＳｉＯＮ膜を用い、その上にＷ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）からなるゲート電極を形成した場合における、組成と仕事関数との関係を示す図である。この図に示すように、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）は、仕事関数をシリコンのミッドギャップである４．５８ｅＶを挟んで４．３７ｅＶから４．９３ｅＶの範囲で変化させることができ、ｎＭＯＳ領域からｐＭＯＳ領域までカバーすることが可能である。このため、本発明においては、ＭＯＳ型の半導体装置のゲート電極として、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）を用いる。図１から明らかなように、Ｎが増加するに従って仕事関数が増加する傾向にあることから、シリコンのミッドギャップよりも高い仕事関数が必要なｐＭＯＳ領域にはＷＳｉＮ系材料を用い、シリコンのミッドギャップよりも低い仕事関数が必要なｎＭＯＳ領域にはＷＳｉ系材料を用いることが有効である。
【００１９】
より具体的には、Ｗ−Ｓｉ−Ｎ三元系材料をＷｘＳｉｙＮｚで表した場合に、ｚ＝０（Ｎを含まない）でｙ／ｘ＝０．６（Ｓｉ／Ｗ＝０．６）のとき（点Ａ）に仕事関数がシリコンのミッドギャップである４．５８ｅＶとなる。そして、仕事関数はＳｉの増加にともなって減少し、ＷｘＳｉｙＮｚのｚ＝０でｙ／ｘ＝２．２のとき（点Ｂ）に４．４５ｅＶとなり、ＷｘＳｉｙＮｚのｚ＝０でｙ／ｘ＝３．３のとき（点Ｃ）に４．３７ｅＶとなる。一方、これにＮを添加して行くと仕事関数は上昇する傾向にあり、ＷｘＳｉｙＮｚのｘ＝０．４４、ｙ＝０．３１、ｚ＝０．２５のとき（点Ｄ）に４．８１ｅＶとなり、ｘ＝０．２０、ｙ＝０．４２、ｚ＝０．３８のとき（点Ｅ）に４．７７ｅＶとなり、ｘ＝０．２０、ｙ＝０．４２、ｚ＝０．３８のとき（点Ｆ）に４．９０ｅＶとなり、ｘ＝０．３５、ｙ＝０．１２、ｚ＝０．５７のとき（点Ｇ）に４．９３ｅＶとなる。
【００２０】
ｎＭＯＳ領域のゲート電極としては、仕事関数が４．０〜４．４ｅＶ程度の範囲のものが必要であることを考慮すると、図１からｚ＝０であるＷＳｉで、ＳｉとＷの組成比がＳｉ／Ｗ≧２．０である範囲が好ましい。一方、ｐＭＯＳ領域のゲート電極としては、仕事関数が４．８〜５．０ｅＶ程度の範囲のものが必要であることを考慮すると、図１からＷＳｉＮ三元系材料で、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成が２５％以上である範囲が好ましい。
【００２１】
次に、このような材料を用いて実際に半導体装置を製造する具体的な実施形態について説明する。
【００２２】
＜第１実施形態＞
まず、本発明の第１実施形態について説明する。
図２〜９は、本発明の第１実施形態に係る方法を説明するための工程断面図である。まず、図２に示すように、シリコンからなる半導体基板１０中に素子分離領域１１およびｎＭＯＳ領域形成部となるｐ型ウェル１２およびｐＭＯＳ領域形成部となるｎ型ウェル１３を形成する。
【００２３】
次に、図３に示すように、半導体基板１０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜１４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜１５を形成する。これら下地膜１４とＨｉｇｈ−ｋ膜１５によりゲート絶縁膜１６が構成される。Ｈｉｇｈ−ｋ膜１５としては、ＨｆＯ２、ＨｆＳｉｘＯｙ等が好適である。Ｈｉｇｈ−ｋ膜１５は、従来ゲート絶縁膜として用いられていたＳｉＯ２等よりも比誘電率が高いため、ＳｉＯ２容量換算膜厚（ＥＯＴ）を小さくすることが可能である。ゲート絶縁膜１６の上の全面には、ＷＳｉ膜１７を形成し、その上にＴａＮやＷＮ等の金属窒化膜１８を形成し、さらにその上に、バリア膜としてのＴａＳｉＮ膜１９を形成する。
【００２４】
次に、図４に示すように、ｐＭＯＳ領域形成部をエッチングマスクとしてのフォトレジスト膜２０で覆い、希フッ酸等を用いたウェットエッチングまたはＲＩＥエッチングによりｎＭＯＳ領域形成部に対応する部分の金属窒化膜１８および拡散防止膜１９を除去する。
【００２５】
次に、図５に示すように、全面にＷ膜２１を形成し、引き続き、図６に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン２２を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜１７とＷ膜２１の積層膜からなるメタルゲート電極２３を形成し、ｐＭＯＳ領域形成部では、ＷＳｉ膜１７と金属窒化膜１８とＴａＳｉＮ膜１９とＷ膜２１の４層構造からなるメタルゲート電極部位２４を形成する。このときに、メタルゲート電極２３およびメタルゲート電極部位２４を保護する目的で、フォトレジストパターン２２を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。
【００２６】
次に、図７に示すように、メタルゲート電極２３およびメタルゲート電極部位２４の外部基板表面に露出したゲート絶縁膜１６をエッチング除去し、ｎＭＯＳ領域形成部のエクステンション２６およびｐＭＯＳ領域形成部のエクステンション２８を通常技術で形成する。具体的には、ｎＭＯＳ領域形成部のエクステンション形成時は、ｐＭＯＳ領域形成部をレジストマスクしてイオン注入し、ｐＭＯＳ領域形成部のエクステンション形成時は、ｎＭＯＳ領域形成部をレジストマスクしてイオン注入することにより、エクステンションを形成する。
【００２７】
次に、図８に示すように、メタルゲート電極２３およびメタルゲート電極部位２４に絶縁膜からなるゲート側壁３０を形成し、メタルゲート電極２３およびメタルゲート電極部位２４および側壁３０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極３１およびドレイン電極３２ならびにｐＭＯＳ領域形成部のソース電極３３およびドレイン電極３４を形成する。ゲート側壁３０の材料としては、シリコン窒化膜等が好適である。
【００２８】
次に、図９に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化（イオン注入した不純物を電気的に活性化する）のためのアニールを行う。このアニールは、ｐＭＯＳ領域形成部のゲート電極部位２４において、金属窒化膜１８からＷＳｉ膜１７へＮを固相拡散させる熱処理の役割も兼備している。この熱処理により、ＷＳｉ膜１７にＮが拡散してきてＷＳｉＮ膜３５となり、金属窒化膜１８とＴａＳｉＮ膜１９は相互拡散により一体化して金属窒化膜３６となる。これにより、ＷＳｉＮ膜３５、金属窒化膜３６およびＷ膜２１の３層が積層した構造のメタルゲート電極２５が形成される。この際のＮの拡散を制御してＷＳｉＮ膜３５のＮ濃度を制御することにより、上述したように仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの温度は、ゲート活性化の条件に左右されるが、Ｎの拡散の観点からは６００〜１０００℃程度が好ましい。また、アニールの時間は１０〜６００秒程度が好ましい。
【００２９】
なお、ゲート活性化のためのアニールでＮの拡散が十分でない場合には、別途Ｎ拡散のための熱処理を行ってもよい。また、Ｎ拡散のための熱処理は、このようなゲート活性化のためのアニールの際に行う場合に限らず、例えば、図５の状態で行うこともできる。
【００３０】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域３７が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域３８が形成されて、ＣＭＯＳ型ＦＥＴが完成する。この場合に、先に図１を参照して説明したように、ＷＳｉ膜１７は組成を調整することにより仕事関数を４．４ｅＶ以下とすることができるのでｎＭＯＳ領域３７のゲート電極として適したものとなる。また、ＷＳｉＮ膜３５は組成を調整することにより仕事関数を４．９ｅＶ付近とすることができるのでｐＭＯＳ領域３８のゲート電極として適したものとなる。Ｎの固相拡散により所望のＮ濃度のＷＳｉＮ膜を成膜するためには、金属窒化膜１８の組成や厚さを適切に調整することが重要である。メタルゲート電極の厚さは、一般的に、１０〜５０ｎｍが好適な範囲であるから、この範囲内において所望のＮ濃度になるように、金属窒化膜１８の組成および厚さを調整すればよい。
【００３１】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。
図１０〜１６は、本発明の第２実施形態に係る方法を説明するための工程断面図である。まず、図１０に示すように、第１実施形態と同様、シリコンからなる半導体基板４０中に素子分離領域４１およびｎＭＯＳ領域形成部となるｐ型ウェル４２およびｐＭＯＳ領域形成部となるｎ型ウェル４３を形成する。
【００３２】
次に、図１１に示すように、第１実施形態と同様、半導体基板４０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜４４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜４５を形成する。これら下地膜４４とＨｉｇｈ−ｋ膜４５によりゲート絶縁膜４６が構成される。ゲート絶縁膜４６の上の全面には、ＷＳｉ膜４７を形成する。
【００３３】
次に、図１２に示すように、ｎＭＯＳ領域形成部をフォトレジストまたはＳｉＯ２からなるマスク４９で覆い、イオン注入によりまたはプラズマ窒化処理によりｐＭＯＳ領域形成部のＷＳｉ膜４７にＮを導入し、ＷＳｉＮ膜４８とする。イオン注入の場合には、マスク４９はフォトレジストで十分であるが、プラズマ窒化処理の場合にはフォトレジストでは耐性に問題があるためＳｉＯ２を用いることが好ましい。
【００３４】
プラズマ窒化処理は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial
Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してＮのプラズマを発生させるタイプのマイクロ波プラズマ処理装置を用いて行うことが好ましい。このような装置にてプラズマ窒化処理を行う際には、１×１０１０〜５×１０１２／ｃｍ３の高プラズマ密度で、かつ０．５〜２ｅＶの低電子温度のプラズマによる処理が可能であるため、膜や下地にダメージを与えることなく、高効率で窒化処理を行うことができる。
【００３５】
イオン注入の場合には、１０ｎｍ以上の深い位置までＮを注入することができるため、ＷＳｉ膜４７の膜厚は特に制限はないが、プラズマ窒化処理の場合には深い位置まで窒化することが困難であるため、ＷＳｉ膜４７の膜厚は１０ｎｍ程度以下であることが好ましい。
【００３６】
次に、図１３に示すように、全面にＷ膜５０を被覆する。これによりｎＭＯＳ領域形成部ではＷＳｉ膜４７上にＷ膜５０が形成された状態、ｐＭＯＳ領域形成部ではＷＳｉＮ膜４８上にＷ膜５０が形成された状態となる。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。
【００３７】
次に、図１４に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン５１を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜４７およびＷ膜５０からなるメタルゲート電極５３を形成し、ｐＭＯＳ領域形成部では、ＷＳｉＮ膜４８とＷ膜５０の２層構造からなるメタルゲート電極５５を形成する。このときに、第１実施形態と同様、フォトレジストパターン５１を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【００３８】
次に、図１５に示すように、メタルゲート電極５３および５５の外部基板表面に露出したゲート絶縁膜４６を除去し、ｎＭＯＳ領域形成部のエクステンション５６およびｐＭＯＳ領域形成部のエクステンション５８を通常技術で形成する。
【００３９】
次に、図１６に示すようにメタルゲート電極５３および５５に絶縁膜からなるゲート側壁６０を形成し、メタルゲート電極５３および５５および側壁６０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極６１およびドレイン電極６２ならびにｐＭＯＳ領域形成部のソース電極６３およびドレイン電極６４を形成する。そして、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行う。このアニールにより、ＷＳｉＮ膜４８のＮ濃度を膜中で均一にすることができる。なお、このような均一化熱処理は、ＷＳｉ膜にＮを導入した直後に行ってもよい。
【００４０】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域６５が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域６６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。
【００４１】
この実施形態の場合には、イオン注入のドーズ量や窒化処理の際のＮ２ガスの流量を変化させてＷＳｉＮ膜４８のＮ濃度を制御することにより、ｐＭＯＳ領域のゲート電極の仕事関数を高精度で制御することができる。
【００４２】
また、第１実施形態では、ｎＭＯＳ領域３７のメタルゲート電極が２層の積層体であり、ｐＭＯＳ領域３８のメタルゲート電極が４層積層体であるため、両者の厚さの違いが大きく、製造過程で段差が問題になることもあり得るが、本実施形態では、このような大きな段差が生じず、加工上のメリットが大きい。
【００４３】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。
図１７〜２５は、本発明の第３実施形態に係る方法を説明するための工程断面図である。まず、図１７に示すように、第１実施形態と同様、シリコンからなる半導体基板７０中に素子分離領域７１およびｎＭＯＳ領域形成部となるｐ型ウェル７２およびｐＭＯＳ領域形成部となるｎ型ウェル７３を形成する。
【００４４】
次に、図１８に示すように、第１実施形態と同様、半導体基板７０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜７４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜７５を形成する。これら下地膜７４とＨｉｇｈ−ｋ膜７５によりゲート絶縁膜７６が構成される。ゲート絶縁膜７６の上の全面には、ＷＳｉ膜７７を形成し、さらにその上にポリシリコン膜７８を形成する。
【００４５】
次に、図１９に示すように、ｎＭＯＳ領域形成部をエッチングマスクとしてのフォトレジスト膜７９で覆い、希フッ酸等を用いたウェットエッチングまたはＲＩＥエッチングによりｐＭＯＳ領域形成部に対応する部分のポリシリコン膜７８を除去する。
【００４６】
次に、図２０に示すように、ｎＭＯＳ領域形成部をフォトレジストまたはＳｉＯ２からなるマスク８０で覆い、第２の実施形態と同様に、イオン注入によりまたはプラズマ窒化処理によりｐＭＯＳ領域形成部のＷＳｉ膜７７にＮを導入し、ＷＳｉＮ膜８１とする。イオン注入の場合には、マスク８０はフォトレジストで十分であるが、プラズマ窒化処理の場合にはフォトレジストでは耐性に問題があるためＳｉＯ２を用いることが好ましい。可能であれば、上記ポリシリコン膜７８をエッチングする工程で使用したフォトレジスト７９をそのままマスク８０として使用してもよい。本実施形態の場合もプラズマ窒化処理は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してＮのプラズマを発生させるタイプのマイクロ波プラズマ処理装置を用いて行うことが好ましい。
【００４７】
次に、図２１に示すように、熱処理を行ってポリシリコン膜７８からＷＳｉ膜７７へＳｉの固相拡散を生じさせて、よりＳｉ濃度の高いＷＳｉ膜７７ａを形成する。その後、図２２に示すように、全面にＷ膜８２を被覆する。これによりｎＭＯＳ領域形成部ではＷＳｉ膜７７ａ上にＷ膜８２が形成された状態、ｐＭＯＳ領域形成部ではＷＳｉＮ膜８１上にＷ膜８２が形成された状態となる。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。
【００４８】
次に、図２３に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン８３を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜７７ａおよびＷ膜８２からなるメタルゲート電極８４を形成し、ｐＭＯＳ領域形成部では、ＷＳｉＮ膜８１とＷ膜８２の２層構造からなるメタルゲート電極８５を形成する。このときに、第１実施形態と同様、フォトレジストパターン８３を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【００４９】
次に、図２４に示すように、メタルゲート電極８４および８５の外部基板表面に露出したゲート絶縁膜７６を除去し、ｎＭＯＳ領域形成部のエクステンション８６およびｐＭＯＳ領域形成部のエクステンション８８を通常技術で形成する。
【００５０】
次に、図２５に示すようにメタルゲート電極８４および８５に絶縁膜からなるゲート側壁９０を形成し、メタルゲート電極８４および８５および側壁９０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極９１およびドレイン電極９２ならびにｐＭＯＳ領域形成部のソース電極９３およびドレイン電極９４を形成する。そして、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行う。このアニールにより、ＷＳｉＮ膜８１のＮ濃度を膜中で均一にすることができる。なお、このような均一化熱処理は、ＷＳｉ膜にＮを導入した直後に行ってもよい。
【００５１】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域９５が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域９６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。
【００５２】
本実施形態においては、ｎＭＯＳ領域９５のゲート電極を構成するＷＳｉ膜のＳｉ濃度を上昇させて仕事関数を制御することができる。具体的には、先に図１を参照して説明したように、仕事関数を低下させることができ、ｎＭＯＳ領域９５においてより適した閾値に制御することができる。
【００５３】
なお、ここでは、第２の実施形態の方法をベースに、ＷＳｉ膜にポリシリコン膜を積層して、よりＳｉ濃度の高いＷＳｉ膜を形成したが、このような手法は、上記第１の実施形態の方法に適用することも可能である。
【００５４】
なお、本発明は上記実施形態に限定されず種々変形可能である。
例えば、上記実施形態では、本発明をＣＭＯＳ型の半導体装置に適用したが、必ずしもこれに限らず、ＭＯＳ型の半導体装置の仕事関数の制御に広く用いることができる。また、上記実施形態では、ゲート電極を先に形成した後に他の素子要素を形成する場合について説明したが、ダミーゲート電極を用いて他の素子要素を形成した後、ダミーゲートを除去し、その後にゲート電極を形成する、いわゆるダマシンゲート法等、ゲート電極を後で形成する手法を採用することもできる。
【図面の簡単な説明】
【００５５】
【図１】本発明のゲート電極として適用されるＷ−Ｓｉ−Ｎ三元系材料の組成と仕事関数との関係を示す組成図。
【図２】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図３】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図４】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図５】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図６】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図７】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図８】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図９】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１０】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１１】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１２】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１３】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１４】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１５】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１６】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１７】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図１８】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図１９】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２０】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２１】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２２】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２３】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２４】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２５】本発明の第３実施形態に係る方法を説明するための工程断面図。
【符号の説明】
【００５６】
１０，４０，７０；半導体基板
１１，４１，７１；素子分離領域
１２，４２，７２；ｐ型ウェル（ｎＭＯＳ領域形成部）
１３，４３，７２；ｎ型ウェル（ｐＭＯＳ領域形成部）
１６，４６，７６；ゲート絶縁膜
１７，４７，７７，７７ａ；ＷＳｉ膜
１８；金属窒化膜
２１，５０，８２；Ｗ膜
２３，２５，５３，５５，８４，８５；メタルゲート電極
２４；メタルゲート電極部位
２６，５６，８６；ｎＭＯＳ領域のエクステンション
２８，５８，８８；ｐＭＯＳ領域のエクステンション
３１，６１，９１；ｎＭＯＳ領域のソース電極
３２，６２，９２；ｎＭＯＳ領域のドレイン電極
３３，６３，９３；ｐＭＯＳ領域のソース電極
３４，６４，９４；ｐＭＯＳ領域のドレイン電極
３５，４８，８１；ＷＳｉＮ膜
３７，６５，９５；ｎＭＯＳ領域
３８，６６，９６；ｐ型ＭＯＳ領域
【技術分野】
【０００１】
本発明は、メタルゲート電極を有するＭＯＳ型の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＯＳ型半導体装置においては、ゲート電極としてポリシリコン（Ｐｏｌｙ−Ｓｉ）が用いられてきたが、素子のスケールダウンにともない、Ｐｏｌｙ−Ｓｉゲート電極における空乏化や、高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜との組み合わせでは、フェルミレベルのピニングによる仕事関数の変調が問題となっており、メタルゲート電極への転換が求められている。
【０００３】
メタルゲート電極をＣＭＯＳトランジスタに適用する場合、Ｐｏｌｙ−Ｓｉのようにイオンインプランテーションによりｎ，ｐの２種類の電極を形成することができないため、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域では、それぞれトランジスタの閾値を設定するために異なる仕事関数のメタル材料が必要とされており、したがって、ｎ，ｐ各領域でそれぞれ必要とされるメタルゲートを造り分ける必要がある。このように各領域に対してメタルゲートを造り分ける際にはエッチングプロセスによるゲート絶縁膜へのダメージを最小限にする必要がある。また、ゲート絶縁膜形成を各領域で個別に行う場合も、工程数やマスクの増加となるため、製造コスト上望ましくない。高精度な加工が求められるゲート加工ではｎ型ＭＯＳ領域、ｐ型ＭＯＳ領域ともに同一の材料系でかつ仕事関数を制御できるメタルゲートがより好ましい。
【０００４】
このようなメタルゲート電極としては、ポリシリコンよりも低抵抗で、仕事関数をシリコンのミッド・ギャップ付近に位置させることができるＷＳｉ系材料が検討されている。例えば特許文献１には、ＷＳｉにバリア層としてＷＳｉＮを積層させた二層または三層構造のメタルゲート電極が開示されている。
【特許文献１】特開２０００−９１５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＷＳｉ系のゲート電極は、優れた特性は有するものの、ｎ型ＭＯＳ領域からｐ型ＭＯＳ領域に亘る広い範囲で仕事関数を制御することが困難であり、ＣＭＯＳトランジスタの両導電型領域のゲート電極をカバーすることはできていない。
【０００６】
本発明はかかる事情に鑑みてなされたものであって、メタルゲート電極の仕事関数を広範囲に亘って制御することができる、メタルゲート電極を用いたＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。また、同一の材料のメタルゲート電極をｎ型ＭＯＳ領域およびｐ型ＭＯＳ領域に用いて高精度で仕事関数を制御することができるＣＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の第１の観点では、半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するＭＯＳ型の半導体装置であって、前記メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量および／またはＳｉ含有量を制御することにより仕事関数を制御することを特徴とする半導体装置を提供する。
【０００８】
上記第１の観点において、前記ＭＯＳ型の半導体装置がｐＭＯＳ型の場合に、前記Ｗ−Ｓｉ−Ｎ三元系材料は、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成が２５％以上であることが好ましい。また、前記ＭＯＳ型の半導体装置がｎＭＯＳ型である場合に、前記Ｗ−Ｓｉ−Ｎ三元系材料はＮを含まず、ＳｉとＷの組成比がＳｉ／Ｗ≧２．０であることが好ましい。
【０００９】
本発明の第２の観点では、半導体基板の主面に形成されたｎＭＯＳ領域およびｐＭＯＳ領域を含むＣＭＯＳ型の半導体装置であって、前記ｎＭＯＳ領域は、ＷＳｉ膜を含むメタルゲート電極を有し、前記ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有し、前記ＷＳｉＮ膜のＮ量を制御してその仕事関数を制御し、前記ｐＭＯＳ領域におけるゲート電極の閾値を制御することを特徴とする半導体装置を提供する。
【００１０】
上記第２の観点において、前記ＷＳｉＮ膜は、ＷＳｉ膜と金属窒化膜との積層体を形成した後、前記金属窒化膜から前記ＷＳｉ膜へＮを固相拡散させることにより形成されたものとすることができ、また、ＷＳｉ膜にイオン注入またはプラズマ窒化処理によりＮを導入して形成されたものとすることができる。また、前記ＷＳｉ膜のＳｉ量を制御してその仕事関数を制御し、前記ｎＭＯＳ領域におけるゲート電極の閾値を制御するようにすることもできる。
【００１１】
本発明の第３の観点では、半導体基板の主面に絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有するＭＯＳ型の半導体装置を製造する方法あって、前記ゲート電極を形成する工程は、ＷＳｉ膜を形成する工程と、そのＷＳｉ膜にＮを導入することによりＷＳｉＮ膜とする工程とを有し、その際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御することを特徴とする半導体装置の製造方法を提供する。
【００１２】
上記第３の観点において、前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させてもよいし、前記ＷＳｉ膜にイオン注入によりＮを導入してもよいし、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入してもよい。この場合に、前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることが好ましい。
【００１３】
本発明の第４の観点では、半導体基板中に素子分離領域を介してｎＭＯＳ領域形成部とｐＭＯＳ領域形成部とを形成する工程と、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有し、ｎＭＯＳ領域形成部とｐＭＯＳ領域とを含むＣＭＯＳ型の半導体装置を製造する方法あって、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、全面にＷＳｉ膜を形成する工程と、該ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程と、前記ｎＭＯＳ領域形成部にＷＳｉ膜を含むゲート電極を形成する工程と、前記ｐＭＯＳ領域形成部にＷＳｉＮ膜を含むゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【００１４】
上記第４の観点において、前記ＷＳｉＮ膜を形成する際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御するようにすることが好ましい。また、前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させてもよいし、前記ＷＳｉ膜にイオン注入によりＮを導入してもよいし、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入してもよい。この場合に、前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることが好ましい。さらに、前記半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程をさらに有するようにすることができる。この場合に、前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程は、前記ＷＳｉ膜にポリシリコン膜を積層し、熱処理することにより、ポリシリコン膜から前記ＷＳｉ膜にＳｉを固相拡散させることにより行うことができる。
【発明の効果】
【００１５】
本発明によれば、メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量および／またはＳｉ含有量を制御することにより仕事関数を制御するので、仕事関数を高精度で広範囲に亘って制御することが可能となる。
【００１６】
また、本発明によれば、ＣＭＯＳ型の半導体装置において、ｎＭＯＳ領域をＷＳｉ膜を含むメタルゲート電極を有するものとし、ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有するものとし、ＷＳｉＮ膜のＮ量を制御してその仕事関数を制御するので、広範囲で仕事関数を制御することができ、同一の材料系のメタルゲート電極をｎＭＯＳ領域およびｐＭＯＳ領域に用いた実用的なＣＭＯＳ型の半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。
上述したようにＷＳｉ系材料はポリシリコンよりも低抵抗であり、仕事関数をシリコンのミッド・ギャップ付近に位置させることができるが、仕事関数を大きく変化させることが困難である。
【００１８】
これに対して、ＷＳｉ系材料にＮを加えたＷＳｉＮ系材料は、ＷＳｉ系材料の特性を維持しつつ、仕事関数を広い範囲で変化させることが可能である。図１は、ゲート絶縁膜としてＨｉｇｈ−ｋ材料であるＨｆＳｉＯＮ膜を用い、その上にＷ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）からなるゲート電極を形成した場合における、組成と仕事関数との関係を示す図である。この図に示すように、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）は、仕事関数をシリコンのミッドギャップである４．５８ｅＶを挟んで４．３７ｅＶから４．９３ｅＶの範囲で変化させることができ、ｎＭＯＳ領域からｐＭＯＳ領域までカバーすることが可能である。このため、本発明においては、ＭＯＳ型の半導体装置のゲート電極として、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎが０のＷＳｉ系材料も含む）を用いる。図１から明らかなように、Ｎが増加するに従って仕事関数が増加する傾向にあることから、シリコンのミッドギャップよりも高い仕事関数が必要なｐＭＯＳ領域にはＷＳｉＮ系材料を用い、シリコンのミッドギャップよりも低い仕事関数が必要なｎＭＯＳ領域にはＷＳｉ系材料を用いることが有効である。
【００１９】
より具体的には、Ｗ−Ｓｉ−Ｎ三元系材料をＷｘＳｉｙＮｚで表した場合に、ｚ＝０（Ｎを含まない）でｙ／ｘ＝０．６（Ｓｉ／Ｗ＝０．６）のとき（点Ａ）に仕事関数がシリコンのミッドギャップである４．５８ｅＶとなる。そして、仕事関数はＳｉの増加にともなって減少し、ＷｘＳｉｙＮｚのｚ＝０でｙ／ｘ＝２．２のとき（点Ｂ）に４．４５ｅＶとなり、ＷｘＳｉｙＮｚのｚ＝０でｙ／ｘ＝３．３のとき（点Ｃ）に４．３７ｅＶとなる。一方、これにＮを添加して行くと仕事関数は上昇する傾向にあり、ＷｘＳｉｙＮｚのｘ＝０．４４、ｙ＝０．３１、ｚ＝０．２５のとき（点Ｄ）に４．８１ｅＶとなり、ｘ＝０．２０、ｙ＝０．４２、ｚ＝０．３８のとき（点Ｅ）に４．７７ｅＶとなり、ｘ＝０．２０、ｙ＝０．４２、ｚ＝０．３８のとき（点Ｆ）に４．９０ｅＶとなり、ｘ＝０．３５、ｙ＝０．１２、ｚ＝０．５７のとき（点Ｇ）に４．９３ｅＶとなる。
【００２０】
ｎＭＯＳ領域のゲート電極としては、仕事関数が４．０〜４．４ｅＶ程度の範囲のものが必要であることを考慮すると、図１からｚ＝０であるＷＳｉで、ＳｉとＷの組成比がＳｉ／Ｗ≧２．０である範囲が好ましい。一方、ｐＭＯＳ領域のゲート電極としては、仕事関数が４．８〜５．０ｅＶ程度の範囲のものが必要であることを考慮すると、図１からＷＳｉＮ三元系材料で、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成が２５％以上である範囲が好ましい。
【００２１】
次に、このような材料を用いて実際に半導体装置を製造する具体的な実施形態について説明する。
【００２２】
＜第１実施形態＞
まず、本発明の第１実施形態について説明する。
図２〜９は、本発明の第１実施形態に係る方法を説明するための工程断面図である。まず、図２に示すように、シリコンからなる半導体基板１０中に素子分離領域１１およびｎＭＯＳ領域形成部となるｐ型ウェル１２およびｐＭＯＳ領域形成部となるｎ型ウェル１３を形成する。
【００２３】
次に、図３に示すように、半導体基板１０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜１４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜１５を形成する。これら下地膜１４とＨｉｇｈ−ｋ膜１５によりゲート絶縁膜１６が構成される。Ｈｉｇｈ−ｋ膜１５としては、ＨｆＯ２、ＨｆＳｉｘＯｙ等が好適である。Ｈｉｇｈ−ｋ膜１５は、従来ゲート絶縁膜として用いられていたＳｉＯ２等よりも比誘電率が高いため、ＳｉＯ２容量換算膜厚（ＥＯＴ）を小さくすることが可能である。ゲート絶縁膜１６の上の全面には、ＷＳｉ膜１７を形成し、その上にＴａＮやＷＮ等の金属窒化膜１８を形成し、さらにその上に、バリア膜としてのＴａＳｉＮ膜１９を形成する。
【００２４】
次に、図４に示すように、ｐＭＯＳ領域形成部をエッチングマスクとしてのフォトレジスト膜２０で覆い、希フッ酸等を用いたウェットエッチングまたはＲＩＥエッチングによりｎＭＯＳ領域形成部に対応する部分の金属窒化膜１８および拡散防止膜１９を除去する。
【００２５】
次に、図５に示すように、全面にＷ膜２１を形成し、引き続き、図６に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン２２を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜１７とＷ膜２１の積層膜からなるメタルゲート電極２３を形成し、ｐＭＯＳ領域形成部では、ＷＳｉ膜１７と金属窒化膜１８とＴａＳｉＮ膜１９とＷ膜２１の４層構造からなるメタルゲート電極部位２４を形成する。このときに、メタルゲート電極２３およびメタルゲート電極部位２４を保護する目的で、フォトレジストパターン２２を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。
【００２６】
次に、図７に示すように、メタルゲート電極２３およびメタルゲート電極部位２４の外部基板表面に露出したゲート絶縁膜１６をエッチング除去し、ｎＭＯＳ領域形成部のエクステンション２６およびｐＭＯＳ領域形成部のエクステンション２８を通常技術で形成する。具体的には、ｎＭＯＳ領域形成部のエクステンション形成時は、ｐＭＯＳ領域形成部をレジストマスクしてイオン注入し、ｐＭＯＳ領域形成部のエクステンション形成時は、ｎＭＯＳ領域形成部をレジストマスクしてイオン注入することにより、エクステンションを形成する。
【００２７】
次に、図８に示すように、メタルゲート電極２３およびメタルゲート電極部位２４に絶縁膜からなるゲート側壁３０を形成し、メタルゲート電極２３およびメタルゲート電極部位２４および側壁３０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極３１およびドレイン電極３２ならびにｐＭＯＳ領域形成部のソース電極３３およびドレイン電極３４を形成する。ゲート側壁３０の材料としては、シリコン窒化膜等が好適である。
【００２８】
次に、図９に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化（イオン注入した不純物を電気的に活性化する）のためのアニールを行う。このアニールは、ｐＭＯＳ領域形成部のゲート電極部位２４において、金属窒化膜１８からＷＳｉ膜１７へＮを固相拡散させる熱処理の役割も兼備している。この熱処理により、ＷＳｉ膜１７にＮが拡散してきてＷＳｉＮ膜３５となり、金属窒化膜１８とＴａＳｉＮ膜１９は相互拡散により一体化して金属窒化膜３６となる。これにより、ＷＳｉＮ膜３５、金属窒化膜３６およびＷ膜２１の３層が積層した構造のメタルゲート電極２５が形成される。この際のＮの拡散を制御してＷＳｉＮ膜３５のＮ濃度を制御することにより、上述したように仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの温度は、ゲート活性化の条件に左右されるが、Ｎの拡散の観点からは６００〜１０００℃程度が好ましい。また、アニールの時間は１０〜６００秒程度が好ましい。
【００２９】
なお、ゲート活性化のためのアニールでＮの拡散が十分でない場合には、別途Ｎ拡散のための熱処理を行ってもよい。また、Ｎ拡散のための熱処理は、このようなゲート活性化のためのアニールの際に行う場合に限らず、例えば、図５の状態で行うこともできる。
【００３０】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域３７が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域３８が形成されて、ＣＭＯＳ型ＦＥＴが完成する。この場合に、先に図１を参照して説明したように、ＷＳｉ膜１７は組成を調整することにより仕事関数を４．４ｅＶ以下とすることができるのでｎＭＯＳ領域３７のゲート電極として適したものとなる。また、ＷＳｉＮ膜３５は組成を調整することにより仕事関数を４．９ｅＶ付近とすることができるのでｐＭＯＳ領域３８のゲート電極として適したものとなる。Ｎの固相拡散により所望のＮ濃度のＷＳｉＮ膜を成膜するためには、金属窒化膜１８の組成や厚さを適切に調整することが重要である。メタルゲート電極の厚さは、一般的に、１０〜５０ｎｍが好適な範囲であるから、この範囲内において所望のＮ濃度になるように、金属窒化膜１８の組成および厚さを調整すればよい。
【００３１】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。
図１０〜１６は、本発明の第２実施形態に係る方法を説明するための工程断面図である。まず、図１０に示すように、第１実施形態と同様、シリコンからなる半導体基板４０中に素子分離領域４１およびｎＭＯＳ領域形成部となるｐ型ウェル４２およびｐＭＯＳ領域形成部となるｎ型ウェル４３を形成する。
【００３２】
次に、図１１に示すように、第１実施形態と同様、半導体基板４０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜４４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜４５を形成する。これら下地膜４４とＨｉｇｈ−ｋ膜４５によりゲート絶縁膜４６が構成される。ゲート絶縁膜４６の上の全面には、ＷＳｉ膜４７を形成する。
【００３３】
次に、図１２に示すように、ｎＭＯＳ領域形成部をフォトレジストまたはＳｉＯ２からなるマスク４９で覆い、イオン注入によりまたはプラズマ窒化処理によりｐＭＯＳ領域形成部のＷＳｉ膜４７にＮを導入し、ＷＳｉＮ膜４８とする。イオン注入の場合には、マスク４９はフォトレジストで十分であるが、プラズマ窒化処理の場合にはフォトレジストでは耐性に問題があるためＳｉＯ２を用いることが好ましい。
【００３４】
プラズマ窒化処理は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial
Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してＮのプラズマを発生させるタイプのマイクロ波プラズマ処理装置を用いて行うことが好ましい。このような装置にてプラズマ窒化処理を行う際には、１×１０１０〜５×１０１２／ｃｍ３の高プラズマ密度で、かつ０．５〜２ｅＶの低電子温度のプラズマによる処理が可能であるため、膜や下地にダメージを与えることなく、高効率で窒化処理を行うことができる。
【００３５】
イオン注入の場合には、１０ｎｍ以上の深い位置までＮを注入することができるため、ＷＳｉ膜４７の膜厚は特に制限はないが、プラズマ窒化処理の場合には深い位置まで窒化することが困難であるため、ＷＳｉ膜４７の膜厚は１０ｎｍ程度以下であることが好ましい。
【００３６】
次に、図１３に示すように、全面にＷ膜５０を被覆する。これによりｎＭＯＳ領域形成部ではＷＳｉ膜４７上にＷ膜５０が形成された状態、ｐＭＯＳ領域形成部ではＷＳｉＮ膜４８上にＷ膜５０が形成された状態となる。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。
【００３７】
次に、図１４に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン５１を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜４７およびＷ膜５０からなるメタルゲート電極５３を形成し、ｐＭＯＳ領域形成部では、ＷＳｉＮ膜４８とＷ膜５０の２層構造からなるメタルゲート電極５５を形成する。このときに、第１実施形態と同様、フォトレジストパターン５１を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【００３８】
次に、図１５に示すように、メタルゲート電極５３および５５の外部基板表面に露出したゲート絶縁膜４６を除去し、ｎＭＯＳ領域形成部のエクステンション５６およびｐＭＯＳ領域形成部のエクステンション５８を通常技術で形成する。
【００３９】
次に、図１６に示すようにメタルゲート電極５３および５５に絶縁膜からなるゲート側壁６０を形成し、メタルゲート電極５３および５５および側壁６０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極６１およびドレイン電極６２ならびにｐＭＯＳ領域形成部のソース電極６３およびドレイン電極６４を形成する。そして、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行う。このアニールにより、ＷＳｉＮ膜４８のＮ濃度を膜中で均一にすることができる。なお、このような均一化熱処理は、ＷＳｉ膜にＮを導入した直後に行ってもよい。
【００４０】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域６５が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域６６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。
【００４１】
この実施形態の場合には、イオン注入のドーズ量や窒化処理の際のＮ２ガスの流量を変化させてＷＳｉＮ膜４８のＮ濃度を制御することにより、ｐＭＯＳ領域のゲート電極の仕事関数を高精度で制御することができる。
【００４２】
また、第１実施形態では、ｎＭＯＳ領域３７のメタルゲート電極が２層の積層体であり、ｐＭＯＳ領域３８のメタルゲート電極が４層積層体であるため、両者の厚さの違いが大きく、製造過程で段差が問題になることもあり得るが、本実施形態では、このような大きな段差が生じず、加工上のメリットが大きい。
【００４３】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。
図１７〜２５は、本発明の第３実施形態に係る方法を説明するための工程断面図である。まず、図１７に示すように、第１実施形態と同様、シリコンからなる半導体基板７０中に素子分離領域７１およびｎＭＯＳ領域形成部となるｐ型ウェル７２およびｐＭＯＳ領域形成部となるｎ型ウェル７３を形成する。
【００４４】
次に、図１８に示すように、第１実施形態と同様、半導体基板７０の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜７４を形成し、さらにその上に高誘電率膜であるＨｉｇｈ−ｋ膜７５を形成する。これら下地膜７４とＨｉｇｈ−ｋ膜７５によりゲート絶縁膜７６が構成される。ゲート絶縁膜７６の上の全面には、ＷＳｉ膜７７を形成し、さらにその上にポリシリコン膜７８を形成する。
【００４５】
次に、図１９に示すように、ｎＭＯＳ領域形成部をエッチングマスクとしてのフォトレジスト膜７９で覆い、希フッ酸等を用いたウェットエッチングまたはＲＩＥエッチングによりｐＭＯＳ領域形成部に対応する部分のポリシリコン膜７８を除去する。
【００４６】
次に、図２０に示すように、ｎＭＯＳ領域形成部をフォトレジストまたはＳｉＯ２からなるマスク８０で覆い、第２の実施形態と同様に、イオン注入によりまたはプラズマ窒化処理によりｐＭＯＳ領域形成部のＷＳｉ膜７７にＮを導入し、ＷＳｉＮ膜８１とする。イオン注入の場合には、マスク８０はフォトレジストで十分であるが、プラズマ窒化処理の場合にはフォトレジストでは耐性に問題があるためＳｉＯ２を用いることが好ましい。可能であれば、上記ポリシリコン膜７８をエッチングする工程で使用したフォトレジスト７９をそのままマスク８０として使用してもよい。本実施形態の場合もプラズマ窒化処理は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してＮのプラズマを発生させるタイプのマイクロ波プラズマ処理装置を用いて行うことが好ましい。
【００４７】
次に、図２１に示すように、熱処理を行ってポリシリコン膜７８からＷＳｉ膜７７へＳｉの固相拡散を生じさせて、よりＳｉ濃度の高いＷＳｉ膜７７ａを形成する。その後、図２２に示すように、全面にＷ膜８２を被覆する。これによりｎＭＯＳ領域形成部ではＷＳｉ膜７７ａ上にＷ膜８２が形成された状態、ｐＭＯＳ領域形成部ではＷＳｉＮ膜８１上にＷ膜８２が形成された状態となる。なお、Ｗ膜の代わりにポリシリコン膜を用いてもよい。
【００４８】
次に、図２３に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン８３を形成し、ＲＩＥなどの異方性エッチングにより、ｎＭＯＳ領域形成部ではＷＳｉ膜７７ａおよびＷ膜８２からなるメタルゲート電極８４を形成し、ｐＭＯＳ領域形成部では、ＷＳｉＮ膜８１とＷ膜８２の２層構造からなるメタルゲート電極８５を形成する。このときに、第１実施形態と同様、フォトレジストパターン８３を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【００４９】
次に、図２４に示すように、メタルゲート電極８４および８５の外部基板表面に露出したゲート絶縁膜７６を除去し、ｎＭＯＳ領域形成部のエクステンション８６およびｐＭＯＳ領域形成部のエクステンション８８を通常技術で形成する。
【００５０】
次に、図２５に示すようにメタルゲート電極８４および８５に絶縁膜からなるゲート側壁９０を形成し、メタルゲート電極８４および８５および側壁９０をマスクにしてイオン注入を行うことにより、ｎＭＯＳ領域形成部のソース電極９１およびドレイン電極９２ならびにｐＭＯＳ領域形成部のソース電極９３およびドレイン電極９４を形成する。そして、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行う。このアニールにより、ＷＳｉＮ膜８１のＮ濃度を膜中で均一にすることができる。なお、このような均一化熱処理は、ＷＳｉ膜にＮを導入した直後に行ってもよい。
【００５１】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、ｎＭＯＳ領域形成部にｎＭＯＳ領域９５が形成され、ｐＭＯＳ領域形成部にｐＭＯＳ領域９６が形成されて、ＣＭＯＳ型ＦＥＴが完成する。
【００５２】
本実施形態においては、ｎＭＯＳ領域９５のゲート電極を構成するＷＳｉ膜のＳｉ濃度を上昇させて仕事関数を制御することができる。具体的には、先に図１を参照して説明したように、仕事関数を低下させることができ、ｎＭＯＳ領域９５においてより適した閾値に制御することができる。
【００５３】
なお、ここでは、第２の実施形態の方法をベースに、ＷＳｉ膜にポリシリコン膜を積層して、よりＳｉ濃度の高いＷＳｉ膜を形成したが、このような手法は、上記第１の実施形態の方法に適用することも可能である。
【００５４】
なお、本発明は上記実施形態に限定されず種々変形可能である。
例えば、上記実施形態では、本発明をＣＭＯＳ型の半導体装置に適用したが、必ずしもこれに限らず、ＭＯＳ型の半導体装置の仕事関数の制御に広く用いることができる。また、上記実施形態では、ゲート電極を先に形成した後に他の素子要素を形成する場合について説明したが、ダミーゲート電極を用いて他の素子要素を形成した後、ダミーゲートを除去し、その後にゲート電極を形成する、いわゆるダマシンゲート法等、ゲート電極を後で形成する手法を採用することもできる。
【図面の簡単な説明】
【００５５】
【図１】本発明のゲート電極として適用されるＷ−Ｓｉ−Ｎ三元系材料の組成と仕事関数との関係を示す組成図。
【図２】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図３】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図４】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図５】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図６】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図７】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図８】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図９】本発明の第１実施形態に係る方法を説明するための工程断面図。
【図１０】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１１】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１２】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１３】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１４】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１５】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１６】本発明の第２実施形態に係る方法を説明するための工程断面図。
【図１７】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図１８】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図１９】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２０】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２１】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２２】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２３】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２４】本発明の第３実施形態に係る方法を説明するための工程断面図。
【図２５】本発明の第３実施形態に係る方法を説明するための工程断面図。
【符号の説明】
【００５６】
１０，４０，７０；半導体基板
１１，４１，７１；素子分離領域
１２，４２，７２；ｐ型ウェル（ｎＭＯＳ領域形成部）
１３，４３，７２；ｎ型ウェル（ｐＭＯＳ領域形成部）
１６，４６，７６；ゲート絶縁膜
１７，４７，７７，７７ａ；ＷＳｉ膜
１８；金属窒化膜
２１，５０，８２；Ｗ膜
２３，２５，５３，５５，８４，８５；メタルゲート電極
２４；メタルゲート電極部位
２６，５６，８６；ｎＭＯＳ領域のエクステンション
２８，５８，８８；ｐＭＯＳ領域のエクステンション
３１，６１，９１；ｎＭＯＳ領域のソース電極
３２，６２，９２；ｎＭＯＳ領域のドレイン電極
３３，６３，９３；ｐＭＯＳ領域のソース電極
３４，６４，９４；ｐＭＯＳ領域のドレイン電極
３５，４８，８１；ＷＳｉＮ膜
３７，６５，９５；ｎＭＯＳ領域
３８，６６，９６；ｐ型ＭＯＳ領域
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するＭＯＳ型の半導体装置であって、
前記メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量および／またはＳｉ含有量を制御することにより仕事関数を制御することを特徴とする半導体装置。
【請求項２】
前記ＭＯＳ型の半導体装置はｐＭＯＳ型であり、前記Ｗ−Ｓｉ−Ｎ三元系材料は、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成が２５％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳ型の半導体装置はｎＭＯＳ型であり、前記Ｗ−Ｓｉ−Ｎ三元系材料はＮを含まず、ＳｉとＷの組成比がＳｉ／Ｗ≧２．０であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の主面に形成されたｎＭＯＳ領域およびｐＭＯＳ領域を含むＣＭＯＳ型の半導体装置であって、
前記ｎＭＯＳ領域は、ＷＳｉ膜を含むメタルゲート電極を有し、
前記ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有し、
前記ＷＳｉＮ膜のＮ量を制御してその仕事関数を制御し、前記ｐＭＯＳ領域におけるゲート電極の閾値を制御することを特徴とする半導体装置。
【請求項５】
前記ＷＳｉＮ膜は、ＷＳｉ膜と金属窒化膜との積層体を形成した後、前記金属窒化膜から前記ＷＳｉ膜へＮを固相拡散させることにより形成されたものであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＷＳｉＮ膜は、ＷＳｉ膜にイオン注入またはプラズマ窒化処理によりＮを導入して形成されたものであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記ＷＳｉ膜のＳｉ量を制御してその仕事関数を制御し、前記ｎＭＯＳ領域におけるゲート電極の閾値を制御することを特徴とする請求項４から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板の主面に絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有するＭＯＳ型の半導体装置を製造する方法あって、
前記ゲート電極を形成する工程は、ＷＳｉ膜を形成する工程と、そのＷＳｉ膜にＮを導入することによりＷＳｉＮ膜とする工程とを有し、その際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御することを特徴とする半導体装置の製造方法。
【請求項９】
前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜にイオン注入によりＮを導入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板中に素子分離領域を介してｎＭＯＳ領域形成部とｐＭＯＳ領域形成部とを形成する工程と、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有し、ｎＭＯＳ領域形成部とｐＭＯＳ領域とを含むＣＭＯＳ型の半導体装置を製造する方法あって、
半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、全面にＷＳｉ膜を形成する工程と、該ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程と、前記ｎＭＯＳ領域形成部にＷＳｉ膜を含むゲート電極を形成する工程と、前記ｐＭＯＳ領域形成部にＷＳｉＮ膜を含むゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記ＷＳｉＮ膜を形成する際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させることを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜にイオン注入によりＮを導入することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程をさらに有することを特徴とする請求項１３から請求項１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程は、前記ＷＳｉ膜にポリシリコン膜を積層し、熱処理することにより、ポリシリコン膜から前記ＷＳｉ膜にＳｉを固相拡散させることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するＭＯＳ型の半導体装置であって、
前記メタルゲート電極は、Ｗ−Ｓｉ−Ｎ三元系材料（Ｎを含有しない場合も含む）からなる膜を含み、Ｎ含有量および／またはＳｉ含有量を制御することにより仕事関数を制御することを特徴とする半導体装置。
【請求項２】
前記ＭＯＳ型の半導体装置はｐＭＯＳ型であり、前記Ｗ−Ｓｉ−Ｎ三元系材料は、ＳｉとＷの組成比がＳｉ／Ｗ≦０．７８で、かつＮの組成が２５％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳ型の半導体装置はｎＭＯＳ型であり、前記Ｗ−Ｓｉ−Ｎ三元系材料はＮを含まず、ＳｉとＷの組成比がＳｉ／Ｗ≧２．０であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板の主面に形成されたｎＭＯＳ領域およびｐＭＯＳ領域を含むＣＭＯＳ型の半導体装置であって、
前記ｎＭＯＳ領域は、ＷＳｉ膜を含むメタルゲート電極を有し、
前記ｐＭＯＳ領域は、ＷＳｉＮ膜を含むメタルゲート電極を有し、
前記ＷＳｉＮ膜のＮ量を制御してその仕事関数を制御し、前記ｐＭＯＳ領域におけるゲート電極の閾値を制御することを特徴とする半導体装置。
【請求項５】
前記ＷＳｉＮ膜は、ＷＳｉ膜と金属窒化膜との積層体を形成した後、前記金属窒化膜から前記ＷＳｉ膜へＮを固相拡散させることにより形成されたものであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＷＳｉＮ膜は、ＷＳｉ膜にイオン注入またはプラズマ窒化処理によりＮを導入して形成されたものであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記ＷＳｉ膜のＳｉ量を制御してその仕事関数を制御し、前記ｎＭＯＳ領域におけるゲート電極の閾値を制御することを特徴とする請求項４から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板の主面に絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有するＭＯＳ型の半導体装置を製造する方法あって、
前記ゲート電極を形成する工程は、ＷＳｉ膜を形成する工程と、そのＷＳｉ膜にＮを導入することによりＷＳｉＮ膜とする工程とを有し、その際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御することを特徴とする半導体装置の製造方法。
【請求項９】
前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜にイオン注入によりＮを導入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記ＷＳｉ膜にＮを導入する工程は、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
半導体基板中に素子分離領域を介してｎＭＯＳ領域形成部とｐＭＯＳ領域形成部とを形成する工程と、半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程と、前記主面に前記メタルゲート電極を挟んでそれぞれソース電極およびドレイン電極を形成する工程とを有し、ｎＭＯＳ領域形成部とｐＭＯＳ領域とを含むＣＭＯＳ型の半導体装置を製造する方法あって、
半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、全面にＷＳｉ膜を形成する工程と、該ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程と、前記ｎＭＯＳ領域形成部にＷＳｉ膜を含むゲート電極を形成する工程と、前記ｐＭＯＳ領域形成部にＷＳｉＮ膜を含むゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記ＷＳｉＮ膜を形成する際のＮ濃度を制御することによりＷＳｉＮ膜の仕事関数を制御することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜に金属窒化膜を積層し、熱処理することにより、該金属窒化膜から前記ＷＳｉ膜にＮを固相拡散させることを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜にイオン注入によりＮを導入することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記ＷＳｉ膜のｐＭＯＳ領域形成部に対応する部分のみにＮを導入する工程は、前記ＷＳｉ膜をプラズマ窒化処理することによりＮを導入することを特徴とする請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記プラズマ窒化処理は、平面アンテナにて処理室内にマイクロ波を導入してＮのプラズマを発生させるマイクロ波プラズマ処理装置を用いて行われることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記半導体基板の主面のｎＭＯＳ領域形成部およびｐＭＯＳ領域形成部にそれぞれ絶縁膜を介してメタルゲート電極を形成する工程は、前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程をさらに有することを特徴とする請求項１３から請求項１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記ｎＭＯＳ領域において前記ＷＳｉ膜にＳｉを導入する工程は、前記ＷＳｉ膜にポリシリコン膜を積層し、熱処理することにより、ポリシリコン膜から前記ＷＳｉ膜にＳｉを固相拡散させることを特徴とする請求項１９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２００８−６６３９４（Ｐ２００８−６６３９４Ａ）
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願番号】特願２００６−２４０４１９（Ｐ２００６−２４０４１９）
【出願日】平成１８年９月５日（２００６．９．５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
【公開日】平成２０年３月２１日（２００８．３．２１）
【国際特許分類】
【出願日】平成１８年９月５日（２００６．９．５）
【出願人】（０００２１９９６７）東京エレクトロン株式会社 (5,184)
【Ｆターム（参考）】
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