【課題】ゲート電極を少ない工程数で形成することができる、半導体装置の製造方法を提供する。
【解決手段】基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、第１のゲート電極および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極を覆う層間膜を形成する工程と、前記第１および第２のゲート電極の前記シリコン層上に被シリサイド化金属からなる第１の金属膜を形成する工程と、前記第１の金属膜を構成する前記被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように熱処理を行う第１の熱処理工程と、前記第１のゲート電極の前記第１の熱処理の行われたシリコン層上に、選択的に酸化膜を形成する工程と、前記第1の熱処理が行われたシリコン層上に、被シリサイド化金属からなる第２の金属膜を形成して、さらに熱処理する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】チャネリングの発生と製造工程の増加とを防ぐことができる半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１０６及び第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂの上部が非晶質化シリコン層１１０となっている。これにより、上記第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂを形成するための不純物の注入を行っても、非晶質化シリコン層１１０がその不純物の障壁となるので、チャネリングの発生を防ぐことができる。また、上記非晶質化シリコン層１１０は除去しなくてもよいので、製造工程の増加も生じない。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上にＨｆ、 Ｚｒの少なくとも１つと、Ｓｉ、Ｏ、Ｎを含むゲート絶縁膜を形成し、第１、第２のゲート電極層を形成し、第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層を形成し、第２の金属含有層を形成し、保護膜を形成し、保護膜を選択的に除去し、残存する保護膜をマスクとして、第１の金属含有層および第２の金属含有層を選択的に除去し、第１の金属含有層および第２の金属含有層が選択的に除去された第２のゲート電極層上に、第３の金属含有層を成膜し、加熱処理により、第１のゲート電極層を合金化するとともに、第２のゲート電極層を合金化し、異なる組成のゲート電極を形成する。 （もっと読む）

【課題】ノーマリオフ動作が可能な絶縁ゲート電界効果トランジスタを提供する。
【解決手段】このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。ＡｌＧａＮバリア層１０４上にＳｉＮｘゲート絶縁膜１０８、ｐ型多結晶ＳｉＣ層１０９、オーミック電極であるＰｔ／Ａｕゲート電極１１０が順次形成されている。ｐ型多結晶ＳｉＣ層１０９は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。 （もっと読む）

【課題】金属ゲート電極のエッチング条件が、閾値電極を構成する材料が異なっても同一となる金属ゲート電極MOSFETを提供すること。
【解決手段】ゲート酸化膜に接して形成された第１の金属層と第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETとゲート酸化膜に接して形成された第２の金属層と第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路において、第１の金属層と第２の金属層が異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる。 （もっと読む）

【課題】ゲート電極として用いられる導電膜を形成する際、ボールパターンの内部に発生するボイドの成長及び移動を阻止し得るバルブ型埋め込みチャネルを備えた半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子の製造方法は、基板にバルブ型埋め込み領域（２４、２６）を形成するステップと、バルブ型埋め込み領域（２４、２６）の形成された基板（２１Ｂ）の上にゲート絶縁膜（２７）を形成するステップと、ゲート絶縁膜（２７）の上に２つの以上の導電膜からなり、これらの導電膜の間に不連続界面（３０）を有するゲート導電膜（２８Ａ、２９）を形成して、バルブ型埋め込み領域（２４、２６）を埋め込むステップとを含む。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できるようにする。
【解決手段】本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜１５ａと、ゲート絶縁膜の上に形成されたゲート電極２３とを備えている。ゲート電極２３は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極である。 （もっと読む）

【課題】リーク電流が少なく、適切なしきい値を有する半導体装置と製造方法を提供する。
【解決手段】第１ソース・ドレイン領域９，１０の間のｐ型半導体領域上に形成されたアモルファス層またはエピタキシャル層を有する第１ゲート絶縁膜５と、第１ゲート絶縁膜上に形成され４．３ｅＶ以下の仕事関数を有する第１金属の単体層である第１金属層６ａ、および第１金属層上に形成され第１金属と異なる第２金属とIV族半導体との化合物を含む第１化合物層６ｂの積層構造を有する第１ゲート電極６と、を有するｎチャネルＭＩＳトランジスタ１００と、第２ソース・ドレイン領域１９，２０と、第２ソース・ドレイン領域の間のｎ型半導体領域上に形成された第２ゲート絶縁膜１５と、第２ゲート絶縁膜上に形成され、第１化合物層と同じ組成の化合物を含む第２化合物層１６を有する第２ゲート電極１６と、を有するｐチャネルＭＩＳトランジスタ２００と、を備えている。 （もっと読む）

【課題】トレンチの底部付近でのシリコン電極層の不純物の濃度を高めた溝型ＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。
【解決手段】シリコン基板１１の表面にトレンチ１３を形成する工程と、トレンチ１３の表面にゲート絶縁膜１４を形成する工程と、トレンチ１３内のゲート絶縁膜１４上に、トレンチ１３の表面に平行な酸素混入層が形成されたシリコン電極層１７を堆積する工程と、シリコン電極層１７に不純物を注入する工程と、シリコン電極層１７を熱処理して不純物を拡散する工程と、を順次に有する。 （もっと読む）

【課題】 本発明は、しきい値ばらつきの小さい半導体装置およびその製造方法を提供するものである。
【解決手段】 第１の発明の半導体装置は、Ｐ型半導体層と、Ｐ型半導体層上に形成された第１ゲート絶縁層と、第１ゲート絶縁層上に形成され、格子定数が5.39Å以上5.40Å以下である立方晶のＮｉＳｉ_２結晶相を有する第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第１ソース・ドレイン領域とを有するＮチャネルＭＩＳトランジスタを具備することを特徴とする。 （もっと読む）

【課題】ポリシリコン・ゲート電極とＮｉＳｉフルシリサイド・ゲート電極とを高誘電率ゲート絶縁膜上に同時に形成する。
【解決手段】ｐウェル１０３に高誘電率ゲート絶縁膜１０６およびポリシリコン・ゲート電極１０８を形成するとともに、ｎウェル１０４に高誘電率ゲート絶縁膜１０７およびポリシリコン・ゲート電極１０９を形成する。次に、ポリシリコン・ゲート電極１０８，１０９の表面が露出するように層間膜１１６を形成する。さらに、層間膜１１６およびポリシリコン・ゲート電極１０８，１０９の表面を覆うＮｉ膜１１７を形成する。続いて、Ｎｉ膜１１７の表面のうちポリシリコン・ゲート電極１０８に対向する領域を含み且つポリシリコン・ゲート電極１０９に対向する領域を含まない部分にＳｉ膜１１８を形成する。さらに、加熱処理により電極１０８，１０９をシリサイド化した後、層間膜１１６上の膜を除去する。 （もっと読む）

【課題】イオン注入を行うことに起因する電気的特性の低下およびしきい値電圧の変動を抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、シリコン基板１にチャネル領域３を挟むように形成された一対のソース／ドレイン領域４と、チャネル領域３上にゲート絶縁膜５を介して形成されたゲート電極６とを備えている。そして、ゲート電極６は、金属含有層７と、金属含有層７上に形成された金属含有層９と、金属含有層７と金属含有層９との間に形成されたポリシリコン層８とを含む。 （もっと読む）

【課題】ソース・ドレイン領域及びゲート電極を高不純物密度化し、且つゲートリーク電流を抑制した半導体装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体領域２と、半導体領域２の一部を挟んだ第２導電型のソース領域９ａ及びドレイン領域９ｂと、ソース領域９ａと半導体領域２との間のソース領域９ａより浅い第２導電型のソースエクステンション領域１１ａと、ドレイン領域９ｂと半導体領域２との間のドレイン領域９ｂより浅い第２導電型のドレインエクステンション領域１１ｂと、半導体領域２の上の第１ゲート絶縁膜７１ｎと、この第１ゲート絶縁膜７１ｎの上の窒素濃度２０〜５７％の第２ゲート絶縁膜７２ｎと、この第２ゲート絶縁膜７２ｎの上の第２導電型の半導体多結晶膜からなるゲート電極７７ｎとを備える。 （もっと読む）

【課題】 ゲート絶縁膜とゲート電極との間に金属粒子を備えた半導体装置において、ゲート電極の仕事関数の調整（閾値電圧の制御）と空乏化の抑制に加え、さらに金属粒子とこの周囲の膜との密着性を向上させた半導体装置を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。チャネル層３ａの上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタンからなる金属粒子６ａと多結晶シリコン膜７から構成されるゲート電極８が設けられる。ここで、金属粒子６ａと多結晶シリコン膜７との間にはチタンシリサイド反応層６ｂが形成され、金属粒子６ａとゲート絶縁膜５との間には反応層６ｃが形成される。 （もっと読む）

【課題】 ゲート絶縁膜に接するゲート電極の空乏化を抑制しながら、ゲート電極の仕事関数の調整を効率的に行うことが可能な半導体装置およびその製造方法を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。また、ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）の上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタン（ＴｉＮ）からなる金属粒子６ａ，６ｂ、及びポリシリコン膜７から構成されるポリシリコンゲート電極８が設けられる。ここで、ＴｉＮからなる金属粒子は、ゲート絶縁膜５に接する部分６ａと接しない部分６ｂからなる。 （もっと読む）

【課題】電界効果トランジスタの電気的特性を安定化することができ、信頼性が高く、さらに設計の自由度が向上した半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板１０２上に、ゲート絶縁膜１２４と、ポリシリコン粒子１２５からなるゲート電極１２６と、を順に積層してなるゲート電極部を備える電界効果トランジスタを有し、ゲート絶縁膜１２４の膜厚は１．６ｎｍ以下であり、ゲート絶縁膜１２４近傍のポリシリコン粒子１２５の平均グレインサイズは１０ｎｍ以上１５０ｎｍ以下である。 （もっと読む）

【課題】 製造方法が容易なデュアルメタルゲート構造を実現することができ、ＣＭＯＳデバイス等の特性向上に寄与する。
【解決手段】 基板上に、ｐチャネルＭＩＳトランジスタ５１とｎチャネルＭＩＳトランジスタ５２を具備した半導体装置であって、ｐチャネルＭＩＳトランジスタ５１のゲート電極３２の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は８０％以上であり、ｎチャネルＭＩＳトランジスタ５２のゲート電極５３の膜厚方向に対するＴａＣ（１１１）面の結晶配向比率［ＴａＣ（１１１）面／｛ＴａＣ（１１１）面＋ＴａＣ（２００）面｝］は６０％以下である。 （もっと読む）

【課題】ダミーゲートを用いた半導体装置の製造方法において、ＲＰＴの短縮、ゲート寸法の加工精度の向上を図る半導体装置の製造方法を提供する。
【解決手段】半導体基板上にダミーゲートを形成する工程、前記ダミーゲートをマスクとして前記半導体基板に不純物を導入して、ソース・ドレイン拡散領域を形成する工程、前記ダミーゲートの周囲に絶縁膜を形成する工程、前記ダミーゲートを除去して開口部を形成する工程、及び前記開口部にゲート絶縁膜を介してゲート電極を形成する工程を具備する方法である。前記ダミーゲートは、前記半導体基板上に、炭素と水素との原子比（Ｃ／Ｈ）が１以上であり、かつ炭素の絶対量が５０％以上である炭素過剰の組成のポリマーを塗布してポリマー膜を形成する工程、前記ポリマー膜上にフォトレジストパターンを形成する工程、及び前記フォトレジストパターンを前記ポリマー膜に転写する工程により形成されることを特徴とする。 （もっと読む）

【課題】 半導体装置の製造方法に関し、Ｍｏ、Ａｌ、Ｗなど柱状結晶のメタルをゲート電極とするＭＯＳＦＥＴのソース領域及びドレイン領域をイオン注入で形成する際、極めて簡単な手段を採ることでイオンがチャネリングに依って深く打ち込まれることを防止できるようにする。
【解決手段】 柱状結晶構造をもつメタル膜からなるゲート電極３をマスクとしてソース領域及びドレイン領域形成の為のイオン注入を行う際、前記柱状結晶構造のグレイン境界３Ａをイオンが横切るように斜め方向からイオン注入を行う工程が含まれてなることを特徴とする。 （もっと読む）