【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。 （もっと読む）

【課題】ＭＩＳトランジスタを備える半導体装置の性能を向上させる。
【解決手段】シリコン基板１の主面ｓ１上のうち、ｎＭＩＳ領域ＲｎにｎＭＩＳ用ゲート電極ＧＥｎを形成し、ｐＭＩＳ領域ＲｐにｐＭＩＳ用ゲート電極ＧＥｐを形成し、それらの側方下部に、それぞれ、ｎ型ソース・ドレイン領域ｓｄｎおよびｐ型ソース・ドレイン領域ｓｄｐを形成する。続いて、シリコン基板１の主面ｓ１と両ゲート電極ＧＥｎ，ＧＥｐとを覆うようにして、引張応力を持つ第１応力膜Ｎ１ａを形成する。その後、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａにイオン注入３００を施すことで応力を緩和させる。その後、熱処理を施すことで両ゲート電極ＧＥｎ，ＧＥｐを結晶化してから、第１応力膜Ｎ１ａを除去する。両ゲート電極ＧＥｎ，ＧＥｐを結晶化する工程では、第１応力膜Ｎ１ａの引張応力をｎＭＩＳ用ゲート電極ＧＥｎに記憶させる。 （もっと読む）

【課題】高い反転層キャリア移動度を有するシングルメタルＣＭＩＳＦＥＴを提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層を夫々備え、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極における、少なくともゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、最下層は同一配向性を有することを特徴とする。 （もっと読む）

【課題】 バイポーラで動作する横型半導体装置において、オン電圧を低くする技術を提供する。
【解決手段】 半導体装置１０は、半導体層５４の表面に設けられている第１主電極２０と第２主電極２を備えている。半導体層５４は、第１主電極２０に接触しているｎ型の第１半導体領域２４と、第２主電極２に接触しているｐ型の第２半導体領域５８と、第１半導体領域２４と第２半導体領域５８の間に設けられているｎ型の第３半導体領域１２を有している。第３半導体領域１２は、第１半導体領域２４と第２半導体領域５８を結ぶ第１方向に沿って伸びている第１層８と第２層４０を有している。第１層８と第２層４０は、第１方向に直交する第２方向に並んでいる。第１層８は、不純物濃度が第１方向に均一である。第２層４０は、第１層８よりも不純物濃度が濃く、不純物濃度が第１半導体領域２４側から第２半導体領域５８側に向けて増加している。 （もっと読む）

【課題】シリサイド層を設ける場所に応じて適切な特性を有するシリサイド層を備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極上に形成された第１のシリサイド層と、前記ゲート電極下方の前記半導体基板内に形成されたチャネル領域と、前記半導体基板内の前記チャネル領域を挟んだ領域に形成されるソース・ドレイン領域と、前記ソース・ドレイン領域上に形成されて前記第１のシリサイド層よりも結晶粒径の平均値が小さい、または結晶粒内の組成境界数の平均値が多い第２のシリサイド層と、を有する。 （もっと読む）

【課題】応力を調整した多層シリコン膜を形成する方法を提供する。
【解決手段】シリコンソースガスを備える第１のプロセスガスを該プロセスチャンバ内に流入させることによって、非晶質シリコン膜４０６が該基板上に形成される。シリコンソースガスを備える第１のプロセスガス混合物と、Ｈ_２及び不活性ガスを備える第１の希釈ガス混合物とを第１の温度で堆積チャンバ内に流入させることによって、多結晶シリコン膜４０８が該非晶質シリコン膜上に形成される。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】シリサイド膜を有するＭＩＳトランジスタを備えた半導体装置において、接合リークを悪化させることなくゲート電極（Ｐｃｈ領域、Ｎｃｈ領域及びＰＮ接合部）上のシリサイド層の断線を抑制する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成され、上部に金属シリサイド層１０８ａ及び１０８ｂを有するゲート電極１０４と、半導体基板１０１のうちのゲート電極１０４の両側に形成され、ソース領域及びドレイン領域となる活性領域１０６ａ及び１０６ｂとを備え、ゲート電極１０４は、Ｐ型不純物が導入されたＰ型部分１０４ａを有し、Ｐ型不純物よりも重い所定の不純物元素が、Ｐ型部分１０４ａを含むゲート電極１０４に選択的に導入されている。 （もっと読む）

【課題】高濃度拡散層の上部にシリサイド膜を有する半導体装置において、リーク電流の発生を防止する。
【解決手段】第１のＭＯＳトランジスタは、活性領域３００ｘにおける第１のサイドウォールスペーサ３０５ａの外側方下に形成された第１の高濃度拡散層３０６ａと、第１の高濃度拡散層３０６ａの上部に形成された第１のシリサイド膜３１１ａとを備え、第２のＭＯＳトランジスタは、活性領域３００ｘにおける第２のサイドウォールスペーサ３０５ｂの外側方下に形成された第２の高濃度拡散層３０６ｂと、第２の高濃度拡散層３０６ｂの上部に形成された第２のシリサイド膜３１１ｂとを備え、第１のシリサイド膜３１１ａ及び第２のシリサイド膜３１１ｂを構成する結晶粒の結晶粒径は、第１のサイドウォールスペーサ３０５ａと第２のサイドウォールスペーサ３０５ｂ間の間隔以下である。 （もっと読む）

【課題】本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ₂Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。 （もっと読む）

【課題】導電型が異なるＭＩＳトランジスタにそれぞれ異なる応力を生じさせる半導体装置をより簡便に製造できるようにする。
【解決手段】半導体基板１１のｎ型トランジスタ領域Ａの上に、サイドウォール２４ａ及びｎ型ゲート電極１６を覆うように応力歪み生成膜２７を形成する。その後、半導体基板１１を加熱することにより、応力歪み生成膜２７によりｎ型トランジスタ領域Ａの活性領域１１ａに応力歪みを与える。続いて、ｎ型トランジスタ領域Ａにおいては応力歪み生成膜２７をマスクとし、ｐ型トランジスタ領域Ｂにおいてはｐ型ゲート電極１７及びサイドウォール２４ｂをマスクとして、活性領域１１ｂの上部をエッチングすることにより、活性領域１１ｂにおけるサイドウォール２４ｂの外側方にリセス部１４ａを形成する。その後、形成されたリセス部１４ａに、シリコンゲルマニウムからなる半導体層２８Ａを形成する。 （もっと読む）

【課題】ゲート電極と高誘電率ゲート絶縁膜の間に生じる反応を抑制でき、高集積化および高速化に適した素子構造を有する半導体装置を提供する。
【解決手段】絶縁ゲート電界効果トランジスタを有する半導体装置であって、この絶縁ゲート電界効果トランジスタは、高誘電率膜を含むゲート絶縁膜と、第１の導電層およびこの第１の導電層より抵抗率の低い第２の導電層を含む積層構造をもつゲート電極を有し、第１の導電層は、前記高誘電率膜上に接して設けられ、密度５ｇ/ｃｍ³以上の窒化チタンからなる半導体装置。 （もっと読む）

【課題】コストを低減した半導体装置を提供する。
【解決手段】半導体基板１００表面部にチャネル領域１０１を挟むように形成された拡散層１０２と、チャネル領域１０１上に形成されたゲート絶縁膜１０３を有し、Ｎ型ＭＯＳＦＥＴのゲート電極１０４は第１のニッケルシリサイド層１０４ａ及び第１のニッケルシリサイド層１０４ａ上に形成され第１のニッケルシリサイド層１０４ａよりニッケル含有率が高い第２のニッケルシリサイド層１０４ｂからなり、Ｐ型ＭＯＳＦＥＴのゲート電極１０４は第２のニッケルシリサイド層１０４ｂよりニッケル含有率が高い第３のニッケルシリサイド層からなる。 （もっと読む）

【課題】ＣＭＯＳがＦＵＳＩゲートを含む場合、異なるシリサイド相を有する第１および第２の制御電極が形成され、ゲート形成後の熱工程等により各ゲートの異なったシリサイド相中のＮｉ等の金属はゲート電極間を拡散しない半導体装置を提供する。
【解決手段】第１の制御電極１７の金属半導体化合物から、第２の制御電極１８の金属半導体化合物に、金属が拡散するのを防止するブロック領域２３を形成する。ブロック領域２３は、第１および第２の制御電極１７、１８の間の境界面に形成され、金属半導体化合物がそれから形成される金属中での溶解度より、金属半導体化合物中での溶解度が低いドーパント元素を注入することにより形成する。これにより、金属拡散が防止され、第１および第２の制御電極１７、１８の金属半導体化合物の構成が、例えば更なるデバイスの処理中の熱工程中に、実質的に変化せずに保たれる。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）

【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。
【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。非晶質層としては、窒素を１×１０^２０〜１×１０^２２／ｃｍ^３個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】ウエハ割れを低減しつつ、ＦＬＡ処理することが可能な半導体製造システムを提供する。
【解決手段】半導体装置の製造方法は、半導体基板１上に、キャップ膜１４を形成し、少なくとも前記半導体基板１の端部の上面１ｇ上、ベベル面１ｃ、１ｄ上および側面１ｅ上のキャップ膜１４を選択的に除去し、少なくとも半導体基板１の端部の上面１ｇ、ベベル面１ｃ、１ｄおよび側面１ｅに形成された素子形成膜１ｂを選択的に除去し、素子形成膜１ｂを除去した後、０．１ｍ秒〜１００ｍ秒のパルス幅の光を半導体基板１に照射することにより、半導体基板１を加熱処理することを含み、キャップ膜１４は、光のピーク波長に対する反射率が半導体基板１よりも低い。 （もっと読む）

【課題】導電膜と金属膜の積層構造のゲート電極膜を形成する時、界面の粗度を均一にすることにより、比抵抗を減少させる半導体素子の製造方法を提供する。
【解決手段】半導体基板１００上にゲート絶縁膜１０２、導電膜１０４及び金属膜１０６を形成する段階、導電膜及び金属膜の界面１０５にイオン注入領域を形成するためにイオン注入工程を行う段階、イオン注入された半導体基板にフラッシュ熱処理工程を行う段階及び金属膜、導電膜及びゲート絶縁膜をパターニングする段階を含む半導体素子の製造方法。 （もっと読む）

【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）