【課題】素子間における特性のミスマッチが少ない半導体装置を提供する。
【解決手段】基板１の上に形成した絶縁膜２の上に、平均粒径が０．０２μｍ以上０．３５μｍ以下であるシリコン結晶粒１０を有するポリシリコン層３を形成した。不純物をイオン注入にてポリシリコン層３に導入した後に、熱処理することによりＩＰＯ酸化を行い、ポリシリコン層３の表面にＩＰＯ酸化膜４を形成し、さらにＩＰＯ酸化膜４の上に第二のポリシリコン層を形成した。そして、レジストマスクパターンによりエッチングして、ポリシリコン層３の一部で、ＭＯＳトランジスタ７のゲート電極７ａ及び容量素子８の下部電極８ａを構成した。 （もっと読む）

【課題】金属半導体化合物からなるゲート電極の抵抗ばらつきの発生を抑制できる半導体装置の製造方法を実現すること。
【解決手段】半導体装置の製造方法は、半導体基板２００上にゲート絶縁膜２０１を形成する工程と、前記ゲート絶縁膜上に、金属と半導体との化合物からなり、所定のゲート長を有するゲート電極２０６を形成する工程とを含む半導体装置の製造方法であって、前記ゲート電極２０６を形成する工程は、平均粒径が前記所定のゲート長に対応した所定値以下に制御され、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜２０５を形成する工程と、前記半導体膜２０５上に金属膜２０３を形成する工程と、熱処理により前記半導体膜２０５と前記金属膜２０３とを反応させ、前記半導体膜２０５の全体を金属半導体化合物層に変える工程とを含む。 （もっと読む）

【課題】高誘電率ゲート絶縁膜とシリサイドゲート電極の組み合わせ技術におけるしきい値制御の問題を解決し、高性能で信頼性に優れた半導体装置を提供する。
【解決手段】シリコン基板上に、ゲート絶縁膜とこのゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置において、高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）を含むゲート絶縁膜を用い、高誘電率絶縁膜に接するように下層側に設けられた、第１の金属Ｍ１（例えばＮｉ）、Ｍ１と異なる仕事関数をもつ第２の金属Ｍ２（例えばＷ）およびシリコン（Ｓｉ）を含むシリサイドからなる第１の層領域と、第１の層領域に接する上層側に設けられたＭ１（例えばＮｉ）およびＳｉを含むシリサイドからなる第２の層領域とを有するゲート電極を用いる。 （もっと読む）

【課題】電気的特性の優れた絶縁層や半導体層を備えた高品質のＭＯＳ型半導体等の電子デバイス材料の製造方法。
【解決手段】単結晶シリコンを主成分とする被処理基体上にＣＶＤ処理を施して絶縁膜を形成する工程と、前記被処理基体を、複数のスロットを有する平面アンテナ部材（ＳＰＡ）を介して処理ガスにマイクロ波を照射することにより生成したプラズマに晒し、このプラズマを用いて前記絶縁膜を改質する工程と、を含む。 （もっと読む）

【課題】 しきい値電圧のばらつきの少ないゲート電極を有するＣＭＯＳデバイスを備えた半導体装置を提供することを可能にする。
【解決手段】 半導体基板に設けられた第１導電型チャネルＭＩＳトランジスタと、半導体基板に設けられた第２導電型チャネルＭＩＳトランジスタと、を備え、第２導電型チャネルＭＩＳトランジスタのゲート電極中の、ゲート絶縁膜との界面から膜厚方向に少なくとも１ｎｍ以下の領域での酸素濃度は１０^２０ｃｍ^−３以上、１０^２２ｃｍ^−３以下である。 （もっと読む）

【課題】高ｋゲート絶縁膜上のドープされたシリコンゲート間に短絡をもたらす欠陥、トラッピングを回避する、前記高ｋゲート絶縁膜および前記高ｋゲート絶縁膜上のシリコンオキサイド膜の製造法を提供する。
【解決手段】原子層堆積プロセスを用いて基板上に高ｋゲート絶縁材料を堆積することを包含する、半導体基板上に集積回路構造を形成するための方法。シリコンオキサイドキャッピング層は、高速熱化学蒸着プロセスにおいてゲート絶縁材料上に堆積される。ゲート電極は、シリコンオキサイドキャッピング層上に形成される。 （もっと読む）

【課題】 低仕事関数金属の不適切な熱安定性のために、ｎＦＥＴ仕事関数とｐＦＥＴ仕事関数との両方を適正にするために用いることができるゲート・スタックを有するＣＭＯＳ構造体を提供すること。
【解決手段】 本発明は、半導体基板の１つの領域上に配置された少なくとも１つのｎＭＯＳデバイスと、半導体基板の別の領域上に配置された少なくとも１つのｐＭＯＳデバイスとを含む、ＣＭＯＳ構造体に向けられる。本発明によれば、少なくとも１つのｎＭＯＳデバイスは、ゲート誘電体と、４．２ｅＶ未満の仕事関数を有する低仕事関数の元素状金属と、その場金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを含み、少なくとも１つのｐＭＯＳデバイスは、ゲート誘電体と、４．９ｅＶより大きい仕事関数を有する高仕事関数の元素状金属と、金属キャッピング層と、ポリシリコン・カプセル化層とを含むゲート・スタックを有する。本発明はまた、こうしたＣＭＯＳ構造体を製造する方法も提供する。 （もっと読む）

【課題】 ゲートリーク電流の低減。
【解決手段】 本発明による半導体の製造方法は、基板を設ける工程と、誘電体層を基板の上に形成する工程と、アモルファス半導体層を誘電体層の上に成長させる工程と、アモルファス半導体層に不純物をドープする工程と、そして高温処理工程をアモルファス層に施して前記アモルファス半導体から結晶化層を形成する工程とを備える。 （もっと読む）

【課題】 絶縁ゲート型半導体装置の製造方法に関し、ゲート電極を簡単な製造工程で結晶性の高い単結晶半導体で構成する。
【解決手段】 貼り合わせ用単結晶半導体基板４に剥離用元素５をイオン注入したのち、貼り合わせ用単結晶半導体基板４のイオン注入側が貼り合わせ面となるように絶縁膜３を形成した素子形成用単結晶半導体基板１に貼り合わせ、次いで、熱処理を行って貼り合わせ用単結晶半導体基板４を注入した元素の濃度ピーク位置近傍で剥離したのち、素子形成用単結晶半導体基板１側に残存した貼り合わせ用単結晶半導体基板４の残部６をゲート電極状にエッチングする。 （もっと読む）

【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）

絶縁体（１０４）上に半導体層（１０６）を備える、その上に絶縁体（１０４）を有する半導体基板（１０２）を提供する。半導体層（１０６）に歪みを引き起こす深いトレンチ分離（１０８）を形成する。半導体層（１０６）上にゲート絶縁体（２０２）およびゲート（２０４）を形成する。ゲート（２０４）の周りにスペーサ（３０４）を形成し、スペーサ（３０４）の外側の半導体層（１０６）および絶縁体（１０４）を除去する。スペーサ（３０４）の外側にくぼんだソース／ドレイン（４０２）を形成する。
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【課題】 半導体基板４上にシリコン酸化膜５を介して例えばゲ−ト電極２を形成するに際し、このゲ−ト電極２を複数の多結晶シリコン層６の積層体で構成する。ゲ−ト電極２の部分は、非晶質層の堆積工程とこの非晶質材料の結晶化（再結晶化）工程とを有する薄膜の製造方法により形成する。この際、１回に成膜する非晶質層の厚さが不良事象に応じて決定される臨界応力値によって規定される厚み以下であるように非晶質層の堆積を複数回に分割して行い、各非晶質層の堆積工程後毎に非晶質材料を結晶化させ、かつ非晶質層堆積工程と非晶質材料結晶化工程を繰り返すことにより必要な膜厚の多結晶層６の積層構造体を得る。
【解決手段】 半導体装置の電気特性の劣化と、層間剥離，層内での割れ等の不良を防止し、かつ多結晶材料層の積層により、所望厚さで小粒径の多結晶層が得られる。 （もっと読む）

【課題】 サリサイド工程で形成されるシリサイド層のシート抵抗ばらつきを抑制する。
【解決手段】 サリサイド工程の際にＣｏ膜上に堆積されるＴｉＮ保護膜の膜厚を、ナノグレイン構造あるいはアモルファス構造を有するように減少させる。前記ＴｉＮ保護膜として、Ｔｉに富む組成の膜を使う。 （もっと読む）

【課題】微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０^２０ａｔｏｍｓ／ｃｍ^３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。 （もっと読む）

【課題】 デバイス性能を犠牲にすることなく様々なゲート材料の使用を可能にする、半導体基板上に少なくとも部分的にゲート・スタックを作るための技術を提供する。
【解決手段】 高ｋ誘電材料を含む少なくとも１つの構造体のウェハ接合を利用して、半導体電子デバイスのためのゲート・スタックを形成する方法が提供される。本発明の方法は、まず、それぞれが主面を有する第１及び第２の構造体を選択するステップを含む。本発明によれば、第１及び第２の構造体の少なくとも一方又は両方は、少なくとも高ｋ誘電材料を含む。次に、第１及び第２の構造体の主面同士を接合して、ゲート・スタックの高ｋ誘電材料を少なくとも含む接合構造体を形成する。 （もっと読む）

【課題】厚み均一で且つ低抵抗のシリサイド層をゲート電極に有する半導体装置およびその製造方法を提供する。
【解決手段】シリサイド化する高融点金属の堆積前に、ゲート電極上面に角が発生しないように端部丸めを実施した後にシリサイド化を行ことで、熱処理時に発生する膜応力の集中を緩和し、均一でかつ十分な厚さのシリサイド層を形成する。 （もっと読む）

【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。 （もっと読む）

【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）

電界効果トランジスタのゲート電極などの、シリコン含有領域に、埋め込まれたニッケルシリサイド層（２６０Ａ）、続いてコバルトシリサイド層（２６１Ａ）を形成することによって、縮小されたシリコン回路構造のシート抵抗及び接触抵抗を過度に損なうことなく、デバイスを更に縮小することができるように、両シリサイドの優れた特性が組み合わせられる。
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ある例示的な実施形態によれば、基板（１０４）上に位置するＦＥＴは、基板（１０４）中に位置するチャネル（１１２）を含んでいる。このＦＥＴはさらに、チャネル（１１２）上に位置する第１ゲート絶縁層（１１６）を含んでいる。この第１ゲート絶縁層（１１６）は、第１熱膨張係数を有している。ＦＥＴはさらに、第１ゲート絶縁層（１１６）上に位置する第１ゲート電極（１１４）を含んでいる。この第１ゲート電極（１１４）は、ＦＥＴ中のキャリア移動度を増加させるように、第１熱膨張係数と異なる第２熱膨張係数を有している。この第２熱膨張係数は、例えば第１熱膨張係数よりも大きくされている。キャリア移動度の増加は、例えばチャネル（１１２）中に生成された引っ張り歪みにより引き起こされる。
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